JP2008090451A - 記憶装置 - Google Patents

Abstract

【課題】データ化けの発生を防止でき、信頼性を向上できる記憶装置を提供する。
【解決手段】記憶装置は、複数のメモリセルＭＴを有する半導体メモリ１５と、データを一時的に保持するバッファ２３と、前記バッファに保持されたデータのうち隣接する複数のメモリセルに格納される所定のデータパターンをチェックし、このチェック結果に応じてアドレスを送信するデータパターンチェック回路２７と、送信された前記アドレスのデータの値を補正して前記半導体メモリに送信するデータ補正回路２８とを備えるコントローラ２２とを具備する。
【選択図】 図１

Description

この発明は、記憶装置に関し、例えば、フラッシュメモリを搭載したメモリカード等に適用されるものである。

近年、その記憶容量の増大に伴って、不揮発性メモリの需要が増大している。しかし不揮発性メモリの記憶容量を増大するためには、高密度記録をする必要があるため、隣接するメモリセル間もますます狭くなる。そのため、メモリセルのデータは、周囲のデータ値の影響を受けて誤読み出しされるデータ化けが発生し、強力な誤り訂正符号（ＥＣＣ：Error Correcting Code）を用いてもデータの復元が不可能となる。

例えば、１つのメモリセルに１ビットのデータを記録することが可能な２値ＮＡＮＤ型フラッシュメモリの場合、メモリセルにデータ“０”を書き込むときにはフローティングゲート（ＦＧ）にキャリアを注入する。しかし、高密度記録をするために微細化が進むと、メモリセル間の距離が低減し、隣接するメモリセルのフローティングゲート（ＦＧ）間で発生する容量カップリングの値が増大する。ここで、メモリセルにデータ“０”を書き込む際にフローティングゲート（ＦＧ）にキャリアを注入すると、隣接するメモリセルのフローティングゲートの電位が容量カップリングにより変化する。この電位の変化により、隣接したメモリセルに書き込まれたデータ“１”が、データ“０”として誤読み出されるデータ化けが発生し、データの復元が不可能となり、信頼性が低下するという問題がある。さらに、上記データ化けは、ビット線方向に隣接したメモリセルおよびワード線方向に隣接したメモリセルのいずれの場合であっても発生し得る。

上記のように、従来の記憶装置は、データ化けが発生し、信頼性が低下するという問題があった。

本願の文献公知発明としては、例えば、以下の特許文献１がある。上記特許文献１には、使用を重ねるにつれて必然的に発生するメモリセル等の劣化に起因するデータ化けによって多値記憶情報が失われても、効率よく且つ正確に誤り検出や誤り訂正を行うことを可能とする半導体記憶装置が記載されている。
特開平１１−３１７０９５ 明細書

この発明は、データ化けの発生を防止でき、信頼性を向上できる記憶装置を提供する。

この発明の一態様によれば、複数のメモリセルを有する半導体メモリと、データを一時的に保持するバッファと、前記バッファに保持されたデータのうち隣接する複数のメモリセルに格納される所定のデータパターンをチェックするデータパターンチェック回路と、このチェック結果に応じて所定のデータパターンと符合するアドレスのデータの値を補正して前記半導体メモリに送信するデータ補正回路とを備えるコントローラとを具備する記憶装置を提供できる。

この発明の一態様によれば、複数のメモリセルを有する半導体メモリと、データを一時的に保持するバッファと、前記バッファに保持されたデータのうち隣接する複数のメモリセルに格納される所定のデータパターンをチェックし、このチェック結果に応じてアドレスを送信するデータパターンチェック回路と、送信された前記アドレスのデータの値のレベルをシフトして前記半導体メモリに送信するデータ補正回路とを備えるコントローラとを具備する記憶装置を提供できる。

この発明によれば、データ化けの発生を防止でき、信頼性を向上できる記憶装置が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

［第１の実施形態（ワード線方向の一例）］
まず、図１乃至図３を用いて、この発明の第１の実施形態に係る記憶装置を説明する。図１は、この実施形態に係る記憶装置を説明するための平面図である。図２、図３は、図１中のＮＡＮＤ型フラッシュメモリを説明するための平面図である。

図示するように、記憶装置１１は、ホストインターフェイス（以下、ホストＩ／Ｆ）２０を介して、ホスト装置１２とデータ等の送受信を行う。ここで、ホスト装置１２は、例えば、パーソナルコンピュータや携帯電話等である。

記憶装置１１は、コントローラ１６およびＮＡＮＤ型フラッシュメモリ１５を備えている。

コントローラ１６は、ホストＩ／Ｆ２０、ＭＰＵ２１、メモリＩ／Ｆ回路２２、およびバッファ２３を備えている。

ホストＩ／Ｆ２０を介して、データ等の送受信を行う。ホストＩ／Ｆ２０は、例えば、ＮＡＮＤインターフェイス等である。

ＭＰＵ２１は、記憶装置１１全体の制御を行う。

バッファＲＡＭ２３は、ホスト装置１２またはＮＡＮＤ型フラッシュメモリ１５に送受信されたデータ、アドレス、コマンド等を一時的に保持するように構成されている。

メモリＩ／Ｆ回路２２は、ＭＰＵ２１の制御に従い、送受信データに後述する補正を行って、ＮＡＮＤ型フラッシュメモリ１５にデータ等の送受信を行う。

メモリＩ／Ｆ回路２２は、ＮＡＮＤＩ／Ｆ２５、ＥＣＣ回路２６、データパターンチェック回路２７、およびデータ補正回路２８を備えている。

ＮＡＮＤＩ／Ｆ２５を介して、コントローラ１６とＮＡＮＤ型フラッシュメモリ１５とでデータ、アドレス、コマンド等の送受信を行う。

ＥＣＣ回路２６は、バッファＲＡＭ２３に送受信されるデータに誤り訂正符号（ＥＣＣ： Error Correcting Code）を付加するように構成されている。

データパターンチェック回路２７は、ＥＣＣ回路２６に送受信されるデータパターンをチェックし、後述する所定のデータパターンにつきそのアドレスをデータ補正回路２８に送信してデータパターンをチェックするように構成されている。

データ補正回路２８は、後述する書き込み動作の際に、データパターンチェック回路２７から送信された所定のデータパターンのデータの値を反転してＮＡＮＤＩ／Ｆ２５に送信するように構成されている。

次に、本例のＮＡＮＤ型フラッシュメモリ１５について、図２、図３を用いてさらに詳しく説明する。図示するように、ＮＡＮＤ型フラッシュメモリ１５は、制御回路３０、電圧発生回路３１、ロウデコーダ３２、センスアンプＳ／Ａ、カラムデコーダ３３、メモリセルアレイ３５を備えている。

制御回路３０は、メモリＩ／Ｆ回路２２の出力信号に従い、電圧発生回路３１の電圧値とロウデコーダ３２およびカラムデコーダ３３の選択するアドレスを制御するように構成されている。

電圧発生回路３１は、制御回路３０の制御に従い、書込み電圧、消去電圧、読み出し電圧等の所定の値の電圧を発生するように構成されている。

ロウデコーダ３２は、メモリコントローラ１６から指定されたアドレスに従い、ワード線ＷＬ０〜ＷＬ３１、選択セレクトゲート線ＳＧＤ、ＳＧＳを選択するように構成されている。図３に示すように、ロウデコーダ３２は、転送ゲート線ＴＧにゲートが共通接続されたトランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳ、転送トランジスタ（高電圧系トランジスタ）ＴＲ０〜ＴＲ３１を備えている。

転送トランジスタＴＲ０〜ＴＲ３１は、メモリセルトランジスタＭＴの制御電極ＣＧに、消去電圧、書き込み電圧等の所定の電圧を印加する。

センスアンプＳ／Ａは、ビット線ＢＬ０〜ＢＬ mから読み出されたページごとのデータを増幅し、メモリＩ／Ｆ回路２２に送信するように構成されている。

メモリセルアレイ３５は、複数のブロック（Block n-1, Block n, Block n+1,…）を備えている。

本例では、ＮＡＮＤ型フラッシュメモリ１５は、１つのメモリセルトランジスタＭＴに１ビットのデータを記録することが可能な２値ＮＡＮＤ型フラッシュメモリである。

図示するように、ブロックBlock nは、ワード線ＷＬ０〜ＷＬ３１とビット線ＢＬ０〜ＢＬ mとの交差位置にマトリクス状に配置された複数のメモリセルトランジスタＭＴ０〜ＭＴ mを備えている。

メモリセルトランジスタＭＴ０〜ＭＴ mのそれぞれは、半導体基板上に設けられたトンネル絶縁膜、トンネル絶縁膜上に設けられた浮遊電極ＦＧ、浮遊電極ＦＧ上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた制御電極ＣＧを備えた積層構造である。ビット線ＢＬ方向に沿って隣接するメモリセルトランジスタＭＴは、電流経路であるソース／ドレインを共有し、それぞれの電流経路の一端および他端が直列に、本例では、３２個接続するように配置されている。

電流経路の一端および他端が直列に接続されたメモリセルトランジスタＭＴおよび選択トランジスタＳ１、Ｓ２は、ＮＡＮＤセル列３７を構成している。選択トランジスタＳＴ１、ＳＴ２により、このＮＡＮＤセル列３７を選択する。ＮＡＮＤセル列３７の電流経路の一端はセンスアンプＳ／Ａに接続され、電流経路の他端はソース線ＳＲＣに接続されている。

尚、メモリセルトランジスタＭＴの個数は、本例の３２個に限らず、例えば、８個、１６個等であっても良い。また、選択トランジスタＳＴ１、ＳＴ２は、ＮＡＮＤセル列３７を選択できる構成であれば、選択トランジスタＳＴ１、ＳＴ２のいずれか一方のみが設けられていても良い。

各ワード線ＷＬ方向（ロウ方向）のメモリセルトランジスタＭＴ０〜ＭＴ mの制御電極ＣＧは、ワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続されている。選択トランジスタＳＴ１のゲートはセレクトゲートＳＧＳに共通接続され、選択トランジスタＳＴ２のゲートはセレクトゲートＳＧＤに共通接続されている。選択トランジスタＳ１のソースは、ソース線ＳＲＣに接続され、選択トランジスタＳＴ２のドレインは、ビット線ＢＬ０〜ＢＬ mのいずれかに接続されている。

また、ワード線ＷＬ０〜ＷＬ３１ごとに、１または複数のページアドレスが割り当てられている。ここでは、説明の便宜上、１本のワード線に対して１つのページアドレスが割り当てられている場合について説明する。図３の破線内で示すように、ワード線ＷＬ０〜ＷＬ３１ごとに１ページ（PAGE）が存在する。例えば、ワード線ＷＬ１には、ページPAGE１が存在する。このページは、データの書き込みおよび読み出し単位である。消去動作は、ブロックBlock単位で一括して行われる。

＜書き込み動作＞
次に、本例に係る記憶装置の書き込み動作について、図４のフロー図に則して説明する。この説明では、ブロックBlock nのページPAGE１にデータを書き込む場合を一例に挙げて説明する。

（ステップＳＴ１−１（バッファにてデータ保持））
まず、ＭＰＵ２１は、ホストＩ／Ｆ２０を介してホスト装置１２から送信された書き込みページデータ、アドレス、コマンド等をバッファＲＡＭ２３上に展開し、一時的に保持する。

（ステップＳＴ１−２（ＥＣＣ付加））
続いて、ＥＣＣ回路２６は、上記ＲＡＭ２３上で展開されたデータに誤り訂正符号（ＥＣＣ）を付加する。この際、図５等に図示するように、この誤り訂正符号は、書き込みページデータのうちの冗長領域４６の一部であるＥＣＣ領域４７に付加される。

尚、本例では、データの補正（後述のステップＳＴ１−３およびＳＴ１−４）の前に上記誤り訂正符合を付加している。しかし、上記誤り訂正符号は、データの補正（後述のステップＳＴ１−３およびＳＴ１−４）の後に付加することも可能である。

（ステップＳＴ１−３（データパターンをチェック））
続いて、図５に示すように、データパターンチェック回路２７は、ＲＡＭ２３上に展開された１ページデータ（PAGE１）のうち、データ化けが発生し得る所定のデータパターンが存在するか否かについて判定する。

例えば、データパターンチェック回路２７は、１ページデータのデータ領域４５中のアドレス位置＜１，１＞（＜ａ，ｂ＞：ａはワード線ＷＬ方向、ｂはビット線ＢＬ方向）、位置＜２，１＞、および位置＜３，１＞のデータの値がそれぞれ“１”、“０”、“１”である場合、このデータパターンをデータ化けが発生し得るデータパターンとして判定する。そして、データパターンチェック回路２７は、データの値が“０”であるアドレス位置＜２，１＞をデータ補正回路２８に送信する。

（ステップＳＴ１−４（データ補正））
続いて、データ補正回路２８は、データパターンチェック回路２７から送信されたアドレス位置のデータの値を反転して、ＮＡＮＤ型フラッシュメモリ１５に転送する。

例えば、図６に示すように、データ補正回路２８は、データパターンチェック回路２７から送信されたアドレス位置＜２，１＞のデータの値“０”を反転して、データの値を“１”としてＮＡＮＤ型フラッシュメモリ１５に転送する。

（ステップＳＴ１−５（データ書き込み））
続いて、ＭＰＵ２１は、ＮＡＮＤＩ／Ｆ２５を介して、補正後のデータに従ってページデータ（PAGE１）の書き込みデータをＮＡＮＤ型フラッシュメモリ１５に送信する。この際のコマンドシーケンスは、例えば、図７のように示される。

図示するように、ＭＰＵ２１は、順次、書き込みコマンド５０、書き込みアドレス５１、およびデータ領域４５と冗長領域４６からなる書き込みデータを、ＮＡＮＤ型フラッシュメモリ１５に送信する。この際、上記のように、例えば、データ領域４５のアドレス位置＜２，１＞のデータは、“１”データとして反転されている。

続いて、データ補正回路２８は、補正後のデータに従ってページデータ（PAGE１）のデータを書き込むように、制御回路３０を制御する。その結果、制御回路３０は、データ補正回路２８に従い、電源発生回路３１から発生する書き込み電圧によりキャリアを注入し、ロウデコーダ３２およびカラムデコーダ３３のアドレスを選択するように制御し、ページデータの書き込みを行う。

例えば、図８に示すように、メモリセルアレイ３５中におけるメモリセルトランジスタＭＴ＜２，１＞には反転された“１”データを書き込むため、キャリアを注入しない。その結果、メモリセルトランジスタＭＴ＜１，１＞、ＭＴ＜２，１＞、およびＭＴ＜３，１＞には、それぞれ“１”データ、“１”データ、“１”データを書き込む。

以後、上記ステップＳＴ１−１〜ＳＴ１−５をＮＡＮＤ型フラッシュメモリ１５の全ページについて繰り返し、書き込み動作を行う。

＜読み出し動作＞
次に、本例に係る記憶装置の読み出し動作について、図９のフロー図に則して説明する。この説明では、同様にブロックBlock nのページPAGE１のデータを読み出す場合を一例に挙げて説明する。

（ステップＳＴ２−１（データ読み出し））
まず、ＮＡＮＤ型フラッシュメモリ１５中の制御回路３０は、電源発生回路３１から発生する書き込み電圧、ロウデコーダ３２およびカラムデコーダ３３のアドレス等を制御し、ページデータ（PAGE１）の読み出しを行う。続いて、制御回路３０は、読み出したデータをセンスアンプＳ／Ａにより増幅し、コントローラ１６に送信する。

（ステップＳＴ２−２（スルー転送））
続いて、データ補正回路２８は、ＮＡＮＤＩ／Ｆ２５を介して送信された読み出しデータをＥＣＣ回路２６に送信する。

（ステップＳＴ２−３（ＥＣＣによる訂正））
続いて、ＥＣＣ回路２６は、誤り訂正符号（ＥＣＣ）を用いて、読み出されたページデータの誤り訂正を行う。具体的には、ＥＣＣ回路２６は、メモリ１５から読み出した誤り訂正符号と、データ領域のデータから新たに生成した誤り訂正符号とに基づいて、ページデータ中のエラービットを検出し、これを訂正する。

（ステップＳＴ２−４（データ転送））
続いて、ＭＰＵ２１は、ホストＩ／Ｆ２０を介して、読み出しデータをホスト装置１２に送信する。

以後、上記ステップＳＴ２−１〜ＳＴ２−４をＮＡＮＤ型フラッシュメモリ１５の全ページについて繰り返し、読み出し動作を行う。

上記に説明したように、この実施形態に係る記憶装置によれば、下記（１）乃至（３）の効果が得られる。

（１）データ化けの発生を防止でき、信頼性を向上できる。

従来の場合には、上記のようなデータパターンチェックやデータ補正を行うことがない。そのため、図１１に示すように、例えば、メモリセルＭＴ＜２，１＞にデータ“０”を書き込むときは、フローティングゲートＦＧにキャリアを注入する。しかし、この際、図１２に示すように、微細化による容量カップリングにより、メモリセルＭＴ＜１，１＞、ＭＴ＜３，１＞に書き込まれたデータ“１”が、データ“０”として誤読み出されるデータ化けが発生し、データの復元が不可能となり、信頼性が低下する。

一方、本例に係る記憶装置１１は、データパターンチェック回路２７およびデータ補正回路２８を備えている。そのため、データパターンチェック回路２７は、書き込み動作の際に、データ化けが発生し得る所定のデータパターンが存在するか否かについて判定できる。例えば、データパターンチェック回路２７は、１ページデータのデータ領域４５中のアドレス位置＜１，１＞、位置＜２，１＞、および位置＜３，１＞のデータがそれぞれ“１”、“０”、“１”である場合、データ化けが発生し得るデータパターンとしてデータ補正回路２８は、データパターンチェック回路２７から送信されたアドレス位置のデータの値を反転してするように補正して、ＮＡＮＤ型フラッシュメモリ１５に転送できる。例えば、データ補正回路２８は、データパターンチェック回路２７から送信されたアドレス位置＜２，１＞の“０”データの値を反転して、“１”データとしてＮＡＮＤ型フラッシュメモリ１５に転送する（ステップＳＴ１−４）。

このように、データ化けが発生し得る所定のデータパターンを書き込み動作の前にあらかじめ回避できるため、データ化けの発生を防止でき、信頼性を向上することができる。

（２）微細化および高密度化に対して有利である。

容量カップリングは微細化および高密度化が進み、隣接メモリセルＭＴ間の距離が低減するほど大きくなるところ、上記（１）のように、本例によれば、容量カップリングによるデータ化けの発生を防止することができる。

そのため、ＮＡＮＤ型フラッシュメモリ１５の微細化および高密度化に対して有利である。

（３）訂正箇所を低減でき、データの複合性を向上できる。

従来、例えば、図１１および図１２に示すように、容量カップリングにより、メモリセルＭＴ＜１，１＞、ＭＴ＜３，１＞についてデータ化けが発生する。そのため、このデータ化けを防止するために、誤り訂正符号ＥＣＣを付加する場合には、例えば、メモリセルＭＴ＜１，１＞、ＭＴ＜３，１＞の２箇所のそれぞれについて誤り訂正符号ＥＣＣを付加し、読み出しの際にこれらのデータを復元する必要がある。

一方、本例に係るデータ補正回路２８は、反転されたデータの補正を行うことができる。例えば、データ補正回路２８は、アドレス位置＜２，１＞の“１”データを反転して、“０”データとして元の値にデータを復元する。このように、本例では読み出し動作の際に、例えば、アドレス位置＜２，１＞の１箇所についてのみデータを復元すれば良いため、復元箇所を低減でき、データの複合性を向上できる。

尚、上記第１の実施形態では、１本のワード線ＷＬに１つのページアドレスが割り当てられた場合、つまり、ワード線ＷＬ方向に隣接するメモリセルトランジスタＭＴに同一のページアドレスが割り当てられた場合について説明した。しかし、ワード線ＷＬ方向に隣接するメモリセルトランジスタＭＴに異なるページアドレスが割り当てられた場合であっても、上記同様の効果（１）乃至（３）が得られる。この場合には、データパターンチェック回路２７が、ワード線ＷＬ方向に隣接するメモリセルトランジスタＭＴに割り当てられた異なるページアドレスのデータパターンを参照し、データを反転するか否かを決定する。

また、本例では、ＮＡＮＤ型フラッシュメモリ１５として、２値ＮＡＮＤ型フラッシュメモリを一例に挙げて説明した。しかし、ＮＡＮＤ型フラッシュメモリ１５は、これに限らず、例えば、１つのメモリセルトランジスタＭＴに多ビットのデータを記録することが可能な多値ＮＡＮＤ型フラッシュメモリにも適用することが可能である。

［変形例（ビット線方向の一例）］
次に、変形例に係る記憶装置について、図１３を用いて説明する。この実施形態は、ビット線ＢＬ方向のデータ化けを防止する場合の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

上記容量カップカップリングによるデータ化けの発生は、上記第１の実施形態に示したワード線ＷＬ方向に限らず、ビット線ＢＬ方向においても同様に発生し得る。そのため、下記のような変形を行うことが可能である。

上記書き込み動作の際のステップＳＴ１−３において、データパターンチェック回路２７は、ＲＡＭ２３上に展開された複数のページデータのうち、データ化けが発生し得るビット線ＢＬ方向の所定のデータパターンが存在するか否かについてチェックする。

例えば、データパターンチェック回路２７は、ページデータのアドレス位置＜２，０＞、位置＜２，１＞、および位置＜２，２＞のデータがそれぞれ“１”、“０”、“１”である場合、データ化けが発生し得るデータパターンとして、アドレス位置＜２，１＞をデータ補正回路２８に送信する。

続いて、データ補正回路２８は、データパターンチェック回路２７から送信されたアドレス位置のデータを反転して、ＮＡＮＤ型フラッシュメモリ１５に転送する。

例えば、図１３に示すように、データ補正回路２８は、データパターンチェック回路２７から送信されたアドレス位置＜２，１＞の“０”データを反転して“１”データとして書き込むようにＮＡＮＤ型フラッシュメモリ１５に転送する。

続いて、制御回路３０は、データ補正回路２８に従い、電源発生回路３１から発生する書き込み電圧によりキャリアを注入し、ロウデコーダ３２およびカラムデコーダ３３のアドレスを選択するように制御し、ページデータの書き込みを行う。

そのため、例えば、図１３に示すように、メモリセルアレイ３５中におけるメモリセルトランジスタＭＴ＜２，１＞には反転された“１”データを書き込むため、キャリアを注入しない。その結果、ビット線ＢＬ２に沿ったメモリセルトランジスタＭＴ＜２，０＞、ＭＴ＜２，１＞、およびＭＴ＜３，１＞には、それぞれ“１”データ、“１”データ、“１”データを書き込む。

以後、実質的に同様な上記ステップをＮＡＮＤ型フラッシュメモリ１５の全ページについて繰り返し、書き込み動作を行う。

また、読み出し動作については下記のようにデータ復元を行う。まず、上記ステップＳＴ２−２にて、読み出しデータをＥＣＣ回路２６に送信する。続いて、ステップＳＴ２−３にて、ＥＣＣ回路２６により、受信されたデータを誤り訂正符号（ＥＣＣ）に基づき、誤り訂正をする。

以後、実質的に同様な上記ステップをＮＡＮＤ型フラッシュメモリ１５の全ページについて繰り返し、読み出し動作を行う。

上記のように、この実施形態に係る記憶装置によれば、上記（１）乃至（３）と同様の効果が得られる。

ここで、従来の場合には、上記のようなデータパターンチェックやデータ補正を行うことがない。そのため、図１４に示すように、例えば、メモリセルＭＴ＜２，１＞にデータ“０”を書き込むためのフローティングゲートＦＧにキャリアを注入する際の容量カップリングにより、メモリセルＭＴ＜２，０＞、ＭＴ＜２，２＞の電位が変化する。そのため、図１５に示すように、メモリセルＭＴ＜２，０＞、ＭＴ＜２，２＞に書き込まれたデータ“１”が、データ“０”として誤読み出されるデータ化けが発生し、データの復元が不可能となり、信頼性が低下する。

一方、本例によれば、上記書き込み動作の際のステップＳＴ１−３において、データパターンチェック回路２７は、ＲＡＭ２３上に展開された複数のページデータのうち、データ化けが発生し得るビット線ＢＬ方向の所定のデータパターンが存在するか否かについてチェックする。続いて、データ補正回路２８は、データパターンチェック回路２７から送信されたアドレス位置のデータを反転して、ＮＡＮＤ型フラッシュメモリ１５を書き込むことができる。

このように、本例によれば、ビット線ＢＬ方向のデータ化けが発生し得る所定のデータパターンを書き込み動作前に回避できることで、ビット線ＢＬ方向のデータ化けの発生を防止でき、信頼性を向上できる点で有利である。

［第２の実施形態（アドレス情報を付加する一例）］
次に、第２の実施形態に係る記憶装置について、図１６を用いて説明する。この実施形態は、アドレス情報を付加するアドレス発生回路を更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

図示するように、本例に係る記憶装置１１は、アドレス発生回路５５を更に備えている点で上記第１の実施形態と相違している。

アドレス発生回路５５は、書き込みおよび読み出し動作の際に、補正したデータのアドレスを付加するように構成されている。

＜書き込み動作＞
本例に係る書き込み動作について、図１７のフロー図に則して説明する。この説明では、ワード線ＷＬ方向のデータをチェックする場合を一例として説明する。まず、第１の実施形態と同様のステップＳＴ３−１〜ＳＴ３−４を行う。

（ステップＳＴ３−５（アドレス補正））
続いて、アドレス補正回路５５は、データ補正回路２８から送信された書き込みデータのうち補正したデータのアドレスを付加する。このステップＳＴ３−４のコマンドシーケンスは、図１８のように示される。

図示するように、ＭＰＵ２１は、書き込みコマンド５０、書き込みアドレス５１、およびデータ領域４５と冗長領域４６からなる書き込みデータを、順次ＮＡＮＤ型フラッシュメモリ１５に送信する。この際、例えば、データ領域４５のアドレス位置＜２，１＞のデータは、“１”データとして反転されているに加え、冗長領域４６に補正したデータのアドレス位置＜２，１＞が更に書き込まれている。

以後、上記第１の実施形態と同様のステップＳＴ３−６を行い、本例の書き込み動作を行う。

＜読み出し動作＞
本例に係る書き込み動作について、図１９のフロー図に則して説明する。まず、第１の実施形態と同様のステップＳＴ４−１を行う。

（ステップＳＴ４−２（アドレス補正）、ステップＳＴ４−３（スルー転送））
続いて、データ補正回路２８は、アドレス発生回路５５から送信された補正したデータのアドレスをもとにデータを補正（復元）し、データを転送する。

以後、上記第１の実施形態と同様のステップＳＴ４−３〜ＳＴ４−５を行い、本例の読み出し動作を行う。

上記のように、この実施形態に係る記憶装置によれば、上記（１）乃至（３）と同様の効果が得られる。

さらに、本例に係る記憶装置１１は、アドレス発生回路５５を更に備えている。そのため、アドレス発生回路５５は、書き込み動作の際に、データ化けが発生し得るメモリセルトランジスタのアドレスを付加することができる（ステップＳＴ３−５）。さらに、読み出し動作の際に、データ補正回路２８は、アドレス発生回路５５から送信された補正したデータのアドレスをもとにデータを補正（復元）することができる。（ステップＳＴ４−２、ＳＴ４−３）。

そのため、データ化けが発生し得るアドレス情報をＥＣＣ回路２６に送信することで、読み出し時にデータ化けが発生し得るデータ箇所を特定でき、ＥＣＣの復号性を向上できる点で有利である。ＥＣＣ回路２６にはデータ化けが発生し得るアドレス情報が送信されず、どのアドレスのデータに誤訂正符合を付加すべきか判定することができないからである。

この様に、エラー位置を示すアドレスが与えられれば訂正能力が増すＥＣＣの例として、例えば、リードソロモン符号の消失訂正復号方式等がある。

［第３の実施形態（データ化けの発生を防止し得る書き込みレベルにシフトする一例）］
次に、第３の実施形態に係る記憶装置について、図２０を用いて説明する。この実施形態は、データ化けの発生を防止し得る書き込みレベルにシフトするようにデータ補正を行う一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

図示するように、本例に係るデータ補正回路２８は、書き込み動作の際に、データ化けの発生を防止し得る書き込みレベルにシフトさせるような制御信号Ｓ１を制御回路３０に送信するように構成されている点で上記第１の実施形態と相違している。

＜書き込み動作＞
本例に係る読み出し動作は、以下の点で上記第１の実施形態と相違している。まず、上記ステップＳＴ１−４の際に、データ補正回路２８は、データパターンチェック回路２７から送信されたアドレス位置のデータを完全に反転せず、データ化けの発生を防止し得る書き込みレベルにシフトするようにデータを補正する制御信号Ｓ１をＮＡＮＤ型フラッシュメモリ１５に送信する。

本例の場合、例えば、図２１に示すように、データ補正回路２８は、データパターンチェック回路２７から送信されたアドレス位置＜２，１＞の“消去”データを、データ化けの発生を防止し得る書き込み電圧“半書込”レベル（半値レベル）にシフトさせるようにデータを補正するように制御信号Ｓ１を送信する。

続いて、上記ステップＳＴ１−５の際に、上記制御信号Ｓ１を受けた制御回路３０は、この制御信号Ｓ１に従い、電源発生回路３１から発生する書き込み電圧レベルをシフトさせ、ロウデコーダ３２およびカラムデコーダ３３のアドレスを選択するように制御し、ページデータの書き込みを行う。

そのため、本例の場合、例えば、図２２に示すように、メモリセルアレイ３５中におけるメモリセルトランジスタＭＴ＜２，１＞には、シフトさせた“半書込”データを書き込む。その結果、メモリセルトランジスタＭＴ＜１，１＞、ＭＴ＜２，１＞、およびＭＴ＜３，１＞には、それぞれ“書込”データ、“半書込”データ、“書込”データを書き込む。

以後、上記第１の実施形態と同様のステップを行い、本例の読み出し動作を行う。

＜読み出し動作＞
本例に係る読み出し動作は、以下の点で上記第１の実施形態と相違している。まず、上記ステップＳＴ２−２の際に、データ補正回路２８は、ＮＡＮＤ型フラッシュメモリ１５から送信された読み出しデータのうち、電圧値をシフトするように補正したデータを元の値に復元する。

本例の場合、例えば、データ補正回路２８は、ＮＡＮＤ型フラッシュメモリ１５から送信されたアドレス位置＜２，１＞の“半書込”データを、元の値の“消去”レベルに復元する。

他方、メモリセルトランジスタＭＴ＜１，１＞、およびＭＴ＜３，１＞は、それぞれ“１書込”データ、“１書込”データが安定して読み出せることになる。

以後、上記第１の実施形態と同様のステップを行い、本例の読み出し動作を行う。

上記のように、この実施形態に係る記憶装置によれば、上記（１）乃至（３）と同様の効果が得られる。

さらに、本例によれば、データ補正回路２８は、データパターンチェック回路２７から送信されたアドレス位置のデータを完全に反転せず、データ化けの発生を防止し得る書き込みレベル（半値レベル）にシフトするようにデータを補正する制御信号Ｓ１をＮＡＮＤ型フラッシュメモリ１５に送信する。続いて、上記制御信号Ｓ１を受けた制御回路３０は、この制御信号Ｓ１に従い、電源発生回路３１から発生する書き込み電圧レベルをシフトさせてページデータの書き込みを行うことができる。

このように、本例によれば、完全にデータを反転しないで書き込みレベルをシフトさせた方が総合的にデータ化けを防止できる場合に有効である。

尚、上記実施形態および変形例においては、データを“消去”から“書込”に反転する場合、または“消去”から“半書込”にシフトさせる場合をデータ補正の一例として説明した。しかし、データ補正は、上記の例に限られず、データの書込みにより、周囲のメモリセルトランジスタＭＴにデータ化けが発生し得る場合は、データ化けの発生を防止できるように（例えば、書き込みデータを“書込”から“消去”等のように）データを補正する限り、上記と同様の効果を得ることが可能である。

例えば、上記ステップＳＴ１−３（データパターンをチェック）の際に、アドレス位置＜１，１＞、位置＜２，１＞、および位置＜３，１＞のデータがそれぞれ“消去”、“書込”、“消去”である場合を一例に挙げる。この場合、続いて、メモリセルトランジスタＭＴ＜２，１＞のフローティングゲートＦＧにキャリアを注入すると、隣接するメモリセルトランジスタＭＴ＜１，１＞、ＭＴ＜３，１＞のデータが“書込”から“消去”に誤読み出しされるデータ化けが発生するとする。このような場合には、続くステップＳＴ１−４の際に、データ補正回路２８は、メモリセルトランジスタＭＴ＜２，１＞に“１”から“０”にデータを反転させるように書き込み動作を行うことも可能である。

また、上記説明においては、ＳＬＣ領域であるブロックBlock nを一例として説明した。しかし、多ビットのデータを記録することが可能なＭＬＣ領域として構成された多値ＮＡＮＤ型フラッシュメモリである他のブロックBlock n-1, Block n+1であっても同様に適用でき、同様の効果を得ることができる。

さらに、上記説明においては、ビット線ＢＬ方向またはワード線ＷＬ方向のいずれか一方の方向についてデータパターンをチェックし、データ補正を行う場合を一例として示した。しかし、ビット線ＢＬ方向およびワード線ＷＬ方向のいずれの方向についても、データパターンを考慮し、データ補正を行っても良い。

以上、第１乃至第３の実施形態および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る記憶装置を説明するための平面図。 図１中のＮＡＮＤ型フラッシュメモリを示すブロック図。 図１中のＮＡＮＤ型フラッシュメモリを示す回路図。 第１の実施形態に係る記憶装置の書き込み動作を示すフロー図。 第１の実施形態に係る記憶装置の一書き込みステップ（ＳＴ１−３）を示す図。 第１の実施形態に係る記憶装置の一書き込みステップ（ＳＴ１−４）を示す図。 第１の実施形態に係る記憶装置の一書き込みステップの書き込みシーケンスを示す図。 第１の実施形態に係る書き込み動作後のメモリセルアレイを示す図。 第１の実施形態に係る記憶装置の読み出し動作を示すフロー図。 第１の実施形態に係る記憶装置の一読み出しステップ（ＳＴ２−２）を示す図。 従来例に係る書き込み動作後のメモリセルアレイを示す図。 従来例に係るビット線方向のデータ化けを発生する記憶装置を説明するための図。 この発明の変形例に係る書き込み動作後のメモリセルアレイを示す図。 従来例に係る書き込み動作後のメモリセルアレイを示す図。 従来例に係るワード線方向のデータ化けを発生する記憶装置を説明するための図。 この発明の第２の実施形態に係る記憶装置を示す平面図。 第２の実施形態に係る記憶装置の書き込み動作を示すフロー図。 第２の実施形態に係る記憶装置の一書き込みステップの書き込みシーケンスを示す図。 第２の実施形態に係る記憶装置の読み出し動作を示すフロー図。 この発明の第３の実施形態に係る記憶装置を示す平面図。 第３の実施形態に係る一書き込みステップを示す図。 第３の実施形態に係る書き込み動作後のメモリセルアレイを示す図。

符号の説明

１１…記憶装置、１２…ホスト装置、１５…ＮＡＮＤ型フラッシュメモリ、１６…コントローラ、２０…ホストＩ／Ｆ、２１…ＭＰＵ、２２…メモリＩ／Ｆ回路、２３…バッファＲＡＭ、２５…ＮＡＮＤＩ／Ｆ、２６…ＥＣＣ回路、２７…データパターンチェック回路、２８…データ補正回路。

Claims (5)

1. 複数のメモリセルを有する半導体メモリと、
   データを一時的に保持するバッファと、前記バッファに保持されたデータのうち隣接する複数のメモリセルに格納される所定のデータパターンをチェックするデータパターンチェック回路と、このチェック結果に応じて所定のデータパターンと符合するアドレスのデータの値を補正して前記半導体メモリに送信するデータ補正回路とを備えるコントローラとを具備すること
   を特徴とする記憶装置。
2. 複数のメモリセルを有する半導体メモリと、
   データを一時的に保持するバッファと、前記バッファに保持されたデータのうち隣接する複数のメモリセルに格納される所定のデータパターンをチェックするデータパターンチェック回路と、このチェック結果に応じて所定のデータパターンと符合するアドレスのデータの値のレベルをシフトして前記半導体メモリに送信するデータ補正回路とを備えるコントローラとを具備すること
   を特徴とする記憶装置。
3. 前記コントローラは、前記データ補正回路の出力信号に補正したデータのアドレスを付加して前記半導体メモリに送信するアドレス発生回路を更に備えること
   を特徴とする請求項１または２に記載の記憶装置。
4. 前記データ補正回路が補正するデータは、書き込み単位のデータ領域に格納され、前記アドレス発生回路が付加するアドレスは、前記書き込み単位の冗長領域に格納されること
   を特徴とする請求項３に記載の記憶装置。
5. 前記複数のメモリセルは、複数の第１、第２書き込み用配線の交差位置にマトリクス状に配置され、
   前記所定のデータパターンは、前記第１書き込み用配線方向に沿った第１乃至第３メモリセルのデータパターンであって、前記第２メモリセルに隣接する前記第１、第３メモリセルのデータの値が前記第２メモリセルのデータと異なる値のデータであること
   を特徴とする請求項１乃至４のいずれか１項に記載の記憶装置。

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