TW201532060A

TW201532060A - 半導體儲存裝置及其冗餘方法

Info

Publication number: TW201532060A
Application number: TW103104751A
Authority: TW
Inventors: Harunobu Nakagawa
Original assignee: Winbond Electronics Corp
Priority date: 2014-02-13
Filing date: 2014-02-13
Publication date: 2015-08-16
Also published as: TWI539465B

Abstract

本發明提供一種半導體儲存裝置以及其冗餘方法。半導體儲存裝置例如為快閃記憶體，包括：儲存陣列，包括儲存區域及具有冗餘元件的冗餘儲存區域；頁面緩衝器；列選擇電路；ECC電路；及I/O緩衝器。列選擇電路根據冗餘資訊，將由快取暫存器保留的核心資料中所含的缺陷資料轉換為由冗餘快取暫存器保留的冗餘資料，將經過轉換的資料提供給ECC電路，且將經ECC電路錯誤訂正過的資料作為核心資料再次寫入至快取暫存器。在此期間，列選擇電路將保留在快取暫存器中的已錯誤訂正的資料輸出至I/O緩衝器。

Description

半導體儲存裝置及其冗餘方法

本發明是關於一種半導體儲存裝置，尤其是關於一種快閃記憶體(NAND Flash Memory)的冗餘。

快閃記憶體、動態隨機存取記憶體等半導體記憶體中，集成度逐年增加，從而難以製造無不良或缺陷的儲存元件。因此，在儲存晶片上，採取用來在外觀上補救在製造步驟中產生的儲存元件的物理缺陷的冗餘方案。例如在某冗餘方案中，包括位址轉換電路及冗餘記憶體區域，所述位址轉換電路將具有物理缺陷的儲存元件的位址轉換為冗餘儲存區域的儲存元件的位址，所述冗餘儲存區域用來補救具有缺陷的儲存元件。具有缺陷的儲存元件及冗餘儲存區域的儲存元件的位址資訊在儲存晶片的測試時或製造出廠時是儲存在熔絲唯讀記憶體或暫存器等中。而且，如果輸入具有缺陷的儲存元件的位址，且檢測到該位址，那麼具有缺陷的儲存元件將被禁止存取，取而代之，存取冗餘儲存區域的儲存元件，從而從外部看起來就像不存在具有缺陷的儲存元件一樣(例如專利文獻1、2)。藉由利用這種冗餘方案，即便少數儲存元件產生缺陷，也可當作合格品進行處理，因此良率提升，且可降低記憶體的成本。

另外，在半導體記憶體中，除了利用冗餘補救物理性的缺陷元件以外，還內置錯誤檢測糾正電路作為軟錯誤對策，從而實現可靠性提升。

[專利文獻1]日本專利特開2000-311496號公報

[專利文獻2]日本專利特開2002-288993號公報

如上所述，在快閃記憶體等半導體記憶體中，搭載著用來補救具有缺陷的儲存元件的冗餘功能或ECC電路。圖1是說明現有的快閃記憶體的冗餘及錯誤訂正的圖。在NAND型快閃記憶體的儲存陣列400中，設有主儲存區域MM及其冗餘儲存區域MR。如果從儲存陣列400進行頁面讀取，那麼一頁資料被傳輸至頁面緩衝器/感測電路410，於是由感測電路感測資料，且將所感測到的資料保留在資料暫存器412中。

主儲存區域MM及冗餘儲存區域MR的一頁例如為2千字節，在進行頁面讀取時，例如將一半即1千字節的偶數位元的資料傳輸至資料暫存器DR-0，將剩餘的一半即1千字節的奇數位元的資料傳輸至資料暫存器DR-1。或者，將主儲存區域MM的物理上的左半部分的資料傳輸至資料暫存器DR-0，將右半部分的資料傳輸至資料暫存器DR-1。

這裏，在本說明書中，將具有物理缺陷的儲存元件稱為 “缺陷元件”，將儲存在缺陷元件中的資料稱為“缺陷資料”，將缺陷元件的列位元稱為“缺陷位元”，將冗餘儲存區域的儲存元件稱為“冗餘元件”，將儲存在冗餘元件中的資料稱為“冗餘資料”，將冗餘元件的列位元稱為“冗餘位元”。而且，儲存元件與儲存胞同義。

冗餘儲存區域MR例如為M位元，且以將其一半即M/2位元分配給資料暫存器DR-0，將M/2位元分配給資料暫存器DR-1的方式構成。例如將冗餘儲存區域MR的偶數冗餘位元的資料傳輸至資料暫存器DR-0，將奇數冗餘位元的資料傳輸至資料暫存器DR-1。

頁面緩衝器410還包括保留從資料暫存器412並列傳輸的資料的快取暫存器414。快取暫存器414包括快取暫存器CR-0、CR-1，快取暫存器CR-0接收從資料暫存器DR-0經由未圖示的傳輸電晶體所傳輸的資料，快取暫存器CR-1也同樣保留從資料暫存器DR-1傳輸的資料。保留在快取暫存器CR-0中的資料包含來自主儲存區域MM的資料(以下稱為核心資料(core data))、及來自冗餘儲存區域MR的冗餘資料。保留在快取暫存器CR-1中的資料也同樣包含核心資料及冗餘資料。

列控制電路420包括用來將保留在快取暫存器CR-0、CR-1中的核心資料替換為冗餘資料的轉換電路422-0、422-1。保留在快取暫存器CR-0、CR-1中的資料在進行錯誤訂正時、或進行輸入輸出時是經由未圖示的傳輸電晶體被傳輸至轉換電路 422-0、422-1。

缺陷位元的列位址或替換該列位址的冗餘位元的列位址等冗餘資訊是由熔絲ROM或其他非易失性的媒體儲存。轉換電路422-0根據冗餘資訊，將快取暫存器CR-0的核心資料中所含的缺陷資料轉換為冗餘資料。同樣地，轉換電路422-1將快取暫存器CR-1的核心資料中所含的缺陷資料轉換為冗餘資料。

經轉換電路422-0、422-1轉換過的資料被輸出至ECC電路430。經ECC電路430錯誤訂正過的資料藉由轉換電路422-0、422-1而恢復為核心資料與冗餘資料，且經過錯誤訂正的核心資料與冗餘資料分別被寫回至快取暫存器CR-0、CR-1。

快取暫存器CR-0、CR-1所保留的經過錯誤訂正的核心資料與冗餘資料由轉換電路422-0、422-1轉換後被輸出至輸入輸出緩衝器440。快取暫存器CR-0、CR-1與ECC電路430及I/O緩衝器440間的動作是以如下方式交替地進行。在向I/O緩衝器440輸出快取暫存器CR-0的已錯誤訂正的資料的期間，利用ECC電路430對快取暫存器CR-1的資料進行錯誤訂正，在將快取暫存器CR-1的已錯誤訂正的資料輸出至I/O緩衝器440的期間，利用ECC電路430對快取暫存器CR-0的資料進行錯誤訂正。

在所述冗餘方案中，因為均等地分配冗餘儲存區域MR的一半冗餘位元給1/2頁的核心資料，所以即便假設一頁中所含的所有缺陷位元小於等於M位元，仍然在1/2頁的核心資料中存在超過M/2位元的缺陷位元的情況下，無法對這些缺陷位元進行補救。例如金屬接觸的不良等多會在局部區域產生，有時其中之一資料暫存器DR-0的核心資料中包含較多的缺陷位元，而在另一資料暫存器DR-1的核心資料中不含缺陷位元。因此，在將冗餘儲存區域MR的冗餘位元均等地分配給1/2頁的核心資料的情況下，利用冗餘資料進行補救的效率下降，而無法實現晶片的良率提升。

而且，經ECC電路430錯誤訂正過的資料是藉由轉換電路420而被再次寫入至快取暫存器CR-0、CR-1，且在向I/O緩衝器440進行輸出時，再次利用轉換電路430進行將核心資料的缺陷位元轉換為冗餘位元的處理。因此，當從快取暫存器CR-0、CR-1輸出資料時，必須通過轉換電路430，從而阻礙暫存動作的高速化。

本發明的目的是解決所述現有的課題，提供一種可使良率提升且使資料的讀取高速化的半導體儲存裝置以及該半導體儲存裝置的冗餘方法。

本發明的半導體儲存裝置包括：儲存陣列，包括具有多個儲存元件的儲存區域、及具有多個冗餘儲存元件的冗餘儲存區域；行選擇機構，選擇所述儲存陣列的行；冗餘資訊儲存部，儲存所述儲存區域的儲存元件中所含的缺陷元件的冗餘資訊；資料保留機構，連接於儲存陣列的位元線，且可保留由所述行選擇機構選擇出的行的所述儲存區域的儲存元件中所儲存的核心資料、及所述冗餘儲存區域的冗餘儲存元件中所儲存的冗餘資料；列選擇機構，選擇所述資料保留機構所保留的核心資料及冗餘資料；以及錯誤訂正機構，對由所述列選擇機構選擇出的資料進行錯誤訂正；且所述列選擇機構包括轉換電路，所述轉換電路根據所述冗餘資訊，將核心資料中所含的缺陷資料轉換為所述冗餘資料，將經過轉換的資料提供給所述錯誤訂正機構，且將經所述錯誤訂正機構錯誤訂正過的資料作為核心資料提供給所述資料保留機構。

較佳為所述列選擇機構在向輸出緩衝器輸出所述資料保留機構所保留的第一核心資料的期間，向所述轉換電路輸出所述資料保留機構所保留的第二核心資料及所述冗餘資料。較佳為在向輸出緩衝器輸出第一核心資料的期間，將經所述錯誤訂正機構錯誤訂正過的資料作為第二核心資料保留在所述資料保留機構中。較佳為所述列選擇機構可向輸出緩衝器交替地輸出第一核心資料與第二核心資料，且在向輸出緩衝器輸出第一核心資料的期間，利用轉換電路對第二核心資料與冗餘資料進行轉換，在向輸出緩衝器輸出第二核心資料的期間，利用轉換電路對第一核心資料與冗餘資料進行轉換。較佳為由所述行選擇機構選擇出的行是N位元，所述冗餘儲存區域為M位元，所述儲存區域的N一M位元的儲存元件中所含的缺陷元件最大由M位元的冗餘儲存元件補救。較佳為所述資料保留機構包括：第一快取暫存器及第二快取暫存器，保留當利用所述行選擇機構選擇出儲存陣列的行時從所述儲存區域讀取的頁面資料的第一核心資料及第二核心資料；以及冗餘快取暫存器，保留當利用所述行選擇機構選擇出儲存陣列的行時從所述冗餘儲存區域讀取的冗餘資料；且所述選擇電路接收第一快取暫存器所保留的核心資料及冗餘快取暫存器所保留的冗餘資料、或者第二快取暫存器所保留的核心資料及冗餘快取暫存器所保留的冗餘資料，且將從所述錯誤訂正機構接收的資料寫入至第一快取暫存器或第二快取暫存器。

本發明的半導體儲存裝置的冗餘方法是包括儲存陣列的半導體儲存裝置的冗餘方法，該儲存陣列包括具有多個儲存元件的儲存區域及具有多個冗餘儲存元件的冗餘儲存區域，且該冗餘方法是選擇所述儲存陣列的頁面，保留被選擇出的頁面的儲存在所述儲存區域的儲存元件中的核心資料、及儲存在所述冗餘儲存區域的冗餘儲存元件中的冗餘資料，利用所述冗餘資料對作為核心資料的第一核心資料中所含的缺陷資料進行轉換，對經過轉換的資料進行錯誤訂正，且將經過錯誤訂正的資料作為第一核心資料進行覆寫。

較佳為在利用所述冗餘資料對作為所述核心資料的第二核心資料中所含的缺陷資料進行轉換的期間，輸出所述經過錯誤訂正的第一核心資料。較佳為將經過錯誤訂正的資料作為第二核心資料進行覆寫，且在利用所述冗餘資料對作為所述核心資料的第一核心資料中所含的缺陷資料進行轉換的期間，輸出所述經過錯誤訂正的第二核心資料。

根據本發明，與現有的冗餘方案相比，可使利用冗餘儲存元件進行補救的效率提升，且改善良率。

10‧‧‧快閃記憶體

100、400‧‧‧儲存陣列

110‧‧‧輸入輸出緩衝器

120‧‧‧位址暫存器

130‧‧‧控制部

140‧‧‧冗餘資訊儲存部

150‧‧‧字線選擇電路

160‧‧‧頁面緩衝器

162‧‧‧感測電路/資料暫存器

164、414‧‧‧快取暫存器

170‧‧‧列選擇電路

172、422-0、422-1‧‧‧轉換電路

174‧‧‧雙向總線

176、178‧‧‧邏輯電路

180、430‧‧‧ECC電路

190‧‧‧內部電壓產生電路

410‧‧‧頁面緩衝器/感測電路

412‧‧‧資料暫存器

420‧‧‧列控制電路

440‧‧‧I/O緩衝器

Ax、Ay‧‧‧位址資訊

BLK(0)、BLK(1)、……、BLK(m-1)‧‧‧儲存區塊

BSEL‧‧‧區塊選擇線

CR-0、CR-1‧‧‧快取暫存器

CR-R‧‧‧冗餘快取暫存器

DL_E、DLB_E‧‧‧核心資料

DLPRE、DLPRER‧‧‧預充電信號

DLR_E、DLRB_E‧‧‧冗餘資料

DM_E、DMB_E、DMR_E、DMRB_E‧‧‧輸出

DR-0、DR-1‧‧‧資料暫存器

DR-R‧‧‧冗餘資料暫存器

GBL0、GBL1、‧‧‧、GBLn-1‧‧‧總體位元線

MA‧‧‧主放大器

MAEN、MAENR‧‧‧致能信號

MALT、MALTR‧‧‧控制信號

MARED‧‧‧冗餘用主放大器

MCi(i=0、1、‧‧‧、N-1)‧‧‧儲存胞

MM‧‧‧儲存區域

MR‧‧‧冗餘儲存區域

NU‧‧‧胞單元

SEL-D‧‧‧汲極選擇電晶體

SEL-S‧‧‧源極選擇電晶體

SGD‧‧‧汲極選擇線

SGS‧‧‧源極選擇線

SL‧‧‧共用源極線

Vers‧‧‧抹除電壓

Vpass‧‧‧通過電壓

Vpgm‧‧‧寫入電壓

Vread‧‧‧讀取通過電壓

WL0~WL31‧‧‧字線

圖1是說明現有的快閃記憶體的冗餘及錯誤訂正的動作的圖。

圖2是表示本發明的實施例的快閃記憶體的一實施例的框圖。

圖3是說明儲存區塊與頁面緩衝器的關係的圖。

圖4是表示NAND串單元的架構的圖。

圖5是表示儲存在冗餘資訊儲存部中的冗餘資訊的一例的圖。

圖6是說明本發明的實施例的快閃記憶體的冗餘及錯誤訂正的動作的圖。

圖7(A)、圖7(B)是說明快取暫存器CR-0的冗餘及錯誤訂正的動作的圖，圖7(C)、圖7(D)是說明快取暫存器CR-1的冗餘及錯誤訂正的動作的圖。

圖8(A)、圖8(B)是說明從快取暫存器CR-0輸出資料時的動作的圖，圖8(C)、圖8(D)是說明從快取暫存器CR-1輸出資料時的動作的圖。

圖9(A)表示進行頁面讀取時的時序圖，圖9(B)表示連續進行頁面讀取時的時序圖。

圖10(A)、圖10(B)是表示本發明的實施例的轉換電路的一例的圖。

接著，參照附圖對本發明的實施方式詳細地進行說明。本發明可應用於具有各種類型的儲存結構的非易失性記憶體，這裏，例示NAND型的快閃記憶體作為較佳實施方式。另外，應注意附圖是為了便於理解，而強調各部進行表示，與實際器件的比例並不相同。

實施例

本發明的實施例的快閃記憶體的典型架構表示於圖2。不過，這裏所示的快閃記憶體為例示，本發明不一定限定於這種架構。本實施例的快閃記憶體10構成為包括：儲存陣列100，由多個儲存胞呈矩陣狀排列而成；輸入輸出緩衝器110，連接於外部輸入輸出端子I/O，且保留輸入輸出資料；位址暫存器120，接收來自輸入輸出緩衝器110的位址資料；控制部130，接收來自輸入輸出緩衝器110的指令資料或來自外部的控制信號，而控制各部；冗餘資訊儲存部140，儲存與儲存陣列100中所含的缺陷元件相關的冗餘資訊；字線選擇電路150，從位址暫存器120接收行位址資訊Ax，將行位址資訊Ax解碼，根據解碼結果來進行區塊的選擇及字線的選擇等；頁面緩衝器160，保留從由字線選擇電路150選擇出的頁面讀取的資料，或保留對所選擇出的頁面的寫入資料；列選擇電路170，從位址暫存器120接收列位址資訊Ay，將列位址資訊Ay解碼，根據該解碼結果來進行頁面緩衝器160內的資料的選擇等；ECC電路180，對資料進行錯誤訂正；以及內部電壓產生電路190，產生進行資料的讀取、編程及抹除等所需的各種電壓(寫入電壓Vpgm、通過電壓Vpass、讀取通過電壓Vread、抹除電壓Vers等)。另外，儲存陣列的儲存元件既可為儲存一位元(二進位資料)的單層胞(Single-Level Cell，SLC)類型，也可為儲存多位元的多層胞(Multi-Level Cell，MLC)類型。

儲存陣列100包括沿列方向配置的m個儲存區塊(memory block)BLK(0)、BLK(1)、……、BLK(m-1)。圖3是說明一個儲存區塊內的陣列的架構的圖。在快閃記憶體中，儲存區塊是抹除資料的單位，在該儲存區塊內包括多個頁面。一頁是進行資料的讀取或寫入的單位，一頁包括沿下述NAND串的同一行排列的多個儲存胞。而且，就功能上的作用來說，一個儲存區塊分為用來進行資料讀寫的儲存區域MM、及冗餘儲存區域MR。這裏，一頁包括儲存區域MM及冗餘儲存區域MR的儲存胞，例如一頁包括2千字節，冗餘資料為16位元。不過，以頁面為單位的讀取或寫入不必限定於一頁，也可對多個頁面同樣進行讀取或寫入。

頁面緩衝器160包括感測電路/資料暫存器162及快取暫存器164。感測電路/資料暫存器162連接於各區塊的各位元線，感測從被選擇出的區塊中的被選擇出的頁面讀取的資料，且將該資料保留在感測電路/資料暫存器162中。感測電路/資料暫存器162經由未圖示的傳輸電晶體而連接於快取暫存器164，保留在感測電路/資料暫存器162中的資料經由傳輸電晶體而被並列傳輸至快取暫存器164。如果從感測電路/資料暫存器162向快取暫存器164的資料傳輸結束，那麼向感測電路/資料暫存器162傳輸接著被讀取出的頁面資料，且在此期間，快取暫存器164所保留的資料被輸出至ECC電路180或輸入輸出緩衝器110。

在寫入(編程)動作中，將從輸入輸出緩衝器110輸出的資料依次有序地輸入並保留在快取暫存器164中，接著，經由傳輸電晶體而傳輸至感測電路/資料暫存器162。將感測電路/資料暫存器162所保留的資料寫入至被選擇出的區塊中的被選擇出的頁面後，將下一資料從快取暫存器164傳輸至感測電路/資料暫存器162。

圖4表示形成在一個儲存區塊內的NAND串的架構。一個儲存區塊包括多個串聯連接多個儲存胞而成的NAND串(以下稱為胞單元NU)，各胞單元NU沿行方向配置。沿行方向配置的多個胞單元NU是形成在基板上的一個井(well)內，例如P型井內，且構成一個儲存區塊。在實施例中，一個儲存區塊包括n位元(個)的胞單元NU，其中，規定位元被用於利用於通常的核心資料的讀寫的主儲存區域MM，剩餘的位元被分配給冗餘儲存區域MR。

一個胞單元NU構成為包括串聯連接的N個儲存胞MCi (i=0、1、……、N-1)、及串聯連接於所述N個儲存胞MCi的兩端的源極選擇電晶體SEL-S、汲極選擇電晶體SEL-D。這裏，胞單元NU包括32個儲存胞。

各儲存胞MCi的柵極連接於對應的字線WL0~WL31。源極選擇電晶體SEL-S、汲極選擇電晶體SEL-D也同樣地分別共同連接於源極選擇線SGS、汲極選擇線SGD。源極選擇電晶體SEL-S的汲極連接於儲存胞MC0的源極，源極選擇電晶體SEL-S的源極連接於共用源極線SL，源極選擇電晶體SEL-S的柵極連接於源極選擇線SGS。汲極選擇電晶體SEL-D的源極連接於儲存胞MC31的汲極，汲極選擇電晶體SEL-D的汲極連接於對應的總體位元線GBL，汲極選擇電晶體SEL-D的柵極連接於汲極選擇線SGD。字線WL0~WL31、源極選擇線SGS、汲極選擇線SGD經由將區塊選擇線BSEL輸入至共同柵極的區塊選擇電晶體而連接於字線選擇電路150。字線選擇電路150根據行位址Ax，利用區塊選擇線BSEL使區塊選擇電晶體導通，而進行區塊的選擇。此外，字線選擇電路150根據動作狀態，而以規定的電壓驅動被選擇出的區塊的字線WL0~WL31、源極選擇線SGS、汲極選擇線SGD。

形成在區塊內的儲存胞MCi、源極選擇電晶體SEL-S、汲極選擇電晶體SEL-D是形成在P型井內的N型金屬氧化物半導體電晶體。儲存胞包括：為N型擴散區域的源極/汲極；隧道氧化膜，形成在源極/汲極間的通道上；浮動柵極(電荷儲存層)，形成在隧道氧化膜上，且儲存電荷；及控制柵極(control gate)，隔著介電膜而形成在浮動柵極上。

在較佳的實施方式中，連接於胞單元NU的總體位元線GBL0、GBL1、……、GBLn-1是經由位元線選擇電路而連接於頁面緩衝器160。位元線選擇電路在讀取時或編程時選擇偶數位元線或奇數位元線，且將被選擇出的偶數位元線或奇數位元線連接於頁面緩衝器160。如果一個感測電路為一對偶數位元線及奇數位元線所共有，且偶數位元線及奇數位元線分別構成一頁，那麼感測電路便包括一頁量的感測電路。感測電路/資料暫存器162在讀取時偵測偶數位元線或奇數位元線的電位，且保留讀取到的資料；在編程時，保留要寫入至偶數位元線或奇數位元線的資料。列選擇電路170根據列位址資訊Ay而選擇位元線，並對被選擇出的位元線寫入資料，或從被選擇出的位元線讀取資料。列選擇電路170還包括轉換電路172，該轉換電路172以下述方式將包含缺陷元件的缺陷位元轉換為包含冗餘元件的冗餘位元。

為了利用冗餘元件對具有在製造步驟中產生的物理缺陷(短路、開路等)的缺陷元件進行補救，而在冗餘資訊儲存部140中儲存冗餘資訊。圖5表示冗餘資訊儲存部140的冗餘資訊的一例。這裏，作為缺陷元件的資訊，儲存著包含缺陷元件的儲存區塊及列位址、與為了補救該缺陷元件而分配的冗餘元件的列位址的關係。此外，如果有必要，也可包含缺陷元件的行位址，且在選擇該行位址(頁面)時進行缺陷元件的補救。藉由在出廠前進行的測試等而對缺陷元件進行檢測，從而產生冗餘資訊。冗餘資訊儲存部140例如包括熔絲ROM或其他非易失性記憶體。

接著，對本實施例的快閃記憶體的冗餘及錯誤訂正進行說明。圖6是表示頁面緩衝器160及列選擇電路170的內部架構的框圖。感測電路/資料暫存器162包括保留從儲存區域MM讀取的核心資料(或寫入資料)的資料暫存器DR-0、DR-1、及保留從冗餘儲存區域MR讀取的冗餘資料(或寫入冗餘資料)的冗餘資料暫存器DR-R。資料暫存器DR-0、DR-1保留被選擇出的頁面的1/2頁的資料。例如一頁為2千字節，冗餘位元數為16位元。

快取暫存器164包括快取暫存器CR-0、CR-1、及冗餘快取暫存器CR-R，快取暫存器CR-0、CR-1、CR-R分別接收從資料暫存器DR-0、DR-1、DR-R經由未圖示的傳輸電晶體而並列傳輸的資料，且保留各資料。

列選擇電路170包括轉換電路172，該轉換電路172將快取暫存器CR-0、CR-1的資料的核心資料中所含的缺陷元件的缺陷資料替換為冗餘元件的冗餘資料。這裏，應注意的是在現有的冗餘方案中，快取暫存器CR-0的1/2頁的核心資料最大可由M/2位元的冗餘資料補救，而且，快取暫存器CR-1的1/2頁的核心資料最大可由M/2位元的冗餘資料補救，與此相對，在本實施例中，快取暫存器CR-0、CR-1的一整頁的核心資料最大可由M位元的冗餘資料補救。因此，在現有的冗餘中，即便在一頁中所含的缺陷元件小於M位元的情況下，如果在快取暫存器CR-0/CR-1中存在著大於M/2位元的缺陷元件，便無法補救這些缺陷元件，從而快閃記憶體不合格，但在本實施例中，即便在這種情況下，也能補救缺陷元件，而可使快閃記憶體為合格品。

轉換電路172是藉由雙向總線(bidirectional bus)174而連接於ECC電路180，可將核心資料或經冗餘資料補救過的資料提供給ECC電路180。

圖7(A)~圖7(D)是說明本實施例的冗餘動作的詳細情況的圖。轉換電路172為兩個快取暫存器CR-0、CR-1所共用，在將快取暫存器CR-0、CR-1所保留的資料輸出至ECC電路180時，根據儲存在冗餘資訊儲存部140中的冗餘資訊，將缺陷資料轉換為冗餘資料。

圖7(A)表示將快取暫存器CR-0的資料輸出至ECC電路180時的動作。當進行快取暫存器CR-0的資料的錯誤訂正時，將快取暫存器CR-0的核心資料及冗餘資料暫存器DR-R的冗餘資料經由未圖示的傳輸電晶體而傳輸至轉換電路172。當接收到的核心資料中包含缺陷元件的缺陷資料時，轉換電路172將缺陷資料替換為冗餘資料，且保留經過替換的資料。而且，轉換電路172將核心資料或經冗餘資料補救過的資料輸出至ECC電路180。

如果利用ECC電路180進行的錯誤訂正結束，那麼如圖7(B)所示，由轉換電路172接收從ECC電路180輸出的已錯誤訂正的資料。轉換電路172將已錯誤訂正的資料作為核心資料覆寫至快取暫存器CR-0。這裏，應注意的是已錯誤訂正的資料未由轉換電路172分離為原來的核心資料與冗餘資料，且未對冗餘快取暫存器CR-R執行冗餘資料的覆寫。圖7(C)、圖7(D)表示保留在快取暫存器CR-1中的資料的冗餘及錯誤訂正的動作，在該情況下，也是利用冗餘元件的冗餘資料對快取暫存器CR-1的核心資料中所含的缺陷資料進行轉換，且利用ECC電路180進行錯誤訂正後，僅將已錯誤訂正的資料作為核心資料覆寫至快取暫存器CR-1，而未對冗餘快取暫存器CR-R覆寫冗餘資料。

圖8(A)~圖8(D)是說明保留在快取暫存器中的資料的輸出動作的圖。如圖8(A)、圖8(B)所示，在輸出快取暫存器CR-0所保留的已錯誤訂正的核心資料的期間，可利用冗餘資料補救快取暫存器CR-1的核心資料，且利用ECC電路180進行錯誤訂正。而且，如圖8(C)、圖8(D)所示，在輸出快取暫存器CR-1所保留的已錯誤訂正的核心資料的期間，可利用冗餘資料補救快取暫存器CR-0的核心資料，且利用ECC電路180進行錯誤訂正。如此一來，當從快取暫存器CR-0、CR-1輸出資料時，不會利用冗餘快取暫存器CR-R，因此可始終將冗餘快取暫存器CR-R用於冗餘。圖9(A)表示頁面讀取時的時序圖，圖9(B)是連續進行頁面讀取時的時序圖。

接著，對本實施例的轉換電路的具體實施例進行說明。圖10(A)、圖10(B)是表示轉換電路172的內部架構的圖，這裏，僅示出具代表性的1位元的電路架構。如圖10(A)所示，轉換電路172包括冗餘用主放大器MARED及冗餘用邏輯電路 176。冗餘用主放大器MARED在內部包括鎖存電路，且被輸入預充電信號DLPRE、致能信號(enable signal)MAENR、及鎖存控制信號MALTR的控制信號、及來自冗餘快取暫存器CR-R的冗餘資料DLR_E、DLRB_E，並根據控制信號而控制冗餘資料的輸出DMR_E、DMRB_E。即，當鎖存控制信號MALTR為L時，輸出DMR_E成為L，當控制信號MALTR為H時，輸出DMR_E成為H。圖中的“B”是指邏輯狀態反轉後的信號。

冗餘用主放大器MARED的輸出DMR_E/DMRB_E是輸入至邏輯電路176。這裏，MATCH是當核心資料中所含的缺陷元件的缺陷位元與冗餘元件的冗餘位元相符(一致)時成為H的信號。因此，當冗餘資訊中所含的兩位元的列位址一致時，MATCH成為H，MATCHB成為L。從而，兩個或非(NOR)柵極成為主動(active)，與輸出DMR_E相應地，兩個N通道MOS電晶體互補地接通或斷開，在鎖存電路中保留與冗餘資料DLR_E、DLRB_E對應的資料，且將該資料反轉所得的資料從IOBUS_RED輸出。該IOBUS_RED連接於ECC電路180。

另一方面，如果兩列位址不相符，那麼MATCHB成為H，兩個電晶體斷開，IOBUS_RED成為高阻抗狀態，而未對ECC電路180輸出冗餘資料。如此一來，當缺陷元件的列位址與冗餘元件的列位址一致時(MATCH=H，MATCHB=L)，邏輯電路176響應鎖存控制信號MALTR而將冗餘資料輸出至IOBUS_RED。

列選擇電路170還包括如圖10(B)所示的核心資料用的主放大器MA及邏輯電路178。主放大器MA接收保留在快取暫存器CR-0、CR-1中的核心資料DL_E、DLB_E，根據預充電信號DLPRE、致能信號MAENR、及鎖存控制信號MALTR的控制信號，而控制輸出DM_E、DMB_E。主放大器MA的基本動作與冗餘用主放大器MARED相同。

當缺陷元件的列位址與冗餘元件的列位址不一致時，MATCH成為L，所以邏輯電路178的NOR柵極成為主動，鎖存電路保留與核心資料DL_E、DLB_E對應的資料，且將該資料反轉所得的資料從IOBUS_0輸出。該IOBUS_RED連接於ECC電路180。另一方面，當兩列位址一致時，MATCH成為H，從而兩個電晶體斷開，IOBUS_RED成為高阻抗狀態，而未對ECC電路180輸出核心資料。如此一來，當缺陷元件的列位址與冗餘元件的列位址不一致時(MATCH=H，MATCHB=L)，邏輯電路178響應鎖存控制信號MALTR而將核心資料輸出至IOBUS_0。

此外，如圖7(B)、圖7(D)所示，經過錯誤訂正的資料藉由轉換電路172而被覆寫至快取暫存器CR-0、CR-1。在此情況下，從ECC電路180輸出的資料由主放大器MA被寫入至快取暫存器CR-0、CR-1。

所述實施例中表示了進行讀取動作的示例，而在對資料進行編程的情況下，由I/O緩衝器110接收的寫入資料是由轉換電路172分離為冗餘資料及核心資料，並分別傳輸至快取暫存器CR-0、CR-1、CR-R。

已對本發明的較佳實施方式詳細地進行了敍述，但本發明並不限定於特定的實施方式，可在本發明的主旨的範圍內進行各種變形、變更。

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