KR20110001571A - 불휘발성 메모리 장치의 동작 방법 및 이를 구현하는 불휘발성 메모리 장치 - Google Patents

불휘발성 메모리 장치의 동작 방법 및 이를 구현하는 불휘발성 메모리 장치 Download PDF

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Abstract

본 발명은 외부로부터 입력되는 데이터를 저장하기 위한 제1메인 셀 및 제2메인 셀과, 상기 제1메인 셀 및 상기 제2메인 셀에 저장된 데이터를 ECC 처리하기 위해 필요한 데이터를 저장하기 위한 제1스페어 셀 및 상기 제1메인 셀 및 상기 제2메인 셀에 저장된 데이터를 ECC 처리하기 위해 필요한 데이터를 저장하기 위한 제2스페어 셀을 포함하는 메모리 셀 어레이가 제공되는 단계, 상기 제1 스페어 셀에 저장된 데이터를 독출하는 단계, 상기 제2 메인 셀에 저장된 데이터 및 상기 제2 스페어 셀에 저장된 데이터를 독출하는 단계 및 상기 제1 스페어 셀에 저장된 데이터 및 상기 제2 스페어 셀에 저장된 데이터를 이용하여 상기 제2 메인 셀에 저장된 데이터를 ECC(Error Correction Code) 처리하는 단계를 포함한다. 이때, 상기 ECC 처리된 데이터를 출력하는 단계를 더 포함할 수 있다.
비트라인, 이븐, 오드, 스페어 셀, 메인 셀, 데이터, 어레이, ECC.

Description

불휘발성 메모리 장치의 동작 방법 및 이를 구현하는 불휘발성 메모리 장치 {Operating method of nonvolatile memory device, and nonvolatile memory device implementing the same}
본 발명은 불휘발성 메모리 장치에 관한 것으로서, 특히 불휘발성 메모리 장치에서 스페어 셀을 이용하여 오류를 수정할 수 있는 독출 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
도 1은 불휘발성 메모리 장치의 셀 어레이의 구조를 도시한 도면이다. 도 1을 참조하면, 메모리 셀 어레이는 다수의 메모리 셀 블록을 포함하나, 편의상 하나의 메모리 셀 블록이 도시되어 있다.
메모리 셀 어레이는 다수의 메모리 셀 블록을 포함하며, 메모리 셀 블록은 각각의 비트라인(BL)에 연결된 다수의 스트링들이 공통 소스라인(CSL)에 병렬로 연 결되어 구성된다. 스트링은 데이터가 저장되는 메모리 셀(MC0~MCn)들과, 비트라인과 메모리 셀 사이에 접속된 드레인 선택 트랜지스터(DST)와, 메모리 셀과 공통 소스라인(CSL) 사이에 접속된 소스 선택 트랜지스터(SST)를 포함하여 이루어진다. 드레인 선택 트랜지스터(DST)들의 게이트가 연결되어 드레인 선택 라인(DSL)이 되고, 소스 선택 트랜지스터(SST)들의 게이트가 연결되어 소스 선택 라인(SSL)이 되고, 메모리 셀들의 게이트가 연결되어 각각의 워드라인(W/L)이 된다. 도 1에서 보는 바와 같이, 각 워드라인을 페이지(Page)라고 한다. 또한, 이븐(Even) 비트라인(BLe)과 오드(Odd) 비트라인(BLo)이 교대로 셀 스트링들에 각각 연결되어 있다.
도 2는 불휘발성 메모리 장치의 메모리 셀 어레이 개념도이다. 도 2는 한 페이지에 해당하는 메인 셀과 스페어 셀을 도시한 개념도이다.
도 2를 참조하면, 이븐(Even) 비트라인에 연결된 메인 셀(10)이 n개, 스페어 셀(20)이 α개이고, 오드(Odd) 비트라인에 연결된 메인 셀(30)이 n개, 스페어 셀(40)이 α개이다. 따라서, 한 페이지 전체의 셀 갯수는 2n+2α개가 된다.
이처럼 종래에는 이븐 비트라인에 연결된 스페어 셀(20)과 오드 비트라인에 연결된 스페어 셀(40)의 갯수가 같다. 이는 프로그램시에 이븐 비트라인에 연결된 셀의 에러율과 오드 비트라인에 연결된 셀의 에러율이 동일할 경우를 가정한 것이나, 실제로는 이븐 비트라인에 연결된 셀의 에러율과 오드 비트라인에 연결된 셀의 에러율이 동일하지 않다. 가령, 이븐 비트라인에 연결된 셀을 먼저 프로그램하고, 그 다음 오드 비트라인에 연결된 셀을 프로그램하는 경우, 오드 비트라인에 연결된 셀의 프로그램 시에 발생하는 간섭(interference) 현상으로 인하여 이븐 비트라인 에 연결된 셀의 문턱전압(Vt)이 영향을 받게 된다. 이러한 경우, 이븐 비트라인에 연결된 셀에서의 에러율이 오드 비트라인에 연결된 셀에서의 에러율보다 높다.
이처럼, 이븐 비트라인 측의 에러율이 오드 비트라인 측의 에러율보다 높은 경우, ECC(Error Correction Code) 동작을 수행할 때 이븐 비트라인 측에 보다 많은 패리티 비트가 필요하다. 그러나, 도 2와 같이 이븐 비트라인에 연결된 스페어 셀(20)과 오드 비트라인 연결된 스페어 셀(40)의 갯수가 같은 경우, ECC에 필요한 패리티 비트가 스페어 셀(20, 40)에 저장되기 때문에, 이븐 비트라인 측의 ECC 동작시에는 스페어 셀(20)에 저장된 패리티 비트가 부족하게 되고, 오드 비트라인 측의 ECC 동작시에는 스페어 셀(40)에 저장된 패리티 비트가 남게 된다. 따라서, 도 2와 같은 종래 구조에서는 ECC 동작을 수행함에 있어서 비효율적으로 동작하게 되는 문제점이 있다. 또한, 이븐 비트라인 측의 에러율이 높은 경우, 이븐 비트라인에 연결된 스페어 셀의 용량을 증가시키고자 하면, 전체 셀 면적이 커지기 때문에 생산비용이 증가하는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, ECC 동작 수행시에 보다 효율적으로 스페어 셀을 사용하여 ECC 성능을 향상시킬 수 있는 불휘발성 메모리 장치 및 그 독출 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 외부로부터 입력되는 데이터를 저장하기 위한 제1메인 셀 및 제2메인 셀과, 상기 제1메인 셀 및 상기 제2메인 셀에 저장된 데이터를 ECC 처리하기 위해 필요한 데이터를 저장하기 위한 제1스페어 셀 및 상기 제1메인 셀 및 상기 제2메인 셀에 저장된 데이터를 ECC 처리하기 위해 필요한 데이터를 저장하기 위한 제2스페어 셀을 포함하는 메모리 셀 어레이가 제공되는 단계, 상기 제1 스페어 셀에 저장된 데이터를 독출하는 단계, 상기 제2 메인 셀에 저장된 데이터 및 상기 제2 스페어 셀에 저장된 데이터를 독출하는 단계 및 상기 제1 스페어 셀에 저장된 데이터 및 상기 제2 스페어 셀에 저장된 데이터를 이용하여 상기 제2 메인 셀에 저장된 데이터를 ECC(Error Correction Code) 처리하는 단계를 포함한다. 이때, 상기 ECC 처리된 데이터를 출력하는 단계를 더 포함할 수 있다.
상기 제1 스페어 셀에 저장된 데이터를 독출하는 단계는, 상기 제1 스페어 셀 중에서 상기 제2 메인 셀에 저장된 데이터의 ECC 처리에 필요한 데이터가 저장 되어 있는 셀의 데이터를 독출할 수 있다.
상기 제1 스페어 셀에 저장된 데이터 및 상기 제2 스페어 셀에 저장된 데이터는 상기 제2 메인 셀에 저장된 데이터의 ECC 처리를 위한 패리티 비트 데이터를 포함할 수 있다.
상기 제1 메인 셀은 이븐 메인 셀이고, 상기 제1 스페어 셀은 이븐 스페어 셀이고, 상기 제2 메인 셀은 오드 메인 셀이고, 상기 제2 스페어 셀은 오드 스페어 셀일 수 있다. 또는, 상기 제1 메인 셀은 오드 메인 셀이고, 상기 제1 스페어 셀은 오드 스페어 셀이고, 상기 제2 메인 셀은 이븐 메인 셀이고, 상기 제2 스페어 셀은 이븐 스페어 셀일 수 있다.
본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법은, 외부로부터 입력되는 데이터를 저장하기 위한 제1메인 셀 및 제2메인 셀과, 상기 제1메인 셀 및 상기 제2메인 셀에 저장된 데이터를 ECC 처리하기 위해 필요한 데이터를 저장하기 위한 제1스페어 셀 및 상기 제1메인 셀 및 상기 제2메인 셀에 저장된 데이터를 ECC 처리하기 위해 필요한 데이터를 저장하기 위한 제2스페어 셀을 포함하는 메모리 셀 어레이가 제공되는 단계, 상기 제1 메인 셀 데이터 및 상기 제1 스페어 셀 데이터가 입력되는 단계, 상기 제1 메인 셀 데이터를 상기 제1 메인 셀에 저장하고, 상기 제1 스페어 셀 데이터의 일부를 상기 제1 스페어 셀에 저장하는 단계,상기 제1 스페어 셀 데이터의 나머지를 상기 제2 스페어 셀들의 일부에 저장하는 단계를 포함할 수 있다.
상기 제1 스페어 셀 데이터는 상기 제1 메인 셀 데이터의 ECC 처리를 위한 패리비 비트 데이터를 포함할 수 있다.
상기 제1 메인 셀은 이븐 메인 셀이고, 상기 제1 스페어 셀은 이븐 스페어 셀이고, 상기 제2 메인 셀은 오드 메인 셀이고, 상기 제2 스페어 셀은 오드 스페어 셀일 수 있다. 또는, 상기 제1 메인 셀은 오드 메인 셀이고, 상기 제1 스페어 셀은 오드 스페어 셀이고, 상기 제2 메인 셀은 이븐 메인 셀이고, 상기 제2 스페어 셀은 이븐 스페어 셀일 수 있다.
본 발명의 일 실시예에 따른 불휘발성 메모리 장치는, 외부로부터 입력되는 데이터를 저장하기 위한 제1메인 셀 및 제2메인 셀과, 상기 제1메인 셀 및 상기 제2메인 셀에 저장된 데이터를 ECC 처리하기 위해 필요한 데이터를 저장하기 위한 제1스페어 셀 및 상기 제1메인 셀 및 상기 제2메인 셀에 저장된 데이터를 ECC 처리하기 위해 필요한 데이터를 저장하기 위한 제2스페어 셀을 포함하는 메모리 셀 어레이, 상기 제1메인 셀 및 상기 제1 스페어 셀과 연결되는 제1 비트라인과, 상기 제2메인 셀 및 상기 제2 스페어 셀과 연결되는 제2 비트라인에 연결된 페이지 버퍼부, 상기 스페어 셀들 중 제1 스페어 셀에 저장된 데이터를 임시로 저장하기 위한 임시 저장부 및 상기 페이지 버퍼부를 통해 출력되는 제2 스페어 셀의 데이터와 상기 임시 저장부에 저장된 데이터를 이용하여, 제2 메인 셀의 데이터에 발생된 에러 비트를 수정하기 위한 ECC(Error Correction Code) 처리를 수행하는 ECC 처리부를 포함한다.
상기 제1 스페어 셀에 저장된 데이터 및 상기 제2 스페어 셀에 저장된 데이터는 ECC 처리를 위한 패리티 비트 데이터를 포함할 수 있다.
상기 제1 메인 셀은 이븐 메인 셀이고, 상기 제1 스페어 셀은 이븐 스페어 셀이고, 상기 제2 메인 셀은 오드 메인 셀이고, 상기 제2 스페어 셀은 오드 스페어 셀일 수 있다. 또는, 상기 제1 메인 셀은 오드 메인 셀이고, 상기 제1 스페어 셀은 오드 스페어 셀이고, 상기 제2 메인 셀은 이븐 메인 셀이고, 상기 제2 스페어 셀은 이븐 스페어 셀일 수 있다.
본 발명에 의하면 불휘발성 메모리 장치에서 스페어 셀을 증가시키지 않고도 스페어 셀을 효율적으로 사용하여 ECC 성능을 향상시킬 수 있는 효과가 있다. 즉, 종래와 물리적인 구조는 동일하지만 스페어 셀을 효율적으로 사용함으로써 ECC 성능이 개선되는 효과가 있다. 따라서, 전체 셀 면적을 증가시키지 않고 ECC 성능을 개선하여 추가적인 비용 발생을 방지할 수 있는 장점이 있다.
이하, 첨부된 도면을 참조해서 본 발명의 실시예를 상세히 설명하면 다음과 같다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 3은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 내부구조를 보여주는 블록도이다.
불휘발성 메모리 장치는 메인 셀(102), 스페어 셀(104), 페이지 버퍼부(106), X-디코더(108), Y-디코더(110), 전압 발생부(112), 제어부(114), ECC 처리부(116), IO 버퍼부(118)를 포함한다.
제어부(114)는 불휘발성 메모리 장치의 전반적인 제어를 하며, IO 버퍼부(118)를 통해 송수신되는 신호에 따라 프로그램 명령, 소거 명령 또는 독출 명령 등을 발생시킨다.
전압 발생부(112)는 제어부(114)의 프로그램 명령, 소거 명령 또는 독출 명령에 응답하여 바이어스 전압들을 발생시키고, 이를 페이지 버퍼부(106), X-디코더(108) 등에 공급한다.
X-디코더(108)는 로우(Row) 어드레스 신호에 응답하여, 전압 발생부(112)로부터 공급받은 바이어스 전압들을 메모리 셀 어레이의 블록들 중 하나에 공급한다.
Y-디코더(110)는 컬럼(Column) 어드레스 신호에 응답하여, 페이지 버퍼부(106)에 데이터 신호를 공급한다.
페이지 버퍼부(106)는 IO 버퍼부(118) 및 Y-디코더(110)를 통하여 수신되는 데이터 신호를 저장하여 메모리 셀 어레이의 블록들에 의해 공유되는 비트 라인들에 출력하는 복수의 페이지 버퍼들을 포함한다. 또한 각 페이지 버퍼들은 독출 동작에 따라 메모리 셀 어레이로부터 독출한 데이터를 저장하였다가 Y-디코더(110), IO 버퍼부(118)를 통해 외부로 출력시킨다. 본 발명에서 페이지 버퍼부(106)의 각 페이지 버퍼는 메모리 셀 어레이의 이븐(even) 비트라인 및 오드(odd) 비트라인에 각각 연결되어 있다.
ECC 처리부(116)는 스페어 셀의 패리티 비트 데이터를 이용하여 메인 셀에 저장된 데이터의 오류를 정정하기 위한 ECC(Error Correction Code) 동작을 수행한다. 도 3의 실시예에서 ECC 처리부(116)는 별개의 구성요소로서 구현되었으나, 실시예에 따라서는 ECC 처리부(116)를 생략하고 제어부(114)에서 ECC 처리부(116)의 기능을 수행하도록 하는 것도 가능하다.
임시저장부(150)는 스페어 셀(104)로부터 읽어들인 패리티 비트 데이터 중 일부 패리티 비트 데이터를 임시로 저장하는 역할을 한다. 본 발명의 일 실시예에서 임시저장부(150)는 래치로 구성될 수 있다.
도 3에서, 스페어 셀(104)에 저장된 패리티 비트 데이터와 임시 저장부(150)에 저장된 패리티 비트 데이터가 Y-디코더(110)를 거쳐 ECC 처리부(116)에 전달된다. ECC 처리부(116)에서는 스페어 셀(104)에 저장되어 있던 패리티 비트 데이터와 임시저장부(150)에 저장되어 있던 패리티 비트 데이터를 이용하여 ECC 동작을 수행한다.
도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 셀 어레이 구조를 도시한 도면이다.
도 5를 참조하면, 메모리 셀 어레이는 메인 셀 영역(102)과 스페어 셀 영역(104)을 포함한다.
본 발명에서 제어부(114)는 독출동작을 수행하여 페이지 버퍼부(106)로부터 메모리 셀 어레이의 데이터를 읽어들이되, 오드 스페어 셀(40)의 일부 데이터와 이븐 스페어 셀(20)로부터 읽어들인 데이터를 출력하도록 하거나, 또는 이븐 스페어 셀(20)의 일부 데이터와 오드 스페어 셀(40)로부터 읽어들인 데이터를 출력하도록 한다.
이때, ECC 처리부(116)는 제어부(114)에서 출력된 패리티 비트 데이터를 이용하여 메인 셀 영역(102)에서 읽어들인 데이터에 대해 ECC 처리를 수행하여 출력한다.
도 4는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 메모리 셀 어레이 개념도이다. 도 4는 이븐 비트라인에 연결된 셀들에 대하여 먼저 프로그램이 진행되는 경우의 실시예이다.
도 4를 참조하면, 제어부(114)는 독출동작을 수행하여 페이지 버퍼부(106)로부터 메모리 셀 어레이의 데이터를 읽어들이고, 오드 스페어 셀(40)의 일부로부터 읽어들인 패리티 비트 데이터(β)와 이븐 스페어 셀(20)로부터 읽어들인 패리티 비트 데이터를 함께 출력한다. 본 발명의 다른 실시예에서 도 4와는 반대로, 제어부(114)는 이븐 스페어 셀(20)의 일부로부터 읽어들인 패리티 비트 데이터와 오드 스페어 셀(40)로부터 읽어들인 패리티 비트 데이터를 함께 출력할 수 있다.
도 4의 개념도를 도 2의 종래 개념도와 비교해 볼 때, 전체 페이지 크기는 2n+2α로서 물리적으로 동일하나, 결과적으로 오드 비트라인에 연결된 스페어 셀(40)은 일부 패리티 비트 데이터(β)만큼 크기가 감소하고, 이븐 비트라인에 연결된 스페어 셀(40)은 일부 패리티 비트 데이터(β)만큼 크기가 증가하는 효과가 있다.
도 4에서 오드 비트라인에 연결된 스페어 셀(20)로부터 읽어들인 패리티 비트 데이터 중 일부 패리티 비트 데이터(β)를 임시로 저장하기 위한 임시저장부(150)를 더 포함할 수 있다. 이때, 임시저장부(150)는 래치로 구성될 수 있다.
도 4와 같이 이븐 비트라인에 연결된 셀들에 대하여 먼저 프로그램되는 실시예는 일 실시예에 불과하며 다른 실시예도 가능하다. 예를 들어, 프로그램 동작시에 오드 비트라인에 연결된 셀들에 대하여 먼저 프로그램이 진행되는 경우, 제어부(114)는 독출동작 시에 이븐 스페어 셀의 일부로부터 읽어들인 패리티 비트 데이터와 오드 스페어 셀로부터 읽어들인 패리티 비트 데이터를 함께 출력하도록 할 수 있다.
도 6은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 블록도이다.
도 6을 참조하면, 메인 셀 스트링(601, 603, 605, 607)과 스페어 셀 스트링(701, 703, 705, 707)이 도시되어 있다. 메인 셀 스트링은 이븐 메인 셀 스트링(601, 605)과 오드 메인 셀 스트링(603, 607)을 포함하고, 스페어 셀 스트링은 이븐 스페어 셀 스트링(701, 705)과 오드 스페어 셀 스트링(703, 707)을 포함한다. 페이지 버퍼(810, 820, 830, 840)는 이븐 비트라인과 오드 비트라인을 통해 셀 스트링에 연결되어 있다.
독출동작시, 이븐 메인 셀 스트링(601, 605)과 이븐 스페어 셀 스트링(701, 705)의 데이터를 읽어들인다. 그리고, 오드 스페어 셀 스트링(703, 707) 중에서 이븐 메인 셀의 스페어 데이터를 저장하고 있는 오드 스페어 셀 스트링(703)을 읽어들여서 임시 저장부(150)에 저장한다. 이렇게 읽어들인 데이터가 Y-디코더(110)를 통해 출력된다. Y-디코더(110)를 통해 출력되는 데이터 구조의 예가 도 8에 도시되어 있다.
도 8을 참조하면, Y-디코더(110)를 통해 이븐 메인 셀 데이터(a), 이븐 스페어 셀 데이터(b), 오드 스페어 셀 데이터(c)가 출력된다. ECC 처리부(116)는 이븐 스페어 셀 데이터(b)와 오드 스페어 셀 데이터(c)를 이용하여 이븐 메인 셀 데이터(a)에 대한 ECC 처리를 한다.
도 7은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 블록도이다.
도 7이 실시예가 도 6의 실시예와 다른 점은 이븐 스페어 셀(701)과 오드 스페어 셀(703)에 각각 다른 페이지 버퍼(832, 834)가 연결되어 있으며, 임시 저장부(150)가 제거된 구조라는 점이다. 도 7을 참조하면, 오드 스페어 셀(703)로부터 읽어들인 데이터는 페이지 버퍼(834)를 거쳐 Y-디코더(110)를 통해 출력된다.
도 7을 참조하면, 불휘발성 메모리 장치는 메인 메모리 셀에 연결된 페이지 버퍼(810, 820)와, 이븐 스페어 셀에 연결된 페이지 버퍼(832)와, 오드 스페어 셀에 연결된 페이지 버퍼(834)와, 이븐 스페어 셀과 오드 스페어 셀에 모두 연결된 페이지 버퍼(840)를 포함한다. 이처럼, 도 7에서는 오드 스페어 셀에 별도로 연결된 페이지 버퍼(834)가 구비되므로, 임시저장부가 사용되지 않고 본 발명을 구현할 수 있다.
도 9는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 흐름도이다. 도 9는 불휘발성 메모리 장치의 동작 중에서 독출 동작(read)에 대한 것이다.
오드(Odd) 스페어 셀(40)에 저장된 데이터를 독출한다(S901). 이때 오드 스페어 셀(40) 중에서 이븐 메인 셀(10)의 ECC 처리에 필요한 데이터가 저장되어 있는 셀의 데이터를 독출한다.
이븐(Even) 메인 셀(10) 및 이븐 스페어 셀(20)의 데이터를 독출한다(S903).
이븐 스페어 셀 데이터와 오드 스페어 셀 데이터를 이용하여 이븐 메인 셀 데이터에 대한 ECC(Error Correction Code) 처리를 한다(S905). 본 발명의 일 실시예에서 오드 스페어 셀(40) 및 이븐 스페어 셀(20)의 데이터는 이븐 메인 셀 데이터의 ECC 처리를 위한 패리티 비트 데이터를 포함할 수 있다.
ECC 처리된 데이터를 출력한다(S907).
도 10은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 흐름도이다. 도 10은 불휘발성 메모리 장치의 동작 중에서 독출 동작(read)에 대한 것이다.
이븐 스페어 셀(20)에 저장된 데이터를 독출한다(S1001). 이때 이븐 스페어 셀(20) 중에서 오드 메인 셀(30)의 ECC 처리에 필요한 데이터가 저장되어 있는 셀 의 데이터를 독출하게 된다.
오드 메인 셀(30) 및 오드 스페어 셀(40)의 데이터를 읽어들인다(S1003).
오드 스페어 셀 데이터와 이븐 스페어 셀 데이터를 이용하여 오드 메인 셀 데이터에 대한 ECC(Error Correction Code) 처리를 한다(S1005). 본 발명의 일 실시예에서 이븐 스페어 셀(20) 및 오드 스페어 셀(40)의 데이터는 이븐 메인 셀 데이터의 ECC 처리를 위한 패리티 비트 데이터를 포함할 수 있다.
ECC 처리된 데이터를 출력한다(S1007).
도 11은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 흐름도이다. 도 11은 불휘발성 메모리 장치의 동작 중에서 프로그램 동작에 대한 것이다.
이븐 메인 셀 데이터 및 이븐 스페어 셀 데이터가 입력된다(S1101). 이때, 이븐 스페어 셀 데이터는 이븐 메인 셀 데이터의 ECC 처리를 위한 패리티 비트 데이터를 포함할 수 있다.
이븐 메인 셀 데이터를 이븐 메인 셀(10)에 저장하고(S1103), 이븐 스페어 셀 데이터의 일부를 이븐 스페어 셀(20)에 저장한다(S1105).
이븐 스페어 셀 데이터의 나머지를 오드 스페어 셀(40)의 일부에 저장한다(S1107).
도 12는 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 흐름도이다. 도 12는 불휘발성 메모리 장치의 동작 중에서 프로그램 동작에 대한 것이다.
오드 메인 셀 데이터 및 오드 스페어 셀 데이터가 입력된다(S1201). 이때, 오드 스페어 셀 데이터는 오드 메인 셀 데이터의 ECC 처리를 위한 패리티 비트 데이터를 포함할 수 있다.
오드 메인 셀 데이터를 오드 메인 셀(30)에 저장하고(S1203), 오드 스페어 셀 데이터의 일부를 오드 스페어 셀(40)에 저장한다(S1205).
오드 스페어 셀 데이터의 나머지를 이븐 스페어 셀(20)의 일부에 저장한다(S1207).
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
도 1은 불휘발성 메모리 장치의 셀 어레이의 구조를 도시한 도면이다.
도 2는 불휘발성 메모리 장치의 메모리 셀 어레이 개념도이다.
도 3은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 내부구조를 보여주는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 메모리 셀 어레이 개념도이다.
도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 셀 어레이 구조를 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 블록도이다.
도 7은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 블록도이다.
도 8은 본 발명의 일 실시예에 따른 데이터 구조를 도시한 도면이다.
도 9 내지 도 12는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 흐름도이다.
*도면의 주요 부분에 대한 부호의 설명*
102 메인 셀 104 스페어 셀
106 페이지 버퍼부 108 X-디코더
110 Y-디코더 112 전압발생부
114 제어부 116 ECC 처리부
118 IO 버퍼부 150 임시 저장부
601~607 메인 셀 스트링 701~707 스페어 셀 스트링
810~840 페이지 버퍼

Claims (14)

  1. 외부로부터 입력되는 데이터를 저장하기 위한 제1메인 셀 및 제2메인 셀과, 상기 제1메인 셀 및 상기 제2메인 셀에 저장된 데이터를 ECC 처리하기 위해 필요한 데이터를 저장하기 위한 제1스페어 셀 및 상기 제1메인 셀 및 상기 제2메인 셀에 저장된 데이터를 ECC 처리하기 위해 필요한 데이터를 저장하기 위한 제2스페어 셀을 포함하는 메모리 셀 어레이가 제공되는 단계;
    상기 제1 스페어 셀에 저장된 데이터를 독출하는 단계;
    상기 제2 메인 셀에 저장된 데이터 및 상기 제2 스페어 셀에 저장된 데이터를 독출하는 단계; 및
    상기 제1 스페어 셀에 저장된 데이터 및 상기 제2 스페어 셀에 저장된 데이터를 이용하여 상기 제2 메인 셀에 저장된 데이터를 ECC(Error Correction Code) 처리하는 단계
    를 포함하는 불휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 ECC 처리된 데이터를 출력하는 단계를 더 포함하는 불휘발성 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 제1 스페어 셀에 저장된 데이터를 독출하는 단계는, 상기 제1 스페어 셀 중에서 상기 제2 메인 셀에 저장된 데이터의 ECC 처리에 필요한 데이터가 저장되어 있는 셀의 데이터를 독출하는 불휘발성 메모리 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 제1 스페어 셀에 저장된 데이터 및 상기 제2 스페어 셀에 저장된 데이터는 상기 제2 메인 셀에 저장된 데이터의 ECC 처리를 위한 패리티 비트(parity bit) 데이터를 포함하는 불휘발성 메모리 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 제1 메인 셀은 이븐(even) 메인 셀이고, 상기 제1 스페어 셀은 이븐 스페어 셀이고, 상기 제2 메인 셀은 오드(odd) 메인 셀이고, 상기 제2 스페어 셀은 오드 스페어 셀인 불휘발성 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 제1 메인 셀은 오드 메인 셀이고, 상기 제1 스페어 셀은 오드 스페어 셀이고, 상기 제2 메인 셀은 이븐 메인 셀이고, 상기 제2 스페어 셀은 이븐 스페어 셀인 불휘발성 메모리 장치의 동작 방법.
  7. 외부로부터 입력되는 데이터를 저장하기 위한 제1메인 셀 및 제2메인 셀과, 상기 제1메인 셀 및 상기 제2메인 셀에 저장된 데이터를 ECC 처리하기 위해 필요한 데이터를 저장하기 위한 제1스페어 셀 및 상기 제1메인 셀 및 상기 제2메인 셀에 저장된 데이터를 ECC 처리하기 위해 필요한 데이터를 저장하기 위한 제2스페어 셀을 포함하는 메모리 셀 어레이가 제공되는 단계;
    상기 제1 메인 셀 데이터 및 상기 제1 스페어 셀 데이터가 입력되는 단계;
    상기 제1 메인 셀 데이터를 상기 제1 메인 셀에 저장하고, 상기 제1 스페어 셀 데이터의 일부를 상기 제1 스페어 셀에 저장하는 단계;
    상기 제1 스페어 셀 데이터의 나머지를 상기 제2 스페어 셀들의 일부에 저장하는 단계
    를 포함하는 불휘발성 메모리 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 제1 스페어 셀 데이터는 상기 제1 메인 셀 데이터의 ECC 처리를 위한 패리비 비트 데이터를 포함하는 불휘발성 메모리 장치의 동작 방법.
  9. 제7항에 있어서,
    상기 제1 메인 셀은 이븐 메인 셀이고, 상기 제1 스페어 셀은 이븐 스페어 셀이고, 상기 제2 메인 셀은 오드 메인 셀이고, 상기 제2 스페어 셀은 오드 스페어 셀인 불휘발성 메모리 장치의 동작 방법.
  10. 제7항에 있어서,
    상기 제1 메인 셀은 오드 메인 셀이고, 상기 제1 스페어 셀은 오드 스페어 셀이고, 상기 제2 메인 셀은 이븐 메인 셀이고, 상기 제2 스페어 셀은 이븐 스페어 셀인 불휘발성 메모리 장치의 동작 방법.
  11. 외부로부터 입력되는 데이터를 저장하기 위한 제1메인 셀 및 제2메인 셀과, 상기 제1메인 셀 및 상기 제2메인 셀에 저장된 데이터를 ECC 처리하기 위해 필요한 데이터를 저장하기 위한 제1스페어 셀 및 상기 제1메인 셀 및 상기 제2메인 셀에 저장된 데이터를 ECC 처리하기 위해 필요한 데이터를 저장하기 위한 제2스페어 셀을 포함하는 메모리 셀 어레이;
    상기 제1메인 셀 및 상기 제1 스페어 셀과 연결되는 제1 비트라인과, 상기 제2메인 셀 및 상기 제2 스페어 셀과 연결되는 제2 비트라인에 연결된 페이지 버퍼부;
    상기 스페어 셀들 중 제1 스페어 셀에 저장된 데이터를 임시로 저장하기 위한 임시 저장부; 및
    상기 페이지 버퍼부를 통해 출력되는 제2 스페어 셀의 데이터와 상기 임시 저장부에 저장된 데이터를 이용하여, 제2 메인 셀의 데이터에 발생된 에러 비트를 수정하기 위한 ECC(Error Correction Code) 처리를 수행하는 ECC 처리부
    를 포함하는 불휘발성 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 스페어 셀에 저장된 데이터 및 상기 제2 스페어 셀에 저장된 데이터는 ECC 처리를 위한 패리티 비트 데이터를 포함하는 불휘발성 메모리 장치.
  13. 제11항에 있어서,
    상기 제1 메인 셀은 이븐 메인 셀이고, 상기 제1 스페어 셀은 이븐 스페어 셀이고, 상기 제2 메인 셀은 오드 메인 셀이고, 상기 제2 스페어 셀은 오드 스페어 셀인 불휘발성 메모리 장치.
  14. 제11항에 있어서,
    상기 제1 메인 셀은 오드 메인 셀이고, 상기 제1 스페어 셀은 오드 스페어 셀이고, 상기 제2 메인 셀은 이븐 메인 셀이고, 상기 제2 스페어 셀은 이븐 스페어 셀인 불휘발성 메모리 장치.
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