KR20100095721A - 불휘발성 메모리 장치의 동작 방법 및 이를 구현하는 불휘발성 메모리 장치 - Google Patents

불휘발성 메모리 장치의 동작 방법 및 이를 구현하는 불휘발성 메모리 장치 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치의 동작 방법 및 이를 구현하는 불휘발성 메모리 장치에 관한 것으로서, 본 발명은 플레인 내에 포함된 메모리 블록들이 다수의 그룹으로 나누어진 불휘발성 메모리 장치의 동작 방법에 있어서, 어드레스 신호, 데이터가 입력되는 단계 및 상기 어드레스 신호에 따라 상기 다수의 그룹에서 각각 선택된 메모리 블록의 각 페이지에 상기 데이터를 저장하기 위한 프로그램 동작을 실시하는 단계를 포함한다.
플래시, 메모리, 블록, 페이지 버퍼, 플레인.

Description

불휘발성 메모리 장치의 동작 방법 및 이를 구현하는 불휘발성 메모리 장치 {Operating method of nonvolatile memory device, and nonvolatile memory device implementing the same}
본 발명은 불휘발성 메모리 장치의 동작 방법 및 이를 구현하는 불휘발성 메모리 장치에 관한 것으로서, 특히 동작 효율을 향상시킬 수 있는 불휘발성 메모리 장치의 동작 방법 및 이를 구현하는 불휘발성 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 불휘발성 메모리 장치(non-volatile memory device)로 구분할 수 있다. 불휘발성 메모리 장치는 전기적으로 소거 및 프로그램이 가능한 EEPROM(Electrically Erasable and Programmable ROM)을 포함한다.
일반적인 EEPROM의 동작은 데이터를 메모리 셀에 기입(write)하는 프로그램 모드와, 저장된 데이터를 판독하는 독출모드와, 저장된 데이터를 삭제하는 소거모 드로 구분된다.
플래시 메모리 장치는 EEPROM에 속하고, 소거 동작이 블록 또는 섹터 단위로 동시에 수행되는 특징을 갖는다. 플래시 메모리 장치는 메모리 셀 어레이의 구조에 따라, 비트라인과 접지 사이에 셀 트랜지스터들이 직렬로 배치된 낸드(NAND)형 플래시 메모리 장치와 병렬로 배치된 노어(NOR)형 플래시 메모리 장치로 구분된다. 노어(NOR)형 플래시 메모리 장치와 비교할 때, 낸드(NAND)형 플래시 메모리 장치는 독출 동작 및 프로그램 동작시 바이트 단위의 접근이 불가능한 단점이 있으나, 프로그램 및 소거 속도가 빠른 장점이 있다.
도 1은 불휘발성 메모리 장치의 셀 어레이의 구조를 도시한 도면이다.
도 1을 참조하면, 메모리 셀 어레이는 다수의 메모리 셀 블록을 포함하나, 편의상 하나의 메모리 셀 블록이 도시되어 있다.
메모리 셀 어레이는 다수의 메모리 셀 블록을 포함하며, 메모리 셀 블록은 각각의 비트라인(B/L)에 연결된 다수의 스트링들이 공통 소스라인(CSL)에 병렬로 연결되어 구성된다. 스트링은 데이터가 저장되는 메모리 셀(MC0~MCn)들과, 비트라인과 메모리 셀 사이에 접속된 드레인 선택 트랜지스터(DST)와, 메모리 셀과 공통 소스라인(CSL) 사이에 접속된 소스 선택 트랜지스터(SST)를 포함하여 이루어진다.
드레인 선택 라인(DSL)은 드레인 선택 트랜지스터(DST)들의 게이트 입력에 연결되고, 소스 선택 라인(SSL)은 소스 선택 트랜지스터(SST)들의 게이트 입력에 연결되고, 워드 라인(W/L)은 메모리 셀들의 게이트 입력에 연결된다. 도 1에서 보는 바와 같이, 각 워드라인을 페이지(Page)라고 한다.
일반적으로 불휘발성 메모리 장치는 하나 이상의 플레인으로 구성된다.
도 2는 종래 불휘발성 메모리 장치의 구성을 도시한 블록도이다. 도 2에서는 두 개의 플레인(31, 32)이 구비되어 있다. 도 2를 참조하면, 하나의 플레인(31)에 다수의 메모리 블록이 구비되어 있다. 도 2에서는 플레인(31)에 2048개의 메모리 블록이 배열되어 있다.
도 2에서 제어부(10)에서 출력되는 제어신호에 따라 전압발생부(20)에서 불휘발성 메모리 장치의 동작에 필요한 바이어스 전압이 생성된다. 전압발생부(20)에서 생성된 바이어스 전압은 블록디코더부(51, 52)를 통해 각 플레인(31, 32)의 메모리 블록에 공급된다.
도 2에서 제어부(10)는 전압발생부(20)와 페이지 버퍼부(41, 42)를 제어하여불휘발성 메모리 장치의 프로그램 동작 또는 독출 동작을 수행한다. 이때, 종래 불휘발성 메모리 장치에서 프로그램 동작 또는 독출 동작은 한 플레인당 하나의 페이지 단위로 수행된다. 예를 들어, 도 2에서 한 플레인(31)에서 하나의 메모리 블록(B1)이 선택되고, 이 메모리 블록(B1) 중에서 하나의 페이지(P1)에 프로그램 또는 독출 동작이 수행된다.
이처럼 종래 불휘발성 메모리 장치는 한 플레인에서 하나의 페이지 단위로 프로그램(program) 또는 독출(read) 동작이 수행되는 구조이다. 도 2에서 하나의 페이지 버퍼부가 4K 바이트(Byte)의 어레이를 갖는다고 하면, 종래 불휘발성 메모리 장치는 한 번에 4K 바이트를 프로그램 또는 독출할 수 있다. 그리고, 도 2에서 두 개의 플레인(31, 32)에서 동작이 수행된다고 가정하면, 하나의 페이지 버퍼부가 4K 바이트의 어레이 용량일 때, 종래 불휘발성 메모리 장치는 한 번에 8K 바이트를 프로그램 또는 독출할 수 있다.
이러한 종래 불휘발성 메모리 장치 구조에서 프로그램 및 독출 동작의 효율을 향상시키기 위해서 여러가지 방안이 시도되었다. 예를 들어, 페이지 크기를 크게 한다거나, 두 개 이상의 플레인을 동시에 구동시키는 방법 등이 사용되었다. 그러나, 이러한 방법들을 구현하기 위해서는 불가피하게 칩 크기가 커져야 되므로, 한정된 크기의 칩 크기 내에서 구현하기에는 어려움이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 한정된 칩 크기에서 프로그램 및 독출 동작 효율을 향상시킬 수 있는 불휘발성 메모리 장치의 동작 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 플레인 내에 포함된 메모리 블록들이 다수의 그룹으로 나누어진 불휘발성 메모리 장치의 동작 방법에 있어서, 어드레스 신호, 데이터가 입력되는 단계 및 상기 어드레스 신호에 따라 상기 다수의 그룹에서 각각 선택된 메모리 블록의 각 페이지에 상기 데이터를 저장하기 위한 프로그램 동작을 실시하는 단계를 포함한다.
상기 플레인은 메모리 블록들이 제1메모리 블록 그룹과 제2메모리 블록 그룹으로 구분되어 나누어지며, 상기 어드레스 신호, 데이터가 입력되는 단계는 어드레스 신호, 제1데이터 및 제2데이터가 입력되는 것을 포함하고, 상기 프로그램 동작을 실시하는 단계는 상기 어드레스 신호에 따라 제1메모리 블록 그룹 및 제2메모리 블록 그룹에서 각각 선택된 제1메모리 블록의 제1페이지와 제2메모리 블록의 제2페이지에 상기 제1데이터 및 제2데이터를 각각 저장하기 위한 프로그램 동작을 실시한다.
상기 플레인은 다수의 메모리 블록들이 비트라인 방향으로 순차적으로 배열 되어 있으며, 상반부의 메모리 블록들을 포함하는 제1메모리 블록 그룹과 하반부의 메모리 블록들을 포함하는 제2메모리 블록 그룹을 포함할 수 있다.
본 발명의 다른 실시예에서 플레인 내에 포함된 메모리 블록들이 다수의 그룹으로 나누어진 불휘발성 메모리 장치의 동작 방법에 있어서, 어드레스 신호가 입력되는 단계 및 상기 어드레스 신호에 따라 상기 다수의 그룹에서 각각 선택된 메모리 블록의 각 페이지 단위로 독출 동작을 실시하는 단계를 포함한다.
상기 플레인은 메모리 블록들이 제1메모리 블록 그룹과 제2메모리 블록 그룹으로 구분되어 나누어지며, 상기 독출 동작을 실시하는 단계는 상기 어드레스 신호에 따라 제1메모리 블록 그룹 및 제2메모리 블록 그룹에서 각각 선택된 제1메모리 블록의 제1페이지와 제2메모리 블록의 제2페이지에 대하여 독출 동작을 실시한다.
상기 플레인은 다수의 메모리 블록들이 비트라인 방향으로 순차적으로 배열되어 있으며, 상반부의 메모리 블록들을 포함하는 제1메모리 블록 그룹과 하반부의 메모리 블록들을 포함하는 제2메모리 블록 그룹을 포함할 수 있다.
본 발명의 일 실시예에 따른 불휘발성 메모리 장치는 메모리 블록들이 다수의 그룹으로 나누어진 플레인, 상기 그룹에 각각 대응되어 그룹에 속한 메모리 블록들 중에서 선택된 하나의 메모리 블록에 동작전압을 전달하는 블록디코더부 및 상기 그룹에 각각 대응되는 페이지버퍼부를 포함한다.
상기 플레인은 다수의 메모리 블록들이 비트라인 방향으로 순차적으로 배열되어 있으며, 상반부의 메모리 블록들을 포함하는 제1메모리 블록 그룹과 하반부의 메모리 블록들을 포함하는 제2메모리 블록 그룹을 포함할 수 있다.
상기 블록 디코더부는 상기 제1메모리 블록 그룹에 속한 메모리 블록들 중에서 선택된 하나의 메모리 블록에 동작전압을 전달하는 제1블록 디코더부와, 상기 제2메모리 블록 그룹에 속한 메모리 블록들 중에서 선택된 하나의 메모리 블록에 동작전압을 전달하는 제2블록 디코더부를 포함할 수 있다.
상기 제1블록 디코더부는 상기 제1메모리 블록 그룹의 측면에 위치하고, 상기 제2블록 디코더부는 상기 제2메모리 블록 그룹의 측면에 위치할 수 있다. 이때, 상기 제1블록 디코더부와 상기 제2블록 디코더부는 인접하여 위치할 수 있다.
상기 페이지 버퍼부는 상기 제1메모리 블록 그룹에 대응되는 제1페이지 버퍼부와, 상기 제2메모리 블록 그룹에 대응되는 제2페이지 버퍼부를 포함할 수 있다. 이때, 상기 제1페이지 버퍼부는 상기 제1메모리 블록 그룹의 상단에 위치하고, 상기 제2페이지 버퍼부는 상기 제2메모리 블록 그룹의 하단에 위치할 수 있다.
본 발명에 의하면 불휘발성 메모리 장치에서 하나의 플레인에 2개의 워드라인이 동시에 구동되도록 함으로써 프로그램 동작 또는 독출 동작 효율을 향상시키는 효과가 있다.
이하, 첨부된 도면을 참조해서 본 발명의 실시예를 상세히 설명하면 다음과 같다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 3은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 구성을 도시한 블록도이다. 도 3에서 불휘발성 메모리 장치는 제1플레인(310)과 제2플레인(330)을 포함하고 있다. 제1플레인(310)은 제1메모리 블록 그룹(310a)과 제2메모리 블록 그룹(310b)를 포함하고, 제2플레인(330)은 제3메모리 블록 그룹(330a)과 제4메모리 블록 그룹(330b)를 포함한다.
도 3을 참조하면, 본 발명의 불휘발성 메모리 장치에서 제1플레인(310)은 제1메모리 블록 그룹(310a)과 제2메모리 블록 그룹(310b)을 포함한다. 도 3에서 제1메모리 블록 그룹(310a)은 0번 메모리 블록부터 1023번 메모리 블록까지 총 1024개의 메모리 블록을 포함하고, 제2메모리 블록 그룹(310b)은 0번 메모리 블록부터 1023번 메모리 블록까지 총 1024개의 메모리 블록을 포함하고 있다. 따라서, 제1플레인(310)에는 2048개의 메모리 블록이 구비되어 있다.
도 3에서 제1플레인(310)에는 다수의 메모리 블록이 비트라인 방향으로 순차적으로 배열되어 있으며, 이 메모리 블록들 중에서 전반부의 메모리 블록들을 포함하여 이루어지는 제1메모리 블록 그룹(310a)과, 후반부의 메모리 블록들을 포함하여 이루어지는 제2메모리 블록 그룹(310b)을 포함하여 이루어진다.
도 3을 참조하면, 제어부(100)는 전압발생부(200)를 제어하여 전압발생 부(200)에서 프로그램 또는 독출 동작 등에 필요한 바이어스 전압이 생성되도록 한다. 또한, 제어부(100)는 전압발생부(200)와 제1페이지 버퍼부(410), 제2페이지 버퍼부(420), 제3페이지 버퍼부(430), 제4페이지 버퍼부(440)를 제어하여 프로그램 또는 독출 동작이 수행되도록 한다.
본 발명에서 불휘발성 메모리 장치는 제1메모리 블록 그룹(310a)과 제2메모리 블록 그룹(310b)을 포함하는 제1플레인(310)과, 제3메모리 블록 그룹(330a)과 제4메모리 블록 그룹(330b)을 포함하는 제2플레인(330)을 포함한다.
제1페이지 버퍼부(410)는 비트라인을 통해 제1메모리 블록 그룹(310a)에 전기적으로 연결되고, 제2페이지 버퍼부(420)는 비트라인을 통해 제2메모리 블록 그룹(310b)에 전기적으로 연결되고, 제3페이지 버퍼부(430)는 비트라인을 통해 제3메모리 블록 그룹(330a)에 전기적으로 연결되고, 제4페이지 버퍼부(440)는 비트라인을 통해 제4메모리 블록 그룹(330b)에 전기적으로 연결된다.
본 발명에서 블록 디코더부는 각각의 메모리 블록 그룹에 대응되어 메모리 블록 그룹에 속한 메모리 블록들 중에서 선택된 하나의 메모리 블록에 동작전압을 전달하는 역할을 한다. 도 3에서 제1블록 디코더부(510)는 제1메모리 블록 그룹(310a)에 대응되고, 제2블록 디코더부(520)는 제2메모리 블록 그룹(310b)에 대응되고, 제3블록 디코더부(530)는 제3메모리 블록 그룹(330a)에 대응되고, 제4블록 디코더부(540)는 제4메모리 블록 그룹(330b)에 대응된다.
제1페이지 버퍼부(410)는 제1메모리 블록 그룹(310a)의 상단에 위치하고, 제2페이지 버퍼부(420)는 제2메모리 블록 그룹(310b)의 하단에 위치한다. 마찬가지 로, 제3페이지 버퍼부(430)는 제3메모리 블록 그룹(330a)의 상단에 위치하고, 제4페이지 버퍼부(440)는 제4메모리 블록 그룹(330b)의 하단에 위치한다.
제1블록 디코더부(510)는 제1메모리 블록 그룹(310a)에 대응되어 제1메모리 블록 그룹(310a)에 속한 메모리 블록들 중에서 선택된 하나의 메모리 블록에 동작전압을 전달하는 역할을 한다. 도 3에서 제1블록 디코더부(510)가 선택된 메모리 블록(B10)에 동작전압을 전달하는 모습이 도시되어 있다.
제2블록 디코더부(520)는 제2메모리 블록 그룹(310b)에 대응되어 제2메모리 블록 그룹(310b)에 속한 메모리 블록들 중에서 선택된 하나의 메모리 블록에 동작전압을 전달하는 역할을 한다. 도 3에서 제2블록 디코더부(520)가 선택된 메모리 블록(B20)에 동작전압을 전달하는 모습이 도시되어 있다.
제3블록 디코더부(530)는 제3메모리 블록 그룹(330a)에 대응되어 제3메모리 블록 그룹(330a)에 속한 메모리 블록들 중에서 선택된 하나의 메모리 블록에 동작전압을 전달하는 역할을 한다.
제4블록 디코더부(540)는 제4메모리 블록 그룹(330b)에 대응되어 제4메모리 블록 그룹(330b)에 속한 메모리 블록들 중에서 선택된 하나의 메모리 블록에 동작전압을 전달하는 역할을 한다.
도 3의 실시예에서는 제1메모리 블록 그룹(310a)과 제2메모리 블록 그룹(310b)을 포함하는 제1플레인(310)에서 동작이 수행되는 것을 설명하기 위한 도면이다. 본 발명의 다른 실시예에서 제3메모리 블록 그룹(330a)과 제4메모리 블록 그룹(330b)을 포함하는 제2플레인(330)에서 동작이 수행될 수 있고, 제1플레 인(310)과 제2플레인(330)에서 동시에 동작이 수행되는 실시예도 가능하다. 도 3에서는 설명의 편의상 하나의 플레인에서 이루어지는 동작을 설명하기로 한다.
도 3에서 제1블록 디코더부(510)가 선택된 메모리 블록(B10)과 선택된 페이지(P10)가 도시되어 있고, 제2블록 디코더부(520)가 선택된 메모리 블록(B20)과 선택된 페이지(P20)가 도시되어 있다. 이처럼, 본 발명에서는 한 플레인에서 두 개의 메모리 블록이 선택되고, 각각 선택된 메모리 블록에서 페이지 단위로 프로그램 또는 독출 동작이 수행되는 구조이다.
이러한 구조를 지닌 불휘발성 메모리 장치에서 동작이 수행되는 방법을 도면을 참조하여 설명하면 다음과 같다.
도 4는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 도시한 흐름도이다. 도 4는 도 3에서 도시된 불휘발성 메모리 장치에서 프로그램 동작이 수행되는 방법을 보여주는 흐름도이다.
어드레스 신호, 제1데이터 및 제2데이터가 입력된다(S410).
입력된 어드레스 신호에 따라 하나의 플레인에서 선택된 2개의 메모리 블록의 각 페이지에 대하여 데이터를 저장하기 위한 프로그램 동작을 실시한다(S420). 예를 들어, 도 3에서 제1메모리 블록 그룹(310a)에서 선택된 메모리 블록(B10)의 페이지(P10)에 제1데이터를 저장하고, 제2메모리 블록 그룹(310b)에서 선택된 메모리 블록(B20)의 페이지(P20)에 제2데이터를 저장하기 위한 프로그램 동작이 실시된다.
도 5는 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 도시한 흐름도이다. 도 5는 도 3에서 도시된 불휘발성 메모리 장치에서 독출 동작이 수행되는 방법을 보여주는 흐름도이다.
어드레스 신호가 입력된다(S510).
입력된 어드레스 신호에 따라 하나의 플레인에서 선택된 2개의 메모리 블록의 각 페이지 단위로 독출 동작을 실시한다(S520). 예를 들어, 도 4에서 제1메모리 블록 그룹(310a)에서 선택된 메모리 블록(B10)의 페이지(P10)와, 제2메모리 블록 그룹(310b)에서 선택된 메모리 블록(B20)의 페이지(P20)에 대하여 데이터를 읽어들이기 위한 독출 동작이 실시된다.
그리고, 제1데이터 및 제2데이터를 출력한다(S530).
이와 같이 본 발명에서는 프로그램/독출 동작 수행시에 하나의 플레인에서 두 개의 페이지가 동시에 선택되어 동작되므로, 종래 하나의 플레인에서 하나의 페이지가 선택되어 동작하는 것에 비해 약 2배정도로 동작 속도가 빨라진다.
또한, 다수의 플레인이 구비된 불휘발성 메모리 장치에서는 다수의 플레인 중에서 특정 플레인을 선택하기 위한 플레인 선택 신호가 필요한데, 본 발명에서는 플레인 선택 신호를 절반으로 줄이는 효과가 있다. 즉, 본 발명에서는 하나의 플레인에서 2개의 페이지가 동시에 동작함으로써, 2개의 플레인이 동시에 동작하는 것과 같은 효과가 있기 때문에 결과적으로 플레인 선택 신호를 절반으로 줄이는 것과 같은 효과가 있다.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
도 1은 불휘발성 메모리 장치의 셀 어레이의 구조를 도시한 도면이다.
도 2는 종래 불휘발성 메모리 장치의 구성을 도시한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 구성을 도시한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 도시한 흐름도이다.
도 5는 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 도시한 흐름도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 제어부 200 전압발생부
310 제1플레인 310a 제1메모리 블록 그룹
310b 제2메모리 블록 그룹 330 제2플레인
330a 제3메모리 블록 그룹 330b 제4메모리 블록 그룹
410 제1페이지 버퍼부 420 제2페이지 버퍼부
430 제3페이지 버퍼부 440 제4페이지 버퍼부
510 제1블록 디코더부 520 제2블록 디코더부
530 제3블록 디코더부 540 제4블록 디코더부

Claims (14)

  1. 플레인 내에 포함된 메모리 블록들이 다수의 그룹으로 나누어진 불휘발성 메모리 장치의 동작 방법에 있어서,
    어드레스 신호, 데이터가 입력되는 단계; 및
    상기 어드레스 신호에 따라 상기 다수의 그룹에서 각각 선택된 메모리 블록의 각 페이지에 상기 데이터를 저장하기 위한 프로그램 동작을 실시하는 단계
    를 포함하는 불휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 플레인은 메모리 블록들이 제1메모리 블록 그룹과 제2메모리 블록 그룹으로 구분되어 나누어지며,
    상기 어드레스 신호, 데이터가 입력되는 단계는 어드레스 신호, 제1데이터 및 제2데이터가 입력되는 것을 포함하고,
    상기 프로그램 동작을 실시하는 단계는 상기 어드레스 신호에 따라 제1메모리 블록 그룹 및 제2메모리 블록 그룹에서 각각 선택된 제1메모리 블록의 제1페이지와 제2메모리 블록의 제2페이지에 상기 제1데이터 및 제2데이터를 각각 저장하기 위한 프로그램 동작을 실시하는 것을 포함하는 불휘발성 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 플레인은 다수의 메모리 블록들이 비트라인 방향으로 순차적으로 배열되어 있으며, 상반부의 메모리 블록들을 포함하는 제1메모리 블록 그룹과 하반부의 메모리 블록들을 포함하는 제2메모리 블록 그룹을 포함하는 불휘발성 메모리 장치의 동작 방법.
  4. 플레인 내에 포함된 메모리 블록들이 다수의 그룹으로 나누어진 불휘발성 메모리 장치의 동작 방법에 있어서,
    어드레스 신호가 입력되는 단계; 및
    상기 어드레스 신호에 따라 상기 다수의 그룹에서 각각 선택된 메모리 블록의 각 페이지 단위로 독출 동작을 실시하는 단계
    를 포함하는 불휘발성 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 플레인은 메모리 블록들이 제1메모리 블록 그룹과 제2메모리 블록 그룹으로 구분되어 나누어지며,
    상기 독출 동작을 실시하는 단계는 상기 어드레스 신호에 따라 제1메모리 블록 그룹 및 제2메모리 블록 그룹에서 각각 선택된 제1메모리 블록의 제1페이지와 제2메모리 블록의 제2페이지에 대하여 독출 동작을 실시하는 것을 포함하는 불휘발성 메모리 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 플레인은 다수의 메모리 블록들이 비트라인 방향으로 순차적으로 배열되어 있으며, 상반부의 메모리 블록들을 포함하는 제1메모리 블록 그룹과 하반부의 메모리 블록들을 포함하는 제2메모리 블록 그룹을 포함하는 불휘발성 메모리 장치의 동작 방법.
  7. 메모리 블록들이 다수의 그룹으로 나누어진 플레인;
    상기 그룹에 각각 대응되는 블록디코더부; 및
    상기 그룹에 각각 대응되는 페이지버퍼부
    를 포함하는 불휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 플레인은 다수의 메모리 블록들이 비트라인 방향으로 순차적으로 배열되어 있으며, 상반부의 메모리 블록들을 포함하는 제1메모리 블록 그룹과 하반부의 메모리 블록들을 포함하는 제2메모리 블록 그룹을 포함하는 불휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 블록 디코더부는 상기 제1메모리 블록 그룹에 속한 메모리 블록들 중에서 선택된 하나의 메모리 블록에 동작전압을 전달하는 제1블록 디코더부와, 상기 제2메모리 블록 그룹에 속한 메모리 블록들 중에서 선택된 하나의 메모리 블록에 동작전압을 전달하는 제2블록 디코더부를 포함하는 불휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 제1블록 디코더부는 상기 제1메모리 블록 그룹의 측면에 위치하고, 상기 제2블록 디코더부는 상기 제2메모리 블록 그룹의 측면에 위치하는 불휘발성 메모리 장치.
  11. 제10항에 있어서,
    상기 제1블록 디코더부와 상기 제2블록 디코더부는 인접하여 위치하는 불휘발성 메모리 장치.
  12. 제8항에 있어서,
    상기 페이지 버퍼부는 상기 제1메모리 블록 그룹에 대응되는 제1페이지 버퍼부와, 상기 제2메모리 블록 그룹에 대응되는 제2페이지 버퍼부를 포함하는 불휘발성 메모리 장치.
  13. 제12항에 있어서,
    상기 제1페이지 버퍼부는 상기 제1메모리 블록 그룹의 상단에 위치하고, 상기 제2페이지 버퍼부는 상기 제2메모리 블록 그룹의 하단에 위치하는 불휘발성 메모리 장치.
  14. 제7항에 있어서,
    상기 블록디코더부는 그룹에 속한 메모리 블록들 중에서 선택된 하나의 메모리 블록에 동작전압을 전달하는 불휘발성 메모리 장치.
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