KR20150091685A - 반도체 시스템 및 이의 동작방법 - Google Patents

반도체 시스템 및 이의 동작방법 Download PDF

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KR20150091685A
KR20150091685A KR1020140012203A KR20140012203A KR20150091685A KR 20150091685 A KR20150091685 A KR 20150091685A KR 1020140012203 A KR1020140012203 A KR 1020140012203A KR 20140012203 A KR20140012203 A KR 20140012203A KR 20150091685 A KR20150091685 A KR 20150091685A
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Abstract

본 기술은 데이터가 저장되며 종방향 및 수직방향으로 배열된 메모리 블록들과, 상기 메모리 블록들의 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 회로그룹과, 상기 회로그룹을 제어하는 제어회로를 포함하는 데이터 저장부; 및 상기 데이터 저장부를 제어하는 메모리 제어부를 포함하며, 상기 메모리 블록들 각각은 다수의 서브 메모리 블록들을 포함하고, 상기 종방향으로 배열된 메모리 블록들의 상기 서브 메모리 블록들은 비트라인들을 서로 공유하고, 워드라인들 및 소오스 라인들을 서로 공유하지 않도록 구성되고, 상기 수직방향으로 배열된 메모리 블록들의 상기 서브 메모리 블록들은 상기 비트라인들 또는 상기 소오스 라인들을 서로 공유하도록 구성된 반도체 시스템 및 이의 동작 방법을 포함한다.

Description

반도체 시스템 및 이의 동작방법{Semiconductor system and operating method thereof}
본 발명은 반도체 시스템 및 이의 동작방법에 관한 것으로, 보다 구체적으로는 3차원 셀 스트링들을 포함한 반도체 시스템 및 이의 소거 방법에 관한 것이다.
반도체 기판에 대하여 수직 방향으로 배열된 셀 스트링들을 포함하는 반도체 메모리 장치를 3차원 반도체 메모리 장치라 한다. 예를 들면, 3차원 반도체 메모리 장치는 반도체 기판 상에 소오스 라인이 배열되고, 소오스 라인 상부에 소오스 셀렉트 트랜지스터, 다수의 메모리 셀들 및 드레인 셀렉트 트랜지스터가 적층되고, 드레인 셀렉트 트랜지스터의 상부에 비트라인이 배열된 구조로 이루어질 수 있다.
특히, 종방향 및 수직방향으로 배열된 다수의 메모리 블록들이 비트라인들과 소오스 라인 그룹을 서로 공유하기 때문에, 소거 동작의 신뢰도가 저하될 수 있으며, 불필요한 전력 소모가 발생할 수 있다.
본 발명의 실시예는 3차원 반도체 메모리 장치의 소거 동작시, 선택된 메모리 블록을 두 개의 서브 메모리 블록들로 구분하고, 서브 메모리 블록들을 각각 소거함으로써, 소거 동작의 신뢰도를 개선하면서 전력 소모를 감소시킬 수 있는 반도체 시스템 및 이의 동작방법을 제공한다.
본 발명의 실시예에 따른 반도체 시스템은, 데이터가 저장되며 종방향 및 수직방향으로 배열된 메모리 블록들과, 상기 메모리 블록들의 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 회로그룹과, 상기 회로그룹을 제어하는 제어회로를 포함하는 데이터 저장부; 및 상기 데이터 저장부를 제어하는 메모리 제어부를 포함하며, 상기 메모리 블록들 각각은 다수의 서브 메모리 블록들을 포함하고, 상기 종방향으로 배열된 메모리 블록들의 상기 서브 메모리 블록들은 비트라인들을 서로 공유하고, 워드라인들 및 소오스 라인들을 서로 공유하지 않도록 구성되고, 상기 수직방향으로 배열된 메모리 블록들의 상기 서브 메모리 블록들은 상기 비트라인들 또는 상기 소오스 라인들을 서로 공유하도록 구성된다.
본 발명의 실시예에 따른 반도체 시스템의 동작 방법은, 종방향 및 수직방향으로 배열되고, 각각 제1 서브 메모리 블록과 제2 서브 메모리 블록들로 이루어진 메모리 블록들을 포함하는 반도체 시스템의 소거 동작에 있어서, 상기 메모리 블록들 중 선택된 메모리 블록의 상기 제1 서브 메모리 블록의 채널과 메모리 셀들 간의 전압차를 높여, 상기 선택된 메모리 블록의 상기 제1 서브 메모리 블록에 포함된 메모리 셀들을 소거하되, 상기 제1 서브 메모리 블록의 상기 메모리 셀들을 소거하는 동안, 상기 선택된 메모리 블록의 상기 제2 서브 메모리 블록의 채널과 메모리 셀들 간의 전압차를 낮추어, 상기 선택된 메모리 블록의 상기 제2 서브 메모리 블록에 포함된 메모리 셀들이 소거되지 않도록 하는 단계를 포함한다.
본 기술은 3차원 반도체 메모리 장치의 소거 동작의 신뢰도를 개선할 수 있으며, 불필요한 전력 소모를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템을 개략적으로 설명하기 위한 블록도이다.
도 2는 도 1의 데이터 저장부를 설명하기 위한 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 입체도이다.
도 4는 본 발명의 실시예에 따른 메모리 블록의 구성을 구체적으로 설명하기 위한 회로도이다.
도 5는 본 발명의 실시예에 따라 종방향으로 배치된 메모리 블록들을 설명하기 위한 입체도이다.
도 6은 본 발명의 일 실시예에 따라 수직방향으로 적층된 메모리 블록들의 구성 및 소거 동작을 설명하기 위한 입체도이다.
도 7은 본 발명의 다른 실시예에 따라 수직방향으로 적층된 메모리 블록들의 구성 및 소거 동작을 설명하기 위한 입체도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템을 개략적으로 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 시스템(1000)은 데이터가 저장되는 데이터 저장부(1100)와, 데이터 저장부(1100)를 제어하기 위한 메모리 제어부(1200)를 포함한다. 구체적으로, 메모리 저장부(1200)는 외부로부터 명령신호를 인가받으면, 해당 명령에 대한 동작신호(CMD), 어드레스(ADD)를 데이터 저장부(1100)에 전송한다. 데이터 저장부(1100)는 동작신호(CMD) 및 어드레스(ADD)에 응답하여 프로그램, 리드 또는 소거 동작을 수행한다. 또한, 메모리 저장부(1200)는 데이터 저장부(1100)로부터 출력된 데이터(DATA)를 전달받고, 전달받은 데이터를 외부로 전달한다.
도 2는 도 1의 데이터 저장부를 설명하기 위한 블록도이다.
도 2를 참조하면, 데이터 저장부(1100)는 데이터가 저장되는 메모리 셀 어레이(100)와, 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 회로그룹(200)과, 회로그룹(200)을 제어하기 위한 제어회로(300)를 포함한다.
메모리 셀 어레이(100)에 대한 구체적인 설명은 후술하도록 하고, 회로그룹(200)을 구체적으로 설명하면 다음과 같다.
회로그룹(200)은 전압 생성 회로(210), 로우 디코더(220), 컬럼 디코더(230) 및 입출력 회로(240)를 포함한다.
전압 생성 회로(210)는 동작신호에 응답하여 다양한 레벨의 전압들을 생성하도록 구성된다. 소거 동작을 예로 들면, 전압 생성 회로(210)에 소거 동작신호(ERASE)가 인가되면, 전압 생성 회로(210)는 다양한 레벨의 소거전압들(Vera1 및 Veras2), 소거 허용 전압(VWL1) 및 소거 금지 전압들(VWL2 및 VWL3)을 생성한다. 도면에는 도시되지 않았지만, 전압 생성 회로(210)는 드레인 셀렉트 라인 및 소오스 셀렉트 라인에 인가하기 위한 전압들을 생성한다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 전압 생성 회로(210)에서 생성된 전압들(Vera1, Veras2, VWL1, VWL2, VWL3 등)을 메모리 셀 어레이(100)의 선택된 메모리 블록에 연결된 라인들에 전달한다. 예를 들면, 로우 디코더(220)는 소거전압들(Vera1 및 Veras2)을 소오스 라인 그룹 또는 비트라인들에 전달하고, 소거 허용 전압(VWL1)을 선택된 메모리 블록 내의 선택된 서브 메모리 블록의 워드라인들에 전달하고, 소거 금지 전압들(VWL2 및 VWL3)을 비선택된 메모리 블록들 및 비선택된 서브 메모리 블록의 워드라인들에 전달한다.
컬럼 디코더(230)는 컬럼 어드레스(CADD)에 응답하여 비트라인들(BL)을 통해 데이터를 주고 받는다.
입출력 회로(240)는 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(230)에 전달하거나, 컬럼 디코더(230)로부터 전달받은 데이터(DATA)를 제어회로(300) 또는 외부로 전달한다.
제어회로(300)는 동작신호(CMD) 및 어드레스(ADD)에 응답하여 다양한 동작신호들(예컨대, ERASE), 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 출력한다. 특히, 소거 동작시, 제어회로(300)는 선택된 메모리 블록에 포함된 서브 메모리 블록들 중, 제1 서브 메모리 블록을 소거한 후, 나머지 제2 서브 메모리 블록을 소거하도록 회로그룹(200)을 제어한다.
메모리 셀 어레이(100)를 구체적으로 설명하면 다음과 같다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 입체도이다.
도 3을 참조하면, 반도체 기판이 횡방향(X)과 종방향(Y)으로 평면을 이룬다는 가정 하에, 다수의 메모리 셀 블록들(MB11~MB44)은 종방향(Y) 및 수직방향(Z)으로 배치된다. 예를 들면, 'MB11' 내지 'MB14' 메모리 블록들이 종방향(Y)으로 배치되고, 'MB11' 내지 'MB41', 'MB12' 내지 'MB42', 'MB13' 내지 'MB43' 및 'MB14' 내지 'MB44' 메모리 블록들 각각이 수직방향(Z)으로 적층된다. 메모리 블록을 구체적으로 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 메모리 블록의 구성을 구체적으로 설명하기 위한 회로도이다.
도 4를 참조하여 하나의 메모리 블록을 구체적으로 설명하도록 한다.
메모리 블록은 다수의 서브 메모리 블록들을 포함한다. 예를 들면, 하나의 메모리 블록(MB11)은 제1 서브 메모리 블록(MBa11)과 제2 서브 메모리 블록(MBb11)을 포함할 수 있다. 제1 서브 메모리 블록(MBa11)과 제2 서브 메모리 블록(MBb11)은 다수의 셀 스트링들을 포함한다. 셀 스트링들을 메모리 블록들(MB11~MB14)이 배열된 종방향(Y)으로 셀 스트링들을 그룹화하고, 이 중에서 어느 하나의 셀 스트링 그룹을 제1 서브 메모리 블록(MBa11)으로 정의하고, 나머지 하나의 셀 스트링 그룹을 제2 서브 메모리 블록(MBb11)으로 정의한다.
셀 스트링들은 소오스 라인들(SL)과 비트라인들(BL11~BL1k) 사이에 서로 직렬로 연결된 드레인 셀렉트 트랜지스터들(DST), 다수의 메모리 셀들(F1~Fn) 및 소오스 셀렉트 트랜지스터들(SST)을 포함한다. 비트라인들(BL11~BL1k)은 드레인 셀렉트 트랜지스터들(DST)의 드레인(drain)들에 연결되고, 소오스 라인들(SL)은 소오스 셀렉트 트랜지스터들(SST)의 소오스(source)들에 연결된다. 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(DSL)에 연결되고, 메모리 셀들(F1~Fn)의 게이트들은 워드라인들(WL1~WLn)에 연결되며, 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인들(SSL)에 연결된다.
제1 및 제2 서브 메모리 블록(MBa11 및 MBb11) 각각의 구성을 구체적으로 설명하면 다음과 같다.
제1 서브 메모리 블록(MBa11)은 횡방향(X) 및 종방향(Y)으로 배열된 다수의 셀 스트링들을 포함한다. 횡방향(X)으로 배열된 셀 스트링들에는 비트라인들(BL11~BL1k)이 각각 연결되고, 드레인 셀렉트 라인(DSL), 워드라인들(WL1~WLn), 소오스 셀렉트 라인(SSL) 및 소오스 라인(SL)이 공통으로 연결된다. 종방향(Y)으로 배열된 셀 스트링들에는 비트라인(BL11~BL1k 중 어느 하나)이 공통으로 연결되고, 드레인 셀렉트 라인(DSL 중 어느 하나), 워드라인들(WL1~WLn), 소오스 셀렉트 라인(SSL 중 어느 하나) 및 소오스 라인들(SL)이 각각 연결된다. 또한, 동일한 페이지(page)에 포함되는 메모리 셀들은 동일한 워드라인에 연결된다. 예를 들면, 제1 서브 메모리 블록(MBa11)의 제n 페이지에 포함된 제n 메모리 셀들(Fn)은 제n 워드라인(WLn)에 공통으로 연결된다. 여기서, 제n 페이지에 포함된 제n 메모리 셀들(Fn)은 제1 서브 메모리 블록(MBa11)의 제n 페이지에서 횡방향(X) 및 종방향(Y)으로 배열된 메모리 셀들(Fn)을 모두 포함한다. 제1 서브 메모리 블록(MBa11)의 모든 워드라인들(WL1~WLn)을 그룹화하여 제1 워드라인 그룹(WL_GRa)이라 정의한다. 제1 서브 메모리 블록(MBa11)에 포함된 모든 소오스 셀렉트 트랜지스터들(SST)은 동일한 소오스 라인(SL)에 연결된다. 설명의 편의를 위하여, 제1 서브 메모리 블록(MBa11)의 소오스 라인들(SL)을 그룹화하여 제1 소오스 라인 그룹(SLa11)이라 정의하도록 한다.
제2 서브 메모리 블록(MBb11)은 제1 서브 메모리 블록(MBa11)과 유사하게 구성된다. 구체적으로 설명하면, 제2 서브 메모리 블록(MBb11)은 제1 서브 메모리 블록(MBa11)으로부터 종방향(Y)으로 인접하게 배치된다. 제2 서브 메모리 블록(MBb11)은 횡방향(X) 및 종방향(Y)으로 배열된 다수의 셀 스트링들을 포함한다. 횡방향(X)으로 배열된 셀 스트링들에는 비트라인들(BL11~BL1k)이 각각 연결되고, 드레인 셀렉트 라인(DSL), 워드라인들(WL1~WLn), 소오스 셀렉트 라인(SSL) 및 소오스 라인(SL)이 공통으로 연결된다. 종방향(Y)으로 배열된 셀 스트링들에는 비트라인(BL11~BL1k 중 어느 하나)이 공통으로 연결되고, 드레인 셀렉트 라인(DSL 중 어느 하나), 워드라인들(WL1~WLn), 소오스 셀렉트 라인(SSL 중 어느 하나) 및 소오스 라인들(SL)이 각각 연결된다. 또한, 동일한 페이지(page)에 포함되는 메모리 셀들은 동일한 워드라인에 연결된다. 예를 들면, 제2 서브 메모리 블록(MBb11)의 제n 페이지에 포함된 제n 메모리 셀들(Fn)은 제n 워드라인(WLn)에 공통으로 연결된다. 여기서, 제n 페이지에 포함된 제n 메모리 셀들(Fn)은 제2 서브 메모리 블록(MBb11)의 제n 페이지에서 횡방향(X) 및 종방향(Y)으로 배열된 메모리 셀들(Fn)을 모두 포함한다. 제2 서브 메모리 블록(MBb11)의 모든 워드라인들(WL1~WLn)을 그룹화하여 제2 워드라인 그룹(WL_GRb)이라 정의한다. 제2 서브 메모리 블록(MBb11)에 포함된 모든 소오스 셀렉트 트랜지스터들(SST)은 동일한 소오스 라인(SSL)에 연결된다. 설명의 편의를 위하여, 제2 서브 메모리 블록(MBb11)의 소오스 라인들(SL)을 그룹화하여 제2 소오스 라인 그룹(SLb11)이라 정의하도록 한다.
특히, 제1 및 제2 서브 메모리 블록들(MBa11 및 MBb11)은 비트라인들(BL11~BL1k)을 서로 공유하지만, 소오스 라인들(SL)을 공유하지 않는다. 즉, 제1 서브 메모리 블록(MBa11)의 제1 소오스 라인 그룹(SLa11)은 제2 서브 메모리 블록(MBb11)의 제2 소오스 라인 그룹(SLb11)과 분리된다. 따라서, 선택된 메모리 블록(MB11)의 제1 소오스 라인 그룹(SLa11)과 제2 소오스 라인 그룹(SLb11)에 서로 다른 전압을 동시에 인가할 수 있다.
또한, 제1 서브 메모리 블록(MBa11)의 제1 워드라인 그룹(WL_GRa)은 제2 서브 메모리 블록(MBb11)의 제2 워드라인 그룹(WL_GRb)과 분리된다. 따라서, 선택된 메모리 블록의 제1 워드라인 그룹(WL_GRa)과 제2 워드라인 그룹(WL_GRb)에 서로 다른 전압을 동시에 인가할 수 있다.
상술한 바와 같이, 메모리 블록은 두 개의 서브 메모리 블록들을 포함하며, 서브 메모리 블록들은 비트라인들을 서로 공유하지만, 소오스 라인 그룹과 워드라인들을 서로 공유하지 않는다.
도 5는 본 발명의 실시예에 따라 종방향으로 배치된 메모리 블록들을 설명하기 위한 입체도이다.
도 5를 참조하면, 종방향(Y)으로 배열된 메모리 셀들은 서로 동일하게 구성된다. 예를 들면, 종방향으로 배치된 메모리 블록들(MB11~MB14)은 서로 동일한 위치에 배치된 제1 및 제2 서브 메모리 블록들(MBa11, MBa12, MBa13, MBa14 및 MBb11, MBb12, MBb3, MBb14)를 포함한다. 메모리 블록 'MB11'과 메모리 블록 'MB12'가 서로 인접하게 배열된 경우, 메모리 블록 'MB11'의 제2 서브 메모리 블록(MBb11)과 메모리 블록 'MB12'의 제1 서브 메모리 블록(MBa12)이 서로 인접하게 배열된다. 따라서, 메모리 블록 'MB12'에 메모리 블록 'MB13'이 인접하게 배열되면, 메모리 블록 'MB12'의 제2 서브 메모리 블록(MBb12)과 메모리 블록 'MB13'의 제1 서브 메모리 블록(MBa13)이 서로 인접하게 배열된다. 이와 같이 순서로, 메모리 블록 'MB13' 및 'MB14'에 각각 포함된 제1 서브 메모리 블록들(MBa13 및 MBa14)과 제2 서브 메모리 블록들(MBb13 및 MBb14)이 배치된다.
따라서, 소거 동작시, 제1 및 제2 서브 메모리 블록들 'MBa11~MBa14 및 MBb11~MBb14' 각각에 연결된 제1 및 제2 워드라인 그룹들에 서로 다른 전압을 인가할 수 있으며, 제1 및 제2 소오스 라인 그룹들에도 서로 다른 전압을 인가할 수 있다.
도 6은 본 발명의 일 실시예에 따라 수직방향으로 적층된 메모리 블록들의 구성 및 소거 동작을 설명하기 위한 입체도이다.
도 6을 참조하면, 수직방향(Z)으로 적층된 메모리 블록들은 도 5에서 상술한 바와 같이, 제1 및 제2 서브 메모리 블록들(MBa11~MBa41 및 MBb11~MBb41)을 포함한다. 다만, 일 실시예에 따른 수직방향(Z)으로 적층된 메모리 블록들은 제1 및 제2 서브 메모리 블록들(MBa11~MBa41 및 MBb11~MBb41)이 서로 교차되도록 배치된다. 예를 들면, 메모리 블록 'MB21'이 메모리 블록'MB11'의 상부에 적층된 경우, 메모리 블록 'MB21'의 제1 서브 메모리 블록(MBa21)은 메모리 블록 'MB11'의 제2 서브 메모리 블록(MBb11)의 상부에 배치되고, 메모리 블록 'MB21'의 제2 서브 메모리 블록(MBb21)은 메모리 블록 'MB11'의 제1 서브 메모리 블록(MBa11)의 상부에 배치된다. 메모리 블록 'MB31'이 메모리 블록 'MB21'의 상부에 적층된 경우, 메모리 블록 'MB31'의 제1 서브 메모리 블록(MBa31)은 메모리 블록 'MB21'의 제2 서브 메모리 블록(MBb21)의 상부에 배치되고, 메모리 블록 'MB31'의 제2 서브 메모리 블록(MBb31)은 메모리 블록 'MB21'의 제1 서브 메모리 블록(MBa21)의 상부에 배치된다. 메모리 블록 'MB41'이 메모리 블록 'MB31'의 상부에 적층된 경우, 메모리 블록 'MB41'의 제1 서브 메모리 블록(MBa41)은 메모리 블록 'MB31'의 제2 서브 메모리 블록(MBb31)의 상부에 배치되고, 메모리 블록 'MB41'의 제2 서브 메모리 블록(MBb41)은 메모리 블록 'MB31'의 제1 서브 메모리 블록(MBa31)의 상부에 배치된다.
또한, 상하로 적층된 메모리 블록들은 비트라인들 또는 소오스 라인 그룹들을 서로 공유한다. 예를 들면, 메모리 블록 'MB11'의 상부에 메모리 블록 'MB21'이 적층된 경우, 메모리 블록 'MB11'과 메모리 블록 'MB21' 사이에 비트라인들(BL11~BL1k)이 배치되며, 메모리 블록 'MB11'과 메모리 블록 'MB21'이 비트라인들(BL11~BL1k)를 공유한다. 이러한 경우, 메모리 블록 'MB11'의 하부에 소오스 라인 그룹들(SLa11 및 SLb11)이 연결되고, 메모리 블록 'MB21'의 상부에 소오스 라인 그룹들(SLa21 및 SLb21)이 연결된다. 이와 마찬가지로, 메모리 블록 'MB21'는 메모리 블록 'MB31'과 소오스 라인 그룹들(SLa21 및 SLb21)을 공유하며, 메모리 블록 'MB31'는 메모리 블록 'MB41'과 비트라인들(BL21~BL2k)을 공유한다. 메모리 블록 'MB41'의 상부에는 소오스 라인 그룹들(SLa31 및 SLb31)이 배치된다.
특히, 수직방향(Z)으로 적층된 메모리 블록들(MB11~MB41) 중에서 제1 서브 메모리 블록들(MBa11, MBa21, MBa31 및 MBa41)에 연결된 워드라인들은 제1 워드라인 그룹(WL_GRa)에 공통으로 연결되고, 제2 서브 메모리 블록들(MBb11, MBb21, MBb31 및 MBb41)에 연결된 워드라인들은 제2 워드라인 그룹(WL_GRb)에 공통으로 연결된다. 제1 워드라인 그룹(WL_GRa)은 제2 워드라인 그룹(WL_GRb)과 분리되어 있다. 예를 들면, 제1 서브 메모리 블록들(MBa11~MBa41)의 제n 페이지에 연결된 제n 워드라인들은 서로 공통으로 연결된다. 따라서, 제1 워드라인 그룹(WL_GRa)의 제n 워드라인에 제1 전압이 인가되면, 수직방향(Z)으로 적층된 메모리 블록들(MB11~MB41)의 제1 서브 메모리 블록들(MBa11, MBa21, MBa31 및 MBa41)에 연결된 제n 워드라인들에는 제1 전압이 공통으로 인가된다. 제2 워드라인 그룹(WL_GRb)이 제1 워드라인 그룹(WL_GRa)과 분리되어 있으므로, 제1 워드라인 그룹(WL_GRa)의 제n 워드라인에 제1 전압이 인가될 때, 제2 워드라인 그룹(WL_GRb)의 제n 워드라인에는 제1 전압과 다른 제2 전압이 인가될 수 있다.
상술한 메모리 블록들의 구조를 갖는 반도체 시스템의 제1 실시예에 따른 소거 동작을 설명하면 다음과 같다.
MB11~MB41 MB12~MB44
SLa31 Veras2 SLb31 Veras2 SL Veras2

MB41
MBb41
(Un)		 SSL Vsl2
MBa41
(Un)		 SSL Vsl2
MB42
~
MB44		 SSL Vsl2

WL_GRb		 VWL2
또는
VWL3
WL_GRa
VWL1
WL
VWL2
DSL Vsl2 DSL Vsl2 DSL Vsl2
BL Vera2 BL Veras2 BL Veras2

MB31
MBa31
( Sel ) 		DSL Vsl2
MBb31
(Un)		 DSL Vsl2
MB32
~
MB34		 DSL Vsl2

WL _ GRa
V WL1
WL_GRb		 VWL2
또는
VWL3
WL
VWL2
SSL Vsl1 SSL Vsl2 SSL Vsl2
SLa21 Vera1 SLb21 Veras2 SL Veras2

MB21
MBb21
(Un)		 SSL Vsl1
MBa21
(Un)		 SSL Vsl2
MB22
~
MB24		 SSL Vsl2

WL_GRb		 VWL2
또는
VWL3
WL_GRa
VWL1
WL
VWL2
DSL Vsl2 DSL Vsl2 DSL Vsl2
BL Vera2 BL Veras2 BL Veras2

MB11
MBa11
(Un)		 DSL Vsl2
MBb11
(Un)		 DSL Vsl2
MB12
~
MB14		 DSL Vsl2

WL_GRa
VWL1
WL_GRb		 VWL2
또는
VWL3
WL
VWL2
SSL Vsl2 SSL Vsl2 SSL Vsl2
SLa11 Vera2 SLb11 Veras2 SL Veras2
[표 1]은 수직방향(Z)으로 적층된 각 메모리 블록들의 제1 및 제2 서브 메모리 블록들이 지그재그로 배치된 경우, 'MB31' 메모리 블록의 제1 서브 메모리 블록(MBa31)의 소거 동작을 예를 들어 설명한 표이다. 제1 서브 메모리 블록(MBa31)의 소거 동작이 수행되는 동안, 각 서브 메모리 블록들(MBa11, MBb11, MBa21, MBb21, MBa31, MBb31, MBa41 및 MBb41)에 인가되는 전압을 구체적으로 설명하면 다음과 같다.
선택된 메모리 블록( MB31 )의 선택된(Sel) 제1 서브 메모리 블록( MBa31 )
제1 소거전압(Vera1)이 소오스 라인 그룹(SLa21)에 인가되고, 제1 턴온전압(Vsl1)이 소오스 셀렉트 라인들(SSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가되고, 제2 턴온전압(Vsl2)이 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 소거전압(Vera2)이 비트라인들(BL)에 인가된다. 여기서, 비트라인들(BL)은 BL11~BL1k 및 BL21~BL2k를 포함한다.
각 전압을 구체적으로 설명하면, 제1 소거전압(Vera1)은 18V가 될 수 있다. 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제1 턴온전압(Vsl1)은 15V가 될 수 있다. 제2 턴온전압(Vsl2)은 제1 턴온전압(Vsl1)보다 낮은 전압이 될 수 있는데, 예를 들면 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가될 수 있다. 여기서, 0V는 접지전압을 의미한다.
소오스 라인 그룹(SLa21)에 제1 소거전압(Vera1)이 인가되고, 소오스 셀렉트 라인들(SSL)에 제1 턴온전압(Vsl1)이 인가되고, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되면, 제1 서브 메모리 블록(MBa31)의 채널(channel)에 소거전압이 인가된다. 이때, 드레인 셀렉트 라인들(DSL)에는 제2 소거전압(Vera2)보다 낮은 제2 턴온전압(Vsl2)이 인가되고, 비트라인들(BL)에는 제2 소거전압(Vera2)이 인가되므로, 드레인 셀렉트 트랜지스터들(도 4의 DST 참조)은 턴오프(turn off)된다. 이러한 조건에서, 채널의 전위가 상승하면 소오스 셀렉트 라인들(SSL)을 플로팅 시킨다. 채널의 전위가 제1 소거전압(Vera1)까지 높아지면 메모리 셀들과 채널 간의 전압차(약 18V) 의해 제1 서브 메모리 블록(MBa31)의 메모리 셀들이 소거된다.
선택된 메모리 블록( MB31 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb31 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLb21)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 제2 워드라인 그룹(WL_GRb)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제1 턴온전압(Vsl1)은 15V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다.
소오스 라인 그룹(SLb21)과 비트라인들(BL)에 제2 소거전압(Vera2)이 인가되고, 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 제2 턴온전압(Vsl2)이 인가되고, 제2 워드라인 그룹(WL_GRb)에 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 인가되면, 제2 서브 메모리 블록(MBb31)의 채널(channel)에 제2 소거전압(Vera2)이 인가될 수 있다. 이때, 제2 워드라인 그룹(WL_GRb)에 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 인가되므로, 메모리 셀들과 채널 간의 전압차가 낮기 때문에 제2 서브 메모리 블록(MBb31)의 메모리 셀들은 소거되지 않는다. 예를 들어, 제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되는 경우, 소오스 라인 그룹(SLa21)과 비트라인들(BL)로부터 인가되는 제2 소거전압(Vera2)에 의해 채널의 전위가 약 9V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로 메모리 셀들은 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되고, 소오스 라인 그룹(SLa21)과 비트라인들(BL)로부터 인가되는 제2 소거전압(Vera2)에 의해 채널의 전위가 약 9V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생하지만 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb31)의 소오스 라인 그룹(SLb21)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)을 인가하므로, 전력소비를 감소시킬 수 있다.
비선택된 메모리 블록( MB11 )의 비선택된 (Un) 제1 서브 메모리 블록( MBa11 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLa11)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가될 수 있다. 여기서, 0V는 접지전압을 의미한다.
소오스 라인 그룹(SLa21)과 비트라인들(BL)에 제2 소거전압(Vera2)이 인가되고, 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 제2 턴온전압(Vsl2)이 인가되고, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되면, 제1 서브 메모리 블록(MBa11)의 채널(channel)에 제2 소거전압(Vera2)이 인가될 수 있다. 이때, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되므로, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있으나, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다.
특히, 비선택된 제1 서브 메모리 블록(MBa11)의 소오스 라인 그룹(SLa11)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB11 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb11 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLa11)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 제2 워드라인 그룹(WL_GRb)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다.
제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되고, 채널의 전위가 약 18V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있는데, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되는 경우, 채널 전위가 약 18V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로, 메모리 셀들은 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb11)의 소오스 라인 그룹(SLb11)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB21 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb21 )
비선택된 제2 서브 메모리 블록(MBb21)과 선택된 제1 서브 메모리 블록(MBa31)은 소오스 라인 그룹(SLa21)을 서로 공유한다. 따라서, 제1 턴온전압(Vsl1)이 비선택된 제2 서브 메모리 블록(MBb21)의 소오스 셀렉트 라인들(SSL)에도 인가된다. 이에 따라, 제2 서브 메모리 블록(MBb21)의 채널에 제1 소거전압(Vera1)이 인가될 수 있으므로, 제2 워드라인 그룹(WL_GRb)에 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)을 인가하여 메모리 셀들이 소거되지 않도록 한다. 드레인 셀렉트 라인들(DSL)에는 제2 턴온전압(Vsl2)이 인가되고, 비트라인들(BL)에는 제2 소거전압(Vera2)이 인가된다.
각 전압을 구체적으로 설명하면, 제1 턴온전압(Vsl1)은 15V가 될 수 있다. 제1 소거전압(Vera1)은 18V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다.
제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되고, 채널의 전위가 약 18V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있는데, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되는 경우, 채널 전위가 약 18V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로, 메모리 셀들은 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb21)의 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB21 )의 비선택된 (Un) 제1 서브 메모리 블록( MBa21 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLb21)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가될 수 있다. 여기서, 0V는 접지전압을 의미한다.
소오스 라인 그룹(SLb21)과 비트라인들(BL)에 제2 소거전압(Vera2)이 인가되고, 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 제2 턴온전압(Vsl2)이 인가되고, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되면, 제2 서브 메모리 블록(MBb31)의 채널(channel)에는 제2 소거전압(Vera2)이 인가될 수 있다. 이때, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되므로, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있으나, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다.
특히, 비선택된 제1 서브 메모리 블록(MBa21)의 소오스 라인 그룹(SLb21)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)을 인가하므로, 전력소비를 감소시킬 수 있다.
비선택된 메모리 블록( MB41 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb41 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLa31)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 제2 워드라인 그룹(WL_GRb)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다.
제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되고, 채널의 전위가 약 18V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있는데, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되는 경우, 채널 전위가 약 18V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로, 메모리 셀들은 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb41)의 소오스 라인 그룹(SLa31)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB41 )의 비선택된 (Un) 제1 서브 메모리 블록( MBa41 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLb31)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가될 수 있다. 여기서, 0V는 접지전압을 의미한다.
소오스 라인 그룹(SLb31)과 비트라인들(BL)에 제2 소거전압(Vera2)이 인가되고, 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 제2 턴온전압(Vsl2)이 인가되고, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되면, 제1 서브 메모리 블록(MBa41)의 채널(channel)에 제2 소거전압(Vera2)이 인가될 수 있다. 이때, 제2 워드라인 그룹(WL_GRb)에 제1 워드라인 전압(VWL1)이 인가되므로, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있으나, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다.
특히, 비선택된 제1 서브 메모리 블록(MBa41)의 소오스 라인 그룹(SLb31)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록들( MB12 ~ MN44 )
비선택된 메모리 블록들(MB12~MN44)의 제1 및 제2 서브 메모리 블록들에 연결된 소오스 라인들(SL)과 비트라인들(BL)에는 제2 소거전압(Vera2)이 인가되고, 소오스 셀렉트 라인들(SSL) 및 드레인 셀렉트 라인들(DSL)에는 제2 턴온전압(VWL2)이 인가되고, 워드라인들(WL)에는 제2 워드라인 전압(VWL2)이 인가된다. 제2 워드라인 전압은 제2 소거전압(Vera2)과 동일한 레벨을 가지므로, 비선택된 메모리 블록들(MB12~MN44)에서는 메모리 셀들과 채널 간 전압차가 발생하지 않으므로, 메모리 셀들이 소거되지 않는다.
상술한 바와 같이, 선택된 메모리 블록(MB31)의 제1 서브 메모리 블록(MBa31)의 소거 동작을 수행하는 동안, 선택된 메모리 블록(MB31)이 포함된 수직방향(Z)으로 적층된 메모리 블록들의 제1 서브 메모리 블록들(MBa11, MBa21, MBa31 및 MBa41)에 연결된 제1 워드라인 그룹(WL_GRa)에는 제1 워드라인 전압(VWL1)이 공통으로 인가된다. 또한, 제2 서브 메모리 블록들(MBb11, MBb21, MBb31 및 MBb41)에 연결된 제2 워드라인 그룹(WL_GRb)에는 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 공통으로 인가된다.
특히, 제1 서브 메모리 블록(MBa31)의 소오스 라인 그룹(SLa21)과 제2 서브 메모리 블록(MBb31)의 소오스 라인 그룹(SLb21)에 각각 서로 다른 소거전압을 인가할 수 있으므로, 고전압인 제1 소거전압(Vera1)을 나누어 인가할 수 있으므로, 급격한 전력소비 증가를 방지할 수 있다.
도 7은 본 발명의 다른 실시예에 따라 수직방향으로 적층된 메모리 블록들의 구성 및 소거 동작을 설명하기 위한 입체도이다.
도 7을 참조하면, 수직방향(Z)으로 적층된 메모리 블록들(MB11, MB21, MB31 및 MB41)은 도 5에서 상술한 바와 같이, 제1 및 제2 서브 메모리 블록들(MBa11~MBa41 및 MBb11~MBb41)을 포함한다. 다만, 다른 실시예에 따른 메모리 블록들(MB11, MB21, MB31 및 MB41)의 제1 및 제2 서브 메모리 블록들(MBa11~MBa41 및 MBb11~MBb41)은 동일한 수직방향으로 적층된다. 예를 들면, 메모리 블록 'MB21'이 메모리 블록'MB11'의 상부에 적층된 경우, 메모리 블록 'MB21'의 제1 서브 메모리 블록(MBa21)은 메모리 블록 'MB11'의 제1 서브 메모리 블록(MBa11)의 상부에 배치되고, 메모리 블록 'MB21'의 제2 서브 메모리 블록(MBb21)은 메모리 블록 'MB11'의 제2 서브 메모리 블록(MBb11)의 상부에 배치된다. 메모리 블록 'MB31'이 메모리 블록 'MB21'의 상부에 적층된 경우, 메모리 블록 'MB31'의 제1 서브 메모리 블록(MBa31)은 메모리 블록 'MB21'의 제1 서브 메모리 블록(MBa21)의 상부에 배치되고, 메모리 블록 'MB31'의 제2 서브 메모리 블록(MBb31)은 메모리 블록 'MB21'의 제2 서브 메모리 블록(MBb21)의 상부에 배치된다. 메모리 블록 'MB41'이 메모리 블록 'MB31'의 상부에 적층된 경우, 메모리 블록 'MB41'의 제1 서브 메모리 블록(MBa41)은 메모리 블록 'MB31'의 제1 서브 메모리 블록(MBa31)의 상부에 배치되고, 메모리 블록 'MB41'의 제2 서브 메모리 블록(MBb41)은 메모리 블록 'MB31'의 제2 서브 메모리 블록(MBb31)의 상부에 배치된다.
또한, 상하로 적층된 메모리 블록들은 비트라인들 또는 소오스 라인 그룹들을 서로 공유한다. 예를 들면, 메모리 블록 'MB11'의 상부에 메모리 블록 'MB21'이 적층된 경우, 메모리 블록 'MB11'과 메모리 블록 'MB21' 사이에 비트라인들(BL11~BL1k)이 배치되며, 메모리 블록 'MB11'과 메모리 블록 'MB21'이 비트라인들(BL11~BL1k)를 공유한다. 이러한 경우, 메모리 블록 'MB11'의 하부에 소오스 라인 그룹들(SLa11 및 SLb11)이 연결되고, 메모리 블록 'MB21'의 상부에 소오스 라인 그룹들(SLa21 및 SLb21)이 연결된다. 이와 마찬가지로, 메모리 블록 'MB21'는 메모리 블록 'MB31'과 소오스 라인 그룹들(SLa21 및 SLb21)을 공유하며, 메모리 블록 'MB31'는 메모리 블록 'MB41'과 비트라인들(BL21~BL2k)을 공유한다. 메모리 블록 'MB41'의 상부에는 소오스 라인 그룹들(SLa31 및 SLb31)이 배치된다.
특히, 수직방향(Z)으로 적층된 메모리 블록들(MB11~MB41) 중에서 제1 서브 메모리 블록들(MBa11, MBa21, MBa31 및 MBa41)에 연결된 워드라인들은 제1 워드라인 그룹(WL_GRa)에 공통으로 연결되고, 제2 서브 메모리 블록들(MBb11, MBb21, MBb31 및 MBb41)에 연결된 워드라인들은 제2 워드라인 그룹(WL_GRb)에 공통으로 연결된다. 제1 워드라인 그룹(WL_GRa)과 제2 워드라인 그룹(WL_GRb)은 서로 분리되어 있다. 예를 들면, 제1 서브 메모리 블록들(MBa11~MBa41)의 제n 페이지에 연결된 제n 워드라인들은 서로 공통으로 연결된다. 따라서, 제1 워드라인 그룹(WL_GRa)의 제n 워드라인에 제1 전압이 인가되면, 수직방향(Z)으로 적층된 메모리 블록들(MB11~MB41)의 제1 서브 메모리 블록들(MBa11, MBa21, MBa31 및 MBa41)에 연결된 제n 워드라인들에는 제1 전압이 공통으로 인가된다. 제2 워드라인 그룹(WL_GRb)이 제1 워드라인 그룹(WL_GRa)과 분리되어 있으므로, 제1 워드라인 그룹(WL_GRa)의 제n 워드라인에 제1 전압이 인가될 때, 제2 워드라인 그룹(WL_GRb)의 제n 워드라인에는 제1 전압과 다른 제2 전압이 인가될 수 있다.
상술한 메모리 블록들의 구조를 갖는 반도체 시스템의 제2 실시예에 따른 소거 동작을 설명하면 다음과 같다.
MB11~MB41
SLa31 Vera2 SLb31 Vera2

MB41
MBa41
(Un)		 SSL Vsl2
MBb41
(Un)		 SSL Vsl2

WL_GRa
VWL1
WL_GRb		 VWL2
또는
VWL3
DSL Vsl2 DSL Vsl2
BL Vera2 BL Vera2

MB31
MBa31
( Sel ) 		DSL Vsl2
MBb31
(Un)		 DSL Vsl2

WL _ GRa
V WL1
WL_GRb		 VWL2
또는
VWL3
SSL Vsl1 SSL Vsl2
SLa21 Vera1 SLb21 Vera2

MB21
MBa21
(Un)		 SSL Vsl2
MBb21
(Un)		 SSL Vsl2

WL_GRa
VWL1
WL_GRb		 VWL2
또는
VWL3
DSL Vsl2 DSL Vsl2
BL Vera2 BL Vera2

MB11
MBa11
(Un)		 DSL Vsl2
MBb11
(Un)		 DSL Vsl2

WL_GRa
VWL1
WL_GRb		 VWL2
또는
VWL3
SSL Vsl2 SSL Vsl2
SLa11 Vera2 SLb11 Vera2
[표 2]는 수직방향(Z)으로 적층된 각 메모리 블록들의 제1 및 제2 서브 메모리 블록들이 서로 동일한 수직방향으로 배치된 경우, 'MB31' 메모리 블록의 제1 서브 메모리 블록(MBa31)의 소거 동작을 예를 들어 설명한 표이다. 제1 서브 메모리 블록(MBa31)의 소거 동작이 수행되는 동안, 각 서브 메모리 블록들(MBa11, MBb11, MBa21, MBb21, MBa31, MBb31, MBa41 및 MBb41)에 인가되는 전압을 구체적으로 설명하면 다음과 같다.
선택된 메모리 블록( MB31 )의 선택된( Sel ) 제1 서브 메모리 블록( MBa31 )
제1 소거전압(Vera1)이 소오스 라인 그룹(SLa21)에 인가되고, 제1 턴온전압(Vsl1)이 소오스 셀렉트 라인들(SSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가되고, 제2 턴온전압(Vsl2)이 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 소거전압(Vera2)이 비트라인들(BL)에 인가된다. 여기서, 비트라인들(BL)은 BL11~BL1k 및 BL21~BL2k를 포함한다.
각 전압을 구체적으로 설명하면, 제1 소거전압(Vera1)은 18V가 될 수 있다. 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제1 턴온전압(Vsl1)은 15V가 될 수 있다. 제2 턴온전압(Vsl2)은 제1 턴온전압(Vsl1)보다 낮은 전압이 될 수 있는데, 예를 들면 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가될 수 있다. 여기서, 0V는 접지전압을 의미한다.
소오스 라인 그룹(SLa21)에 제1 소거전압(Vera1)이 인가되고, 소오스 셀렉트 라인들(SSL)에 제1 턴온전압(Vsl1)이 인가되고, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되면, 제1 서브 메모리 블록(MBa31)의 채널(channel)에 소거전압이 인가된다. 이때, 드레인 셀렉트 라인들(DSL)에는 제2 소거전압(Vera2)보다 낮은 제2 턴온전압(Vsl2)이 인가되고, 비트라인들(BL)에는 제2 소거전압(Vera2)이 인가되므로, 드레인 셀렉트 트랜지스터들(도 4의 DST 참조)은 턴오프(turn off)된다. 이러한 조건에서, 채널의 전위가 상승하면 소오스 셀렉트 라인들(SSL)을 플로팅 시킨다. 채널의 전위가 제1 소거전압(Vera1)까지 높아지면 메모리 셀들과 채널 간의 전압차(약 18V) 의해 제1 서브 메모리 블록(MBa31)의 메모리 셀들이 소거된다.
선택된 메모리 블록( MB31 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb31 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLb21)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 제2 워드라인 그룹(WL_GRb)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제1 턴온전압(Vsl1)은 15V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다.
소오스 라인 그룹(SLb21)과 비트라인들(BL)에 제2 소거전압(Vera2)이 인가되고, 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 제2 턴온전압(Vsl2)이 인가되고, 제2 워드라인 그룹(WL_GRb)에 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 인가되면, 제2 서브 메모리 블록(MBb31)의 채널(channel)에 제2 소거전압(Vera2)이 인가될 수 있다. 이때, 제2 워드라인 그룹(WL_GRb)에 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 인가되므로, 메모리 셀들과 채널 간의 전압차가 낮기 때문에 제2 서브 메모리 블록(MBb31)의 메모리 셀들은 소거되지 않는다. 예를 들어, 제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되는 경우, 소오스 라인 그룹(SLa21)과 비트라인들(BL)로부터 인가되는 제2 소거전압(Vera2)에 의해 채널의 전위가 약 9V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로 메모리 셀들은 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되고, 소오스 라인 그룹(SLa21)과 비트라인들(BL)로부터 인가되는 제2 소거전압(Vera2)에 의해 채널의 전위가 약 9V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생하지만 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb31)의 소오스 라인 그룹(SLb21)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)을 인가하므로, 전력소비를 감소시킬 수 있다.
비선택된 메모리 블록( MB11 )의 비선택된 (Un) 제1 서브 메모리 블록( MBa11 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLa11)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가 될 수 있다. 여기서, 0V는 접지전압을 의미한다.
소오스 라인 그룹(SLa21)과 비트라인들(BL)에 제2 소거전압(Vera2)이 인가되고, 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 제2 턴온전압(Vsl2)이 인가되고, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되면, 제1 서브 메모리 블록(MBa11)의 채널(channel)에 제2 소거전압(Vera2)이 인가될 수 있다. 이때, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되므로, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있으나, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다.
특히, 비선택된 제1 서브 메모리 블록(MBa11)의 소오스 라인 그룹(SLa11)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB11 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb11 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLa11)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 제2 워드라인 그룹(WL_GRb)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다.
제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되고, 채널의 전위가 약 18V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있는데, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되는 경우, 채널 전위가 약 18V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로, 메모리 셀들은 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb11)의 소오스 라인 그룹(SLb11)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB21 )의 비선택된 (Un) 제1 서브 메모리 블록( MBa21 )
'MB21' 메모리 블록의 제1 서브 메모리 블록(MBa21)은 'MB31' 메모리 블록의 제1 서브 메모리 블록(MBa31)과 소오스 라인 그룹(SLa21)을 서로 공유한다. 소오스 라인 그룹(SLa21)에는 약 18V의 제1 소거전압(Vera1)이 인가되기 때문에, 'MB21' 메모리 블록의 제1 서브 메모리 블록(MBa21)에 포함된 메모리 셀들이 소거되지 않도록 하기 위하여, 제1 서브 메모리 블록(MBa21)의 소오스 셀렉트 라인들(SSL)에 제2 턴온전압(Vsl2)을 인가한다. 제2 턴온전압(Vsl2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 소거전압(Vera2)이 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가된다. 제1 워드라인 전압(VWL1)이 0V이더라도, 제1 서브 메모리 블록(MBa21)의 채널의 전위는 소오스 셀렉트 라인들(SSL)에 인가되는 전압에 의해 제2 턴온전압(Vsl2)까지만 높아질 수 있다. 채널의 전위가 제2 턴온전압(Vsl2)인 약 9V까지 높아지면, 메모리 셀들과의 전압차가 약 9V 발생하는데, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다.
비선택된 메모리 블록( MB21 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb21 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLa11)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 제2 워드라인 그룹(WL_GRb)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다.
제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되고, 채널의 전위가 약 18V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있는데, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되는 경우, 채널 전위가 약 18V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로, 메모리 셀들은 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb11)의 소오스 라인 그룹(SLb11)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB41 )의 비선택된 (Un) 제1 서브 메모리 블록( MBa41 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLa31)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제1 워드라인 전압(VWL1)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가 될 수 있다. 여기서, 0V는 접지전압을 의미한다.
소오스 라인 그룹(SLa31)과 비트라인들(BL)에 제2 소거전압(Vera2)이 인가되고, 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 제2 턴온전압(Vsl2)이 인가되고, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되면, 제1 서브 메모리 블록(MBa41)의 채널(channel)에 제2 소거전압(Vera2)이 인가될 수 있다. 이때, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되므로, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있으나, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다.
특히, 비선택된 제1 서브 메모리 블록(MBa11)의 소오스 라인 그룹(SLa11)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB41 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb41 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLb31)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 제2 워드라인 그룹(WL_GRb)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다.
제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되고, 채널의 전위가 약 18V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있는데, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되는 경우, 채널 전위가 약 18V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로, 메모리 셀들은 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb11)의 소오스 라인 그룹(SLb11)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
나머지 비선택된 메모리 블록들(MB12~MN44)은 상술한 제1 실시예와 동일하게 동작한다.
상술한 바와 같이, 선택된 메모리 블록(MB31)의 제1 서브 메모리 블록(MBa31)의 소거 동작을 수행하는 동안, 선택된 메모리 블록(MB31)이 포함된 수직방향(Z)으로 적층된 메모리 블록들의 제1 서브 메모리 블록들(MBa11, MBa21, MBa31 및 MBa41)에 연결된 제1 워드라인 그룹(WL_GRa)에는 제1 워드라인 전압(VWL1)이 공통으로 인가된다. 또한, 제2 서브 메모리 블록들(MBb11, MBb21, MBb31 및 MBb41)에 연결된 제2 워드라인 그룹(WL_GRb)에는 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 공통으로 인가된다.
특히, 제1 서브 메모리 블록(MBa31)의 소오스 라인 그룹(SLa21)과 제2 서브 메모리 블록(MBb31)의 소오스 라인 그룹(SLb21)에 각각 서로 다른 소거전압을 인가할 수 있으므로, 고전압인 제1 소거전압(Vera1)을 나누어 인가할 수 있으므로, 급격한 전력소비 증가를 방지할 수 있다.
반도체 시스템의 제3 실시예에 따른 소거 동작을 설명하면 다음과 같다.
MB11~MB41
SLa31 Vera2 SLb31 Vera2

MB41
MBa41
(Un)		 SSL Vsl2
MBb41
(Un)		 SSL Vsl2

WL_GRa
VWL1
WL_GRb		 VWL2
또는
VWL3
DSL Vsl2 DSL Vsl2
BL Vera2 BL Vera2

MB31
MBa31
( Sel ) 		DSL Vsl2
MBb31
(Un)		 DSL Vsl2

WL _ GRa
V WL1
WL_GRb		 VWL2
또는
VWL3
SSL Vsl1 SSL Vsl2
SLa21 Vera1 SLb21 Vera2

MB21
MBa21
( Sel ) 		SSL Vsl1
MBb21
(Un)		 SSL Vsl2

WL _ GRa
V WL1
WL_GRb		 VWL2
또는
VWL3
DSL Vsl2 DSL Vsl2
BL Vera2 BL Vera2

MB11
MBa11
(Un)		 DSL Vsl2
MBb11
(Un)		 DSL Vsl2

WL_GRa
VWL1
WL_GRb		 VWL2
또는
VWL3
SSL Vsl2 SSL Vsl2
SLa11 Vera2 SLb11 Vera2
[표 3]은 수직방향(Z)으로 적층된 각 메모리 블록들의 제1 및 제2 서브 메모리 블록들이 서로 동일한 수직방향으로 배치된 경우, 수직방향(Z)으로 적층된 두 개의 서브 메모리 블록들을 동시에 소거하는 방법을 설명한 표이다. 예를 들면, 소오스 라인 그룹 또는 비트라인들을 서로 공유하는 서브 메모리 블록들을 동시에 소거할 수 있다. [표 3]을 참조하면, 소오스 라인 그룹(SLa21)을 서로 공유하는 'MB31' 메모리 블록의 제1 서브 메모리 블록(MBa31)과 'MB21' 메모리 블록의 제1 서브 메모리 블록(MBa21)을 동시에 소거하는 방법을 예를 들어 설명하도록 한다.
선택된 메모리 블록( MB31 )의 선택된( Sel ) 제1 서브 메모리 블록( MBa31 )
제1 소거전압(Vera1)이 소오스 라인 그룹(SLa21)에 인가되고, 제1 턴온전압(Vsl1)이 소오스 셀렉트 라인들(SSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가되고, 제2 턴온전압(Vsl2)이 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 소거전압(Vera2)이 비트라인들(BL)에 인가된다. 여기서, 비트라인들(BL)은 BL11~BL1k 및 BL21~BL2k를 포함한다.
각 전압을 구체적으로 설명하면, 제1 소거전압(Vera1)은 18V가 될 수 있다. 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제1 턴온전압(Vsl1)은 15V가 될 수 있다. 제2 턴온전압(Vsl2)은 제1 턴온전압(Vsl1)보다 낮은 전압이 될 수 있는데, 예를 들면 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가될 수 있다. 여기서, 0V는 접지전압을 의미한다.
소오스 라인 그룹(SLa21)에 제1 소거전압(Vera1)이 인가되고, 소오스 셀렉트 라인들(SSL)에 제1 턴온전압(Vsl1)이 인가되고, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1이 인가되면, 제1 서브 메모리 블록(MBa31)의 채널(channel)에 소거전압이 인가된다. 이때, 드레인 셀렉트 라인들(DSL)에는 제2 소거전압(Vera2)보다 낮은 제2 턴온전압(Vsl2)이 인가되고, 비트라인들(BL)에는 제2 소거전압(Vera2)이 인가되므로, 드레인 셀렉트 트랜지스터들(도 4의 DST 참조)은 턴오프(turn off)된다. 이러한 조건에서, 채널의 전위가 상승하면 소오스 셀렉트 라인들(SSL)을 플로팅 시킨다. 채널의 전위가 제1 소거전압(Vera1)까지 높아지면 메모리 셀들과 채널 간의 전압차(약 18V) 의해 제1 서브 메모리 블록(MBa31)의 메모리 셀들이 소거된다.
선택된 메모리 블록( MB31 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb31 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLb21)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 제2 워드라인 그룹(WL_GRb)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제1 턴온전압(Vsl1)은 15V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다.
소오스 라인 그룹(SLb21)과 비트라인들(BL)에 제2 소거전압(Vera2)이 인가되고, 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 제2 턴온전압(Vsl2)이 인가되고, 제2 워드라인 그룹(WL_GRb)에 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 인가되면, 제2 서브 메모리 블록(MBb31)의 채널(channel)에 제2 소거전압(Vera2)이 인가될 수 있다. 이때, 제2 워드라인 그룹(WL_GRb)에 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 인가되므로, 메모리 셀들과 채널 간의 전압차가 낮기 때문에 제2 서브 메모리 블록(MBb31)의 메모리 셀들은 소거되지 않는다. 예를 들어, 제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되는 경우, 소오스 라인 그룹(SLa21)과 비트라인들(BL)로부터 인가되는 제2 소거전압(Vera2)에 의해 채널의 전위가 약 9V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로 메모리 셀들은 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되고, 소오스 라인 그룹(SLa21)과 비트라인들(BL)로부터 인가되는 제2 소거전압(Vera2)에 의해 채널의 전위가 약 9V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생하지만 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb31)의 소오스 라인 그룹(SLb21)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)을 인가하므로, 전력소비를 감소시킬 수 있다.
선택된 메모리 블록( MB21 )의 선택된(Sel) 제1 서브 메모리 블록( MBa21 )
'MB21' 메모리 블록의 제1 서브 메모리 블록(MBa21)은 'MB31' 메모리 블록의 제1 서브 메모리 블록(MBa31)과 소오스 라인 그룹(SLa21)을 서로 공유한다. 소오스 라인 그룹(SLa21)에는 제1 소거전압(Vera1)이 인가되기 때문에, 제1 서브 메모리 블록(MBa21)의 소오스 셀렉트 라인들(SSL)에 제1 턴온전압(Vsl1)을 인가한다. 제2 소거전압(Vera2)이 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 드레인 셀렉트 라인들(DSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가된다.
각 전압을 구체적으로 설명하면, 제1 소거전압(Vera1)은 18V가 될 수 있다. 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제1 턴온전압(Vsl1)은 15V가 될 수 있다. 제2 턴온전압(Vsl2)은 제1 턴온전압(Vsl1)보다 낮은 전압이 될 수 있는데, 예를 들면 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가될 수 있다. 여기서, 0V는 접지전압을 의미한다.
소오스 라인 그룹(SLa21)에 제1 소거전압(Vera1)이 인가되고, 소오스 셀렉트 라인들(SSL)에 제1 턴온전압(Vsl1)이 인가되고, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되면, 제1 서브 메모리 블록(MBa31)의 채널(channel)에 소거전압이 인가된다. 이때, 드레인 셀렉트 라인들(DSL)에는 제2 소거전압(Vera2)보다 낮은 제2 턴온전압(Vsl2)이 인가되고, 비트라인들(BL)에는 제2 소거전압(Vera2)이 인가되므로, 드레인 셀렉트 트랜지스터들(도 4의 DST 참조)은 턴오프(turn off)된다. 이러한 조건에서, 채널의 전위가 상승하면 소오스 셀렉트 라인들(SSL)을 플로팅 시킨다. 채널의 전위가 제1 소거전압(Vera1)까지 높아지면 메모리 셀들과 채널 간의 전압차(약 18V) 의해 제1 서브 메모리 블록(MBa31)의 메모리 셀들이 소거된다.
선택된 메모리 블록( MB21 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb21 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLa11)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 제2 워드라인 그룹(WL_GRb)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다.
제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되고, 채널의 전위가 약 18V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있는데, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되는 경우, 채널 전위가 약 18V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로, 메모리 셀들은 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb11)의 소오스 라인 그룹(SLb11)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB11 )의 비선택된 (Un) 제1 서브 메모리 블록( MBa11 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLa11)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가 될 수 있다. 여기서, 0V는 접지전압을 의미한다.
소오스 라인 그룹(SLa21)과 비트라인들(BL)에 제2 소거전압(Vera2)이 인가되고, 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 제2 턴온전압(Vsl2)이 인가되고, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되면, 제1 서브 메모리 블록(MBa11)의 채널(channel)에 제2 소거전압(Vera2)이 인가될 수 있다. 이때, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되므로, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있으나, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다.
특히, 비선택된 제1 서브 메모리 블록(MBa11)의 소오스 라인 그룹(SLa11)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB11 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb11 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLa11)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 제2 워드라인 그룹(WL_GRb)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다.
제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되고, 채널의 전위가 약 18V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있는데, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되는 경우, 채널 전위가 약 18V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로, 메모리 셀들은 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb11)의 소오스 라인 그룹(SLb11)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB41 )의 비선택된 (Un) 제1 서브 메모리 블록( MBa41 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLa31)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제1 워드라인 전압(VWL1)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가 될 수 있다. 여기서, 0V는 접지전압을 의미한다.
소오스 라인 그룹(SLa31)과 비트라인들(BL)에 제2 소거전압(Vera2)이 인가되고, 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 제2 턴온전압(Vsl2)이 인가되고, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되면, 제1 서브 메모리 블록(MBa41)의 채널(channel)에 제2 소거전압(Vera2)이 인가될 수 있다. 이때, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되므로, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있으나, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다.
특히, 비선택된 제1 서브 메모리 블록(MBa11)의 소오스 라인 그룹(SLa11)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB41 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb41 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLb31)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 제2 워드라인 그룹(WL_GRb)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다.
제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되고, 채널의 전위가 약 18V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있는데, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되는 경우, 채널 전위가 약 18V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로, 메모리 셀들은 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb11)의 소오스 라인 그룹(SLb11)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
나머지 비선택된 메모리 블록들(MB12~MN44)은 상술한 제1 실시예와 동일하게 동작한다.
상술한 바와 같이, 선택된 메모리 블록(MB31)의 제1 서브 메모리 블록(MBa31)과 선택된 메모리 블록(MB21)의 제1 서브 메모리 블록(MBa21)의 소거 동작을 동시에 수행하는 동안, 수직방향(Z)으로 적층된 메모리 블록들의 제1 서브 메모리 블록들(MBa11, MBa21, MBa31 및 MBa41)에 연결된 제1 워드라인 그룹(WL_GRa)에는 제1 워드라인 전압(VWL1)이 공통으로 인가된다. 또한, 제2 서브 메모리 블록들(MBb11, MBb21, MBb31 및 MBb41)에 연결된 제2 워드라인 그룹(WL_GRb)에는 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 공통으로 인가된다.
특히, 수직방향으로 서로 인접한 서브 메모리 블록들이 소오스 라인 그룹 또는 비트라인들을 서로 공유하기 때문에, 제1 소거전압(Vera1)이 인가되는 소오스 라인 그룹 또는 비트라인들을 서로 공유하는 서브 메모리 블록들을 동시에 소거할 수 있으므로, 소거동작 수행 시 전력소비를 감소시킬 수 있다.
반도체 시스템의 제4 실시예에 따른 소거 동작을 설명하면 다음과 같다.
MB11~MB41
SLa31 Vera2 SLb31 Vera2

MB41
MBa41
(Un)		 SSL Vsl2
MBb41
(Un)		 SSL Vsl2

WL_GRa
VWL1
WL_GRb		 VWL2
또는
VWL3
DSL Vsl2 DSL Vsl2
BL Vera2 BL Vera2

MB31
MBa31
( Sel ) 		DSL Vsl2
MBb31
(Un)		 DSL Vsl2

WL _ GRa
V WL1
WL_GRb		 VWL2
또는
VWL3
SSL Vsl1 SSL Vsl2
SLa21 Vera1 SLb21 Vera2

MB21
MBa21
(Un)		 SSL Vsl2
MBb21
(Un)		 SSL Vsl2

WL_GRa
VWL1
WL_GRb		 VWL2
또는
VWL3
DSL Vsl2 DSL Vsl2
BL Vera2 BL Vera2

MB11
MBa11
( Sel ) 		DSL Vsl2
MBb11
(Un)		 DSL Vsl2

WL _ GRa
V WL1
WL_GRb		 VWL2
또는
VWL3
SSL Vsl1 SSL Vsl2
SLa11 Vera1 SLb11 Vera2
[표 4]는 수직방향(Z)으로 적층된 각 메모리 블록들의 제1 및 제2 서브 메모리 블록들이 서로 동일한 수직방향으로 배치된 경우, 수직방향(Z)으로 적층된 두 개의 서브 메모리 블록들을 동시에 소거하는 방법을 설명한 표이다. 예를 들면, 소오스 라인 그룹 또는 비트라인들을 서로 공유하지 않는 서브 메모리 블록들을 동시에 소거할 수 있다. [표 4]를 참조하면, 'MB11' 메모리 블록의 제1 서브 메모리 블록(MBa11)과 'MB31' 메모리 블록의 제1 서브 메모리 블록(MBa31)을 동시에 소거하는 방법을 예를 들어 설명하도록 한다.
선택된 메모리 블록( MB11 )의 선택된( Sel ) 제1 서브 메모리 블록( MBa11 )
제1 소거전압(Vera1)이 소오스 라인 그룹(SLa11)에 인가되고, 제1 턴온전압(Vsl1)이 소오스 셀렉트 라인들(SSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가되고, 제2 턴온전압(Vsl2)이 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 소거전압(Vera2)이 비트라인들(BL)에 인가된다. 여기서, 비트라인들(BL)은 BL11~BL1k 및 BL21~BL2k를 포함한다.
각 전압을 구체적으로 설명하면, 제1 소거전압(Vera1)은 18V가 될 수 있다. 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제1 턴온전압(Vsl1)은 15V가 될 수 있다. 제2 턴온전압(Vsl2)은 제1 턴온전압(Vsl1)보다 낮은 전압이 될 수 있는데, 예를 들면 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가될 수 있다. 여기서, 0V는 접지전압을 의미한다.
소오스 라인 그룹(SLa11)에 제1 소거전압(Vera1)이 인가되고, 소오스 셀렉트 라인들(SSL)에 제1 턴온전압(Vsl1)이 인가되고, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되면, 제1 서브 메모리 블록(MBa11)의 채널(channel)에 소거전압이 인가된다. 이때, 드레인 셀렉트 라인들(DSL)에는 제2 소거전압(Vera2)보다 낮은 제2 턴온전압(Vsl2)이 인가되고, 비트라인들(BL)에는 제2 소거전압(Vera2)이 인가되므로, 드레인 셀렉트 트랜지스터들(도 4의 DST 참조)은 턴오프(turn off)된다. 이러한 조건에서, 채널의 전위가 상승하면 소오스 셀렉트 라인들(SSL)을 플로팅 시킨다. 채널의 전위가 제1 소거전압(Vera1)까지 높아지면 메모리 셀들과 채널 간의 전압차(약 18V) 의해 제1 서브 메모리 블록(MBa11)의 메모리 셀들이 소거된다.
선택된 메모리 블록( MB31 )의 선택된( Sel ) 제1 서브 메모리 블록( MBa31 )
제1 소거전압(Vera1)이 소오스 라인 그룹(SLa21)에 인가되고, 제1 턴온전압(Vsl1)이 소오스 셀렉트 라인들(SSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가되고, 제2 턴온전압(Vsl2)이 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 소거전압(Vera2)이 비트라인들(BL)에 인가된다. 여기서, 비트라인들(BL)은 BL11~BL1k 및 BL21~BL2k를 포함한다.
각 전압을 구체적으로 설명하면, 제1 소거전압(Vera1)은 18V가 될 수 있다. 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제1 턴온전압(Vsl1)은 15V가 될 수 있다. 제2 턴온전압(Vsl2)은 제1 턴온전압(Vsl1)보다 낮은 전압이 될 수 있는데, 예를 들면 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가될 수 있다. 여기서, 0V는 접지전압을 의미한다.
소오스 라인 그룹(SLa21)에 제1 소거전압(Vera1)이 인가되고, 소오스 셀렉트 라인들(SSL)에 제1 턴온전압(Vsl1)이 인가되고, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되면, 제1 서브 메모리 블록(MBa31)의 채널(channel)에 소거전압이 인가된다. 이때, 드레인 셀렉트 라인들(DSL)에는 제2 소거전압(Vera2)보다 낮은 제2 턴온전압(Vsl2)이 인가되고, 비트라인들(BL)에는 제2 소거전압(Vera2)이 인가되므로, 드레인 셀렉트 트랜지스터들(도 4의 DST 참조)은 턴오프(turn off)된다. 이러한 조건에서, 채널의 전위가 상승하면 소오스 셀렉트 라인들(SSL)을 플로팅 시킨다. 채널의 전위가 제1 소거전압(Vera1)까지 높아지면 메모리 셀들과 채널 간의 전압차(약 18V) 의해 제1 서브 메모리 블록(MBa31)의 메모리 셀들이 소거된다.
선택된 메모리 블록( MB11 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb11 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLa11)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 제2 워드라인 그룹(WL_GRb)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다.
제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되고, 채널의 전위가 약 18V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있는데, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되는 경우, 채널 전위가 약 18V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로, 메모리 셀들은 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb11)의 소오스 라인 그룹(SLb11)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
선택된 메모리 블록( MB31 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb31 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLa21)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 제2 워드라인 그룹(WL_GRb)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다.
제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되고, 채널의 전위가 약 18V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있는데, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되는 경우, 채널 전위가 약 18V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로, 메모리 셀들은 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb31)의 소오스 라인 그룹(SLb21)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB21 )의 비선택된 (Un) 제1 서브 메모리 블록( MBa21 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLa21)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가 될 수 있다. 여기서, 0V는 접지전압을 의미한다.
소오스 라인 그룹(SLa21)과 비트라인들(BL)에 제2 소거전압(Vera2)이 인가되고, 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 제2 턴온전압(Vsl2)이 인가되고, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되면, 제1 서브 메모리 블록(MBa21)의 채널(channel)에 제2 소거전압(Vera2)이 인가될 수 있다. 이때, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되므로, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있으나, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다.
특히, 비선택된 제1 서브 메모리 블록(MBa21)의 소오스 라인 그룹(SLa21)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB21 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb21 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLb21)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 제2 워드라인 그룹(WL_GRb)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다.
제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되고, 채널의 전위가 약 18V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있는데, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되는 경우, 채널 전위가 약 18V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로, 메모리 셀들은 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb21)의 소오스 라인 그룹(SLb11)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB41 )의 비선택된 (Un) 제1 서브 메모리 블록( MBa41 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLa31)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제1 워드라인 전압(VWL1)이 제1 워드라인 그룹(WL_GRa)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제1 워드라인 전압(VWL1)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다. 제1 워드라인 전압(VWL1)은 0V가 될 수 있다. 여기서, 0V는 접지전압을 의미한다.
소오스 라인 그룹(SLa21)과 비트라인들(BL)에 제2 소거전압(Vera2)이 인가되고, 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 제2 턴온전압(Vsl2)이 인가되고, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되면, 제1 서브 메모리 블록(MBa31)의 채널(channel)에 제2 소거전압(Vera2)이 인가될 수 있다. 이때, 제1 워드라인 그룹(WL_GRa)에 제1 워드라인 전압(VWL1)이 인가되므로, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있으나, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다.
특히, 비선택된 제1 서브 메모리 블록(MBa41)의 소오스 라인 그룹(SLa31)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
비선택된 메모리 블록( MB41 )의 비선택된 (Un) 제2 서브 메모리 블록( MBb41 )
제2 소거전압(Vera2)이 소오스 라인 그룹(SLb31)과 비트라인들(BL)에 인가되고, 제2 턴온전압(Vsl2)이 소오스 셀렉트 라인들(SSL)과 드레인 셀렉트 라인들(DSL)에 인가되고, 제2 또는 제3 워드라인 전압(VWL2 또는 VWL3)이 제2 워드라인 그룹(WL_GRb)에 인가된다.
각 전압을 구체적으로 설명하면, 제2 소거전압(Vera2)은 제1 소거전압(Vera1)의 1/2인 9V가 될 수 있다. 제2 턴온전압(Vsl2)은 제2 소거전압(Vera2)보다 약 2V 낮은 7V가 될 수 있다. 제2 워드라인 전압(VWL2)은 제2 소거전압(Vera2)과 같은 9V가 될 수 있다. 제3 워드라인 전압(VWL3)은 제1 소거전압(Vera1)과 같은 18V가 될 수 있다.
제2 워드라인 그룹(WL_GRb)에 제2 워드라인 전압(VWL2; 예컨대 9V)이 인가되고, 채널의 전위가 약 18V로 높아질 경우, 메모리 셀들과 채널 간 약 9V의 전압차가 발생할 수 있는데, 이 정도의 전압차로는 메모리 셀들이 소거되지 않는다. 또는, 제2 워드라인 그룹(WL_GRb)에 제3 워드라인 전압(VWL3; 예컨대 18V)이 인가되는 경우, 채널 전위가 약 18V로 높아지더라도, 메모리 셀들과 채널 간 전압차가 발생하지 않으므로, 메모리 셀들은 소거되지 않는다.
특히, 비선택된 제2 서브 메모리 블록(MBb41)의 소오스 라인 그룹(SLb31)과 비트라인들(BL)에 제1 소거전압(Vera1)보다 낮은 제2 소거전압(Vera2)이 인가되므로, 소거 동작시 전력소비를 감소할 수 있다.
나머지 비선택된 메모리 블록들(MB12~MN44)은 상술한 제1 실시예와 동일하게 동작한다.
상술한 바와 같이, 서브 메모리 블록들이 소오스 라인 그룹 또는 비트라인들을 서로 공유하지 않더라도 다수의 서브 메모리 블록들을 동시에 소거함으로써, 소거동작 시간을 단축할 수 있으며, 소거동작 수행 시 전력소비를 감소시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 반도체 시스템 1100: 데이터 저장부
1200: 메모리 제어부 100: 메모리 셀 어레이
200: 회로그룹 210: 전압 생성 회로
220: 로우 디코더 230: 컬럼 디코더
240: 입출력 회로 300: 제어회로
MB11~MB44: 메모리 블록

Claims (16)

  1. 데이터가 저장되며 종방향 및 수직방향으로 배열된 메모리 블록들과, 상기 메모리 블록들의 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 회로그룹과, 상기 회로그룹을 제어하는 제어회로를 포함하는 데이터 저장부; 및
    상기 데이터 저장부를 제어하는 메모리 제어부를 포함하며,
    상기 메모리 블록들 각각은 다수의 서브 메모리 블록들을 포함하고,
    상기 종방향으로 배열된 메모리 블록들의 상기 서브 메모리 블록들은 비트라인들을 서로 공유하고, 워드라인들 및 소오스 라인들을 서로 공유하지 않도록 구성되고,
    상기 수직방향으로 배열된 메모리 블록들의 상기 서브 메모리 블록들은 상기 비트라인들 또는 상기 소오스 라인들을 서로 공유하도록 구성된 반도체 시스템.
  2. 제1항에 있어서,
    상기 수직방향으로 배열된 메모리 블록들의 상기 서브 메모리 블록들 중 일부 서브 메모리 블록들의 워드라인들은 제1 워드라인 그룹에 공통으로 연결되고, 나머지 서브 메모리 블록들의 워드라인들은 제2 워드라인 그룹에 공통으로 연결된 반도체 시스템.
  3. 제2항에 있어서,
    상기 제1 워드라인 그룹에 연결된 상기 서브 메모리 블록들과 상기 제2 워드라인 그룹에 연결된 상기 서브 메모리 블록들은 서로 동일한 수직방향으로 적층되거나, 지그재그로 적층된 반도체 시스템.
  4. 제1항에 있어서, 상기 회로그룹은,
    동작신호에 응답하여 다양한 레벨의 전압들을 생성하도록 구성된 전압 생성 회로;
    로우 어드레스에 응답하여 상기 전압 생성 회로에서 생성된 상기 전압들을 상기 메모리 블록들 중 선택된 메모리 블록에 전달하도록 구성된 로우 디코더;
    컬럼 어드레스에 응답하여 상기 선택된 메모리 블록들과 데이터를 주고받도록 구성된 컬럼 디코더; 및
    외부로부터 전달받은 데이터를 상기 컬럼 디코더에 전달하거나, 상기 컬럼 디코더로부터 전달받은 데이터를 상기 제어회로 또는 외부로 전달하도록 구성된 입출력 회로를 포함하는 반도체 시스템.
  5. 종방향 및 수직방향으로 배열되고, 각각 제1 서브 메모리 블록과 제2 서브 메모리 블록들로 이루어진 메모리 블록들을 포함하는 반도체 시스템의 소거 동작에 있어서,
    상기 메모리 블록들 중 선택된 메모리 블록의 상기 제1 서브 메모리 블록의 채널과 메모리 셀들 간의 전압차를 높여, 상기 선택된 메모리 블록의 상기 제1 서브 메모리 블록에 포함된 메모리 셀들을 소거하되,
    상기 제1 서브 메모리 블록의 상기 메모리 셀들을 소거하는 동안, 상기 선택된 메모리 블록의 상기 제2 서브 메모리 블록의 채널과 메모리 셀들 간의 전압차를 낮추어, 상기 선택된 메모리 블록의 상기 제2 서브 메모리 블록에 포함된 메모리 셀들이 소거되지 않도록 하는 단계를 포함하는 반도체 시스템의 동작 방법.
  6. 제5항에 있어서,
    상기 선택된 메모리 블록의 상기 제1 서브 메모리 블록에 포함된 상기 메모리 셀들을 소거하기 위하여,
    상기 선택된 메모리 블록의 상기 제1 서브 메모리 블록에 연결된 소오스 라인 그룹에 제1 소거전압을 인가하고, 소오스 셀렉트 라인에 제1 턴온전압을 인가하고, 워드라인들에 제1 워드라인 전압을 인가하고, 드레인 셀렉트 라인에 상기 제1 턴온전압보다 낮은 제2 턴온전압을 인가하고, 비트라인들에 상기 제1 소거전압보다 낮은 제2 소거전압을 인가하는 반도체 시스템의 동작 방법.
  7. 제6항에 있어서,
    상기 제1 서브 메모리 블록의 상기 메모리 셀들을 소거하는 동안, 상기 선택된 메모리 블록의 상기 제2 서브 메모리 블록에 포함된 상기 메모리 셀들이 소거되지 않도록,
    상기 선택된 메모리 블록의 상기 제2 서브 메모리 블록에 연결된 소오스 라인 그룹에 상기 제2 소거전압을 인가하고, 소오스 셀렉트 라인에 상기 제1 턴온전압을 인가하고, 워드라인들에 상기 제1 워드라인 전압보다 높은 제2 또는 제3 워드라인 전압을 인가하고, 드레인 셀렉트 라인에 상기 제2 턴온전압을 인가하고, 비트라인들에 상기 제2 소거전압을 인가하여 상기 메모리 셀들이 소거되지 않도록 하는 반도체 시스템의 동작 방법.
  8. 제6항에 있어서,
    상기 수직방향으로 적층된 서로 다른 메모리 블록들의 상기 제1 서브 메모리 블록들과 상기 제2 서브 메모리 블록들이 서로 지그재그로 적층된 경우, 상기 선택된 메모리 블록에 포함된 상기 제1 서브 메모리 블록의 상기 소오스 라인 그룹을 공유하는 인접 메모리 블록의 상기 제2 서브 메모리 블록에 포함된 메모리 셀들이 소거되지 않도록,
    상기 인접 메모리 블록의 상기 제2 서브 메모리 블록에 연결된 소오스 셀렉트 라인에 상기 제1 턴온전압을 인가하고, 워드라인들에 제2 또는 제3 워드라인 전압을 인가하고, 드레인 셀렉트 라인에 상기 제2 턴온전압을 인가하고, 비트라인들에 상기 제2 소거전압을 인가하는 반도체 시스템의 동작 방법.
  9. 제8항에 있어서,
    상기 선택된 메모리 블록과 상기 수직방향으로 적층된 메모리 블록들 중, 상기 선택된 메모리 블록을 제외한 나머지 메모리 블록들의 제1 서브 메모리 블록들에 포함된 메모리 셀들이 소거되지 않도록,
    상기 나머지 메모리 블록들의 제1 서브 메모리 블록들에 연결된 소오스 라인 그룹들과 비트라인들에 상기 제2 소거전압을 인가하고, 소오스 셀렉트 라인들에 상기 제2 턴온전압을 인가하고, 워드라인들에 상기 제1 워드라인 전압을 인가하고, 드레인 셀렉트 라인에 상기 제2 턴온전압을 인가하는 반도체 시스템의 동작 방법.
  10. 제8항에 있어서,
    상기 선택된 메모리 블록과 상기 수직방향으로 적층된 메모리 블록들 중, 상기 선택된 메모리 블록 및 상기 인접 메모리 블록의 상기 제2 서브 메모리 블록을 제외한 나머지 메모리 블록들의 제2 서브 메모리 블록들에 포함된 메모리 셀들이 소거되지 않도록,
    상기 나머지 메모리 블록들의 제2 서브 메모리 블록들에 연결된 소오스 라인 그룹들과 비트라인들에 상기 제2 소거전압을 인가하고, 소오스 셀렉트 라인들에 상기 제2 턴온전압을 인가하고, 워드라인들에 상기 제2 또는 제3 워드라인 전압을 인가하고, 드레인 셀렉트 라인에 상기 제2 턴온전압을 인가하는 반도체 시스템의 동작 방법.
  11. 제6항에 있어서,
    상기 수직방향으로 적층된 서로 다른 메모리 블록들의 상기 제1 서브 메모리 블록들이 서로 적층되고, 상기 수직방향으로 적층된 서로 다른 메모리 블록들의 상기 제2 서브 메모리 블록들이 서로 적층된 경우, 상기 선택된 메모리 블록에 포함된 상기 제1 서브 메모리 블록의 상기 소오스 라인 그룹을 공유하는 인접 메모리 블록의 상기 제1 서브 메모리 블록에 포함된 메모리 셀들이 소거되지 않도록,
    상기 인접 메모리 블록의 상기 제1 서브 메모리 블록에 연결된 소오스 셀렉트 라인에 상기 제2 턴온전압을 인가하고, 워드라인들에 상기 제1 워드라인 전압을 인가하고, 드레인 셀렉트 라인에 상기 제2 턴온전압을 인가하고, 비트라인들에 상기 제2 소거전압을 인가하는 반도체 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 선택된 메모리 블록과 상기 인접 메모리 블록의 상기 제1 서브 메모리 블록들들 제외한 나머지 메모리 블록들의 제1 및 제2 서브 메모리 블록들에 포함된 메모리 셀들이 소거되지 않도록,
    상기 나머지 메모리 블록들의 상기 제1 및 제2 서브 메모리 블록들에 연결된 소오스 라인 그룹들과 비트라인들에 상기 제2 소거전압을 인가하고, 소오스 셀렉트 라인들에 상기 제2 턴온전압을 인가하고, 워드라인들에 상기 제1 워드라인 전압을 인가하고, 드레인 셀렉트 라인에 상기 제2 턴온전압을 인가하는 반도체 시스템의 동작 방법.
  13. 제11항에 있어서,
    상기 소거 동작시, 상기 선택된 메모리 블록에 포함된 상기 제1 서브 메모리 블록의 상기 소오스 라인 그룹을 공유하는 인접 메모리 블록이 더 선택된 경우, 상기 인접 메모리 블록의 제1 서브 메모리 블록에 포함된 메모리 셀들이 소거되도록,
    상기 인접 메모리 블록의 상기 제1 서브 메모리 블록에 연결된 소오스 셀렉트 라인들에 상기 제1 턴온전압을 인가하고, 워드라인들에 상기 제1 워드라인 전압을 인가하고, 드레인 셀렉트 라인들에 상기 제2 턴온전압을 인가하고, 비트라인들에 상기 제2 소거전압을 인가하는 반도체 시스템의 동작 방법.
  14. 제11항에 있어서,
    상기 소거 동작시, 상기 선택된 메모리 블록과 동일한 수직방향으로 적층된 메모리 블록들 중, 상기 선택된 메모리 블록에 포함된 상기 제1 서브 메모리 블록과 상기 소오스 라인 그룹 및 상기 비트라인들을 서로 공유하지 않는 다른 메모리 블록이 더 선택된 경우, 상기 다른 메모리 블록의 제1 서브 메모리 블록에 포함된 메모리 셀들이 소거되도록,
    상기 다른 메모리 블록의 상기 제1 서브 메모리 블록에 연결된 소오스 셀렉트 라인들에 상기 제1 턴온전압을 인가하고, 워드라인들에 상기 제1 워드라인 전압을 인가하고, 드레인 셀렉트 라인들에 상기 제2 턴온전압을 인가하고, 비트라인들에 상기 제2 소거전압을 인가하는 반도체 시스템의 동작 방법.
  15. 제6항에 있어서,
    상기 제1 소거전압은 18V, 상기 제2 소거전압은 9V, 상기 제1 턴온전압은 15V, 상기 제2 턴온전압은 7V, 상기 제1 워드라인 전압은 0V인 반도체 시스템의 동작 방법.
  16. 제7항에 있어서,
    상기 제2 워드라인 전압은 9V, 상기 제3 워드라인 전압은 18V인 반도체 시스템의 동작 방법.
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