KR102608887B1 - 반도체 장치 - Google Patents

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Abstract

기판 상부에 형성된 제 1 회로 형성 영역; 상기 제 1 회로 형성 영역 상부에 형성된 제 1 층간 절연막; 상기 제 1 층간 절연막 상부에 형성된 제 1 메탈층; 상기 제 1 메탈층 상부에 형성된 제 2 층간 절연막; 및 상기 제 2 층간 절연막 상부에 형성된 제2 회로 형성 영역을 포함하며, 상기 제 1 회로 형성 영역이 포함하는 제 1 회로 및 제 2 회로와 상기 제 2 회로 형성 영역이 포함하는 제 3 회로가 전기적으로 연결된 것을 특징으로 한다.

Description

반도체 장치{Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치에 관한 것이다.
반도체 장치는 고속화, 소형화, 저전력화, 및 대용량화의 방향으로 발전되고 있다.
반도체 장치의 면적 효율을 높여 소형화, 고속화, 및 저전력화를 이루기 위해 개발이 계속되고 있다.
본 발명은 면적 효율을 높일 수 있는 반도체 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 기판 상부에 형성된 제 1 회로 형성 영역; 상기 제 1 회로 형성 영역 상부에 형성된 제 1 층간 절연막; 상기 제 1 층간 절연막 상부에 형성된 제 1 메탈층; 상기 제 1 메탈층 상부에 형성된 제 2 층간 절연막; 및 상기 제 2 층간 절연막 상부에 형성된 제2 회로 형성 영역을 포함하며, 상기 제 1 회로 형성 영역이 포함하는 제 1 회로 및 제 2 회로와 상기 제 2 회로 형성 영역이 포함하는 제 3 회로가 전기적으로 연결된 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치는 기판 상부에 형성된 제 1 회로 형성 영역; 상기 제 1 회로 형성 영역 상부에 형성된 제 1 층간 절연막; 상기 제 1 층간 절연막 상부에 형성된 제 1 메탈층; 상기 제 1 메탈층 상부에 형성된 제 2 층간 절연막; 및 상기 제 2 층간 절연막 상부에 형성된 제2 회로 형성 영역을 포함하며, 상기 제 2 회로 형성 영역은 상기 제 2 층간 절연막 상부에 제 2 메탈층을 형성하고, 상기 제 2 메탈층 상부에서 OTS 층을 형성하며, 상기 OTS 층 상부에 상기 제 3 메탈층을 형성하여, 상기 제 2 메탈층, 상기 OTS 층 및 상기 제 3 메탈층을 포함하는 OTS 트랜지스터로 형성된 회로를 포함한다.
본 발명에 따른 반도체 메모리 장치는 면적 효율을 높일수 있는 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 도면,
도 3은 도 1의 비교 회로의 구성도,
도 4는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 기판(100), 제1 회로 형성 영역(200), 제 1 층간 절연막(300), 제 1 메탈층(400), 제 2 층간 절연막(500), 및 제 2 회로 형성 영역(600)을 포함할 수 있다.
상기 기판(100)의 상부에 상기 제 1 회로 형성 영역(200)이 형성될 수 있다.
상기 제 1 회로 형성 영역(200)과 상기 제 1 메탈층(400) 사이에 상기 제 1 층간 절연막(300)이 형성될 수 있다.
상기 제 2 회로 형성 영역(600)과 상기 제 1 메탈층(400) 사이에 상기 제 2 층간 절연막(500)이 형성될 수 있다.
상기 제 1 회로 형성 영역(200)은 반도체 장치의 주변 회로 및 코어 회로들이 형성되는 영역으로 MOS 트랜지스터들이 형성될 수 있는 영역이라 할 수 있다.
상기 제 1 메탈층(400)은 콘택을 통해 상기 제 1 회로 형성 영역(200)과 전기적으로 연결될 수 있고, 상기 제 1 회로 형성 영역(200)에 형성된 MOS 트랜지스터들 사이를 연결하거나 MOS 트랜지스터들에 전원 전압을 공급하는 신호 라인들을 포함할 수 있다.
상기 제 2 회로 형성 영역(600)은 제 2 메탈층(610), OTS층(621, Ovonic Threshold Switch), 및 제 3 메탈층(630)을 포함할 수 있다.
상기 제 2 메탈층(610)은 상기 제 2 층간 절연막(610) 상부에 형성될 수 있다.
상기 OTS 층(620)은 상기 제 2 메탈층(610) 상부에 형성될 수 있다.
상기 제 3 메탈층(630)은 상기 OTS 층(620) 상부에 형성될 수 있다.
상기 제 2 메탈층(610), 상기 OTS 층(620) 및 상기 제 3 메탈층(630) 각각은 콘택을 통해 상기 제 1 메탈층(400)과 전기적으로 연결될 수 있다. 그러므로, 상기 제 1 회로 형성 영역(200)과 상기 제 2 회로 형성 영역(600)은 전기적으로 연결될 수 있다.
상기 제 2 및 제 2 메탈층(610, 630)은 트랜지스터의 드레인과 소오스 역할을 수행할 수 있고, 상기 OTS 층(620)은 트랜지스터의 게이트 역할을 수행할 수 있어, 상기 제 2 회로 형성 영역(600)은 OTS로 구성된 트랜지스터들을 형성할 수 있다. 이때, 상기 OTS 층(620)에 P형 불순물이 첨가될 경우 상기 제 2 메탈층(610), 상기 OTS층(620), 및 상기 제 3 메탈층(630)으로 P형 OTS 트랜지스터가 구성될 수 있다. 또한 상기 OTS층(630)에 N형 불순물이 첨가될 경우 상기 제 2 메탈층(610), 상기 OTS 층(620), 및 상기 제 3 메탈층(630)으로 N형 OTS 트랜지스터가 구성될 수 있다.
그러므로, 상기 제 2 회로 형성 영역(600)에 회로 구현이 가능할 수 있다.
예를 들어, 도 2에 도시된 바와 같이 본 발명의 실시예에 따른 반도체 장치가 구성될 수 있다.
상기 제 1 회로 형성 영역(200)은 상기 제 2 회로 형성 영역(600)으로 신호를 전달할 수 있고, 상기 제 2 회로 형성 영역(600)으로부터 신호를 입력 받을 수 있다.
예를 들어, 상기 제 1 회로 형성 영역(200)은 퓨즈 어레이(210), 및 리페어 회로(220)를 포함할 수 있다. 상기 제 2 회로 형성 영역(600)은 비교 회로(640)를 포함할 수 있다.
상기 제 1 회로 형성 영역(200)은 어드레스(ADD)와 퓨즈 정보(F_in)를 상기 제 2 회로 형성 영역(600)의 비교 회로(640)에 제공할 수 있다. 이때, 상기 퓨즈 정보(F_in)는 상기 퓨즈 어레이(210)로부터 제공될 수 있다.
상기 제 2 회로 형성 영역(600)의 비교 회로(640)은 상기 어드레스(ADD)와 상기 퓨즈 정보(F_in)가 동일한지를 비교하여 비교 결과 신호(Hit_in)를 상기 제 1 회로 형성 영역(200)의 리페어 회로(220)에 제공할 수 있다.
상기 비교 회로(640)는 제 1 및 제 2 P형 OTS 트랜지스터(OTP_1, OTP_2), 및 제 1 및 제 2 N형 OTS 트랜지스터(OTN_1, OTN_2)를 포함할 수 있다. 상기 제 1 P형 OTS 트랜지스터(OTP_1)는 일단에 외부 전압(VDD)을 인가 받고, 제어단에 상기 어드레스(ADD)를 입력 받는다. 상기 제 1 N형 OTS 트랜지스터(OTN_1)는 일단에 상기 제 1 P형 OTS 트랜지스터(OTP_1)의 타단이 연결되고, 제어단에 상기 어드레스(ADD)를 입력 받으며, 타단에 접지단(VSS)이 연결된다. 상기 제 2 N형 OTS 트랜지스터(OTN_2)는 일단에 상기 제 1 N형 OTS 트랜지스터(OTN_1)와 상기 제 1 P형 OTS 트랜지스터(OTP_1)가 연결된 노드가 연결되고, 제어단에 상기 퓨즈 정보(F_in)가 입력된다. 상기 제 2 P형 OTS 트랜지스터(OTP_2)는 일단에 상기 어드레스(ADD)를 입력 받고, 제어단에 상기 퓨즈 정보(F_in)를 입력 받는다. 이때, 상기 제 2 P형 OTS 트랜지스터(OTP_2)의 타단과 상기 제 2 N형 OTS 트랜지스터(OTN_2)의 타단이 연결된 노드에서 상기 비교 결과 신호(Hit_in)가 출력된다. 상기 제 1 및 제 2 P형 OTS 트랜지스터(OTP_1, OTP_2), 및 상기 제 1 및 제 2 N형 OTS 트랜지스터(OTN_1, OTN_2) 각각의 일단과 타단은 도 1에 도시된 상기 제 2 메탈(610)과 상기 제 3 메탈(630)에 연결된 콘택일 수 있고, 상기 제 1 및 제 2 P형 OTS 트랜지스터(OTP_1, OTP_2), 및 상기 제 1 및 제 2 N형 OTS 트랜지스터(OTN_1, OTN_2) 각각의 제어단은 상기 OTS 층(620)에 연결된 콘택일 수 있다.
이와 같이 구성된 상기 비교 회로(640)는 다음과 같이 동작한다.
상기 어드레스(ADD)가 하이 레벨이고, 상기 퓨즈 정보(F_in)가 하이 레벨일 경우를 설명한다.
상기 제 1 P형 OTS 트랜지스터(OTP_1)는 하이 레벨의 상기 어드레스(ADD)를 입력 받아 턴오프된다.
상기 제 1 N형 OTS 트랜지스터(OTN_1)는 하이 레벨의 상기 어드레스(ADD)를 입력 받아 턴온된다. 턴온된 상기 제 1 N형 OTS 트랜지스터(OTN_1)는 로우 레벨의 신호를 상기 제 2 N형 OTS 트랜지스터(OTN_2)에 제공한다.
상기 제 2 N형 OTS 트랜지스터(OTN_2)는 하이 레벨의 상기 퓨즈 정보(F_in)를 입력 받아 턴온된다.
상기 제 2 P형 OTS 트랜지스터(OTP_2)는 하이 레벨의 상기 퓨즈 정보(F_in)를 입력 받아 턴오프된다.
턴온된 상기 제 2 N형 OTS 트랜지스터(OTN_2)는 상기 제 1 N형 OTS 트랜지스터(OTN_1)로부터 제공된 로우 레벨의 신호를 상기 비교 결과 신호(Hit_in)로서 출력한다. 그러므로 상기 비교 결과 신호(Hit_in)는 로우 레벨의 신호로 출력된다.
상기 비교 회로(640)는 상기 어드레스(ADD)와 상기 퓨즈 정보(F_in)가 모두 하이 레벨로 동일할 경우 로우 레벨의 상기 비교 결과 신호(Hit_in)를 출력할 수 있다.
상기 어드레스(ADD)가 하이 레벨이고, 상기 퓨즈 정보(F_in)가 로우 레벨일 경우를 설명한다.
상기 제 1 P형 OTS 트랜지스터(OTP_1)는 하이 레벨의 상기 어드레스(ADD)를 입력 받아 턴오프된다.
상기 제 1 N형 OTS 트랜지스터(OTN_1)는 하이 레벨의 상기 어드레스(ADD)를 입력 받아 턴온된다. 턴온된 상기 제 1 N형 OTS 트랜지스터(OTN_1)는 로우 레벨의 신호를 상기 제 2 N형 OTS 트랜지스터(OTN_2)에 제공한다.
상기 제 2 N형 OTS 트랜지스터(OTN_2)는 로우 레벨의 상기 퓨즈 정보(F_in)를 입력 받아 턴오프된다.
상기 제 2 P형 OTS 트랜지스터(OTP_2)는 로우 레벨의 상기 퓨즈 정보(F_in)를 입력 받아 턴온된다.
턴온된 상기 제 2 P형 OTS 트랜지스터(OTP_2)는 하이 레벨의 어드레스(ADD)를 상기 비교 결과 신호(Hit_in)로서 출력한다. 그러므로 상기 비교 결과 신호(Hit_in)는 하이 레벨의 신호로 출력된다.
상기 비교 회로(640)는 상기 어드레스(ADD)가 하이 레벨이고, 상기 퓨즈 정보(F_in)가 로우 레벨로 다를 경우 하이 레벨의 상기 비교 결과 신호(Hit_in)를 출력할 수 있다.
상기 어드레스(ADD)가 로우 레벨이고, 상기 퓨즈 정보(F_in)가 하이 레벨일 경우를 설명한다.
상기 제 1 P형 OTS 트랜지스터(OTP_1)는 로우 레벨의 상기 어드레스(ADD)를 입력 받아 턴온된다. 턴온된 상기 제 1 P형 OTS 트랜지스터(OTP_1)는 하이 레벨의 신호를 상기 제 2 N형 OTS 트랜지스터(OTN_2)에 제공한다.
상기 제 1 N형 OTS 트랜지스터(OTN_1)는 로우 레벨의 상기 어드레스(ADD)를 입력 받아 턴오프된다.
상기 제 2 N형 OTS 트랜지스터(OTN_2)는 하이 레벨의 상기 퓨즈 정보(F_in)를 입력 받아 턴온된다.
상기 제 2 P형 OTS 트랜지스터(OTP_2)는 하이 레벨의 상기 퓨즈 정보(F_in)를 입력 받아 턴오프된다.
턴온된 상기 제 2 N형 OTS 트랜지스터(OTN_2)는 상기 제 1 P형 OTS 트랜지스터(OTP_1)로부터 제공된 하이 레벨의 신호를 상기 비교 결과 신호(Hit_in)로서 출력한다. 그러므로 상기 비교 결과 신호(Hit_in)는 하이 레벨의 신호로 출력된다.
상기 비교 회로(640)는 상기 어드레스(ADD)가 로우 레벨이고 상기 퓨즈 정보(F_in)가 하이 레벨로 다를 경우 하이 레벨의 상기 비교 결과 신호(Hit_in)를 출력할 수 있다.
상기 어드레스(ADD)가 로우 레벨이고, 상기 퓨즈 정보(F_in)가 로우 레벨일 경우를 설명한다.
상기 제 1 P형 OTS 트랜지스터(OTP_1)는 로우 레벨의 상기 어드레스(ADD)를 입력 받아 턴온된다. 턴온된 상기 제 1 P형 OTS 트랜지스터(OTP_1)는 하이 레벨의 신호를 상기 제 2 N형 OTS 트랜지스터(OTN_2)에 제공한다.
상기 제 1 N형 OTS 트랜지스터(OTN_1)는 로우 레벨의 상기 어드레스(ADD)를 입력 받아 턴오프된다.
상기 제 2 N형 OTS 트랜지스터(OTN_2)는 로우 레벨의 상기 퓨즈 정보(F_in)를 입력 받아 턴오프된다.
상기 제 2 P형 OTS 트랜지스터(OTP_2)는 로우 레벨의 상기 퓨즈 정보(F_in)를 입력 받아 턴온된다.
턴온된 상기 제 2 P형 OTS 트랜지스터(OTP_2)는 로우 레벨의 어드레스(ADD)를 상기 비교 결과 신호(Hit_in)로서 출력한다. 그러므로 상기 비교 결과 신호(Hit_in)는 로우 레벨의 신호로 출력된다.
상기 비교 회로(640)는 상기 어드레스(ADD)와 상기 퓨즈 정보(F_in)가 모두 로우 레벨로 동일할 경우 로우 레벨의 상기 비교 결과 신호(Hit_in)를 출력할 수 있다.
결국, 상기 비교 회로(640)는 상기 어드레스(ADD)와 상기 퓨즈 정보(F_in)가 동일할 경우 로우 레벨의 상기 비교 결과 신호(Hit_in)를 출력할 수 있다. 또한 상기 비교 회로(640)는 상기 어드레스(ADD)와 상기 퓨즈 정보(F_in)가 서로 다를 경우 하이 레벨의 상기 비교 결과 신호(Hit_in)를 출력할 수 있다.
이와 같이, 본 발명의 실시예에 따른 반도체 장치는 제 1 회로 형성 영역(200)으로부터 전달되는 신호들, 예를 들어 어드레스(ADD) 및 퓨즈 정보(F_in)에 응답하여 동작(비교)하는 회로(예를 들어, 비교 회로(640))를 제 2 회로 형성 영역(600)에 구성할 수 있어, 상기 제 1 회로 형성 영역(200)의 면적 효율을 높일 수 있다.
또한 상기 제 2 회로 형성 영역(600)에는 도 4에 도시된 바와 같이, A)와 같이 낸드 게이트를 형성할 수 있고, B)와 같이 노어 게이트도 형성할 수 있어, 도 2 및 도 3에 도시된 비교 회로(640) 이외의 다른 회로 또한 형성할 수 있다.
도 4의 A)에 도시된 낸드 게이트는 제 3 및 제 4 P형 OTS 트랜지스터(OTP_3, OTP_4) 및 제 3 및 제 4 N형 OTS 트랜지스터(OTN_3, OTN_4)를 포함할 수 있다. 상기 제 3 P형 OTS 트랜지스터(OTP_3)는 일단에 외부 전압(VDD)을 인가 받고, 제어단에 제 1 입력 신호(IN_A)를 입력 받는다. 상기 제 4 P형 OTS 트랜지스터(OTP_4)는 일단에 외부 전압(VDD)을 인가 받고, 제어단에 제 2 입력 신호(IN_B)를 입력 받는다. 상기 제 3 및 제 4 P형 OTS 트랜지스터(OTP_3, OTP_4)의 각 타단은 공통 연결된다. 상기 제 3 N형 OTS 트랜지스터(OTN_3)는 일단에 상기 제 3 및 제 4 P형 OTS 트랜지스터(OTP_3, OTP_t)의 타단들이 연결된 노드에 연결되고, 제어단에 상기 제 1 입력 신호(IN_A)를 입력 받는다. 상기 제 4 N형 OTS 트랜지스터(OTN_4)는 일단에 상기 제 3 N형 OTS 트랜지스터(OTN_3)의 타단이 연결되고, 제어단에 상기 제 2 입력 신호(IN_B)를 입력 받으며, 타단에 접지단(VSS)이 연결된다. 이때, 상기 제 3 및 제 4 P형 OTS 트랜지스터(OTP_3, OTP_4) 및 상기 제 3 N형 OTS 트랜지스터(OTN_3)가 연결된 노드에서 출력 신호(OUT)가 출력된다.
도 4의 B)에 도시된 노어 게이트는 제 5 및 제 6 P형 OTS 트랜지스터(OTP_5, OTP_6) 및 제 5 및 제 6 N형 OTS 트랜지스터(OTN_5, OTP_6)를 포함한다. 상기 제 5 P형 OTS 트랜지스터(OTP_5)는 일단에 외부 전압(VDD)을 인가 받고, 게이트에 제 2 입력 신호(IN_B)를 입력 받는다. 상기 제 6 P형 OTS 트랜지스터(OTP_6)는 일단에 상기 제 5 P형 OTS 트랜지스터(OTP_5)의 타단이 연결되고, 제어단에 제 1 입력 신호(IN_A)를 입력 받는다. 상기 제 5 N형 OTS 트랜지스터(OTN_5)는 일단에 상기 제 6 P형 OTS 트랜지스터(OTP_6)의 타단이 연결되고, 제어단에 상기 제 1 입력 신호(IN_A)를 입력 받으며, 타단에 접지단(VSS)이 연결된다. 상기 제 6 N형 OTS 트랜지스터(OTN_6)는 일단에 상기 제 6 P형 OTS 트랜지스터(OTP_6)의 타단이 연결되고, 제어단에 상기 제 2 입력 신호(IN_B)를 입력 받으며, 타단에 접지단(VSS)이 연결된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 기판 상부에 형성된 제 1 회로 형성 영역;
    상기 제 1 회로 형성 영역 상부에 형성된 제 1 층간 절연막;
    상기 제 1 층간 절연막 상부에 형성된 제 1 메탈층;
    상기 제 1 메탈층 상부에 형성된 제 2 층간 절연막; 및
    상기 제 2 층간 절연막 상부에 형성된 제2 회로 형성 영역을 포함하며,
    상기 제 1 회로 형성 영역에 포함되는 제 1 회로 및 제 2 회로와 상기 제 2 회로 형성 영역에 포함되는 제 3 회로가 전기적으로 연결되며,
    상기 제 1 회로 형성 영역에는 적어도 하나의 MOS(Metal-Oxide-Semiconductor) 트랜지스터를 형성할 수 있고,
    상기 제 1 회로 형성 영역은 상기 적어도 하나의 MOS 트랜지스터를 구비한 상기 제 1 및 제 2 회로를 포함하며,
    상기 제 2 회로 형성 영역은 상기 제 2 층간 절연막 상부에 형성된 제 2 메탈층, 상기 제 2 메탈층 상부에 형성된 OTS(Ovonic Threshold Switch)층, 및 상기 OTS 층 상부에 형성된 제 3 메탈층을 포함하는 OTS 트랜지스터로 형성된 상기 제 3 회로를 포함하며,
    상기 제 1 회로는 퓨즈 어레이를 포함하고, 상기 제 2 회로는 리페어 회로를 포함하며, 상기 제 3 회로는 비교 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 퓨즈 어레이는 퓨즈 정보를 상기 비교 회로에 제공하고, 상기 비교 회로는 상기 퓨즈 정보와 어드레스를 비교하여 비교 결과 신호를 상기 리페어 회로에 제공하는 것을 특징으로 하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 퓨즈 정보와 상기 어드레스의 레벨이 서로 동일하면, 상기 비교 회로는 제 1 레벨의 상기 비교 결과 신호를 상기 리페어 회로에 제공하는 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 퓨즈 정보가 제1 레벨이고 상기 어드레스가 제 1 레벨이면, 상기 비교 회로는 제 1 레벨의 상기 비교 결과 신호를 상기 리페어 회로에 제공하는 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 퓨즈 정보가 제 2 레벨이고 상기 어드레스가 제2 레벨이면, 상기 비교 회로는 제 1 레벨의 상기 비교 결과 신호를 상기 리페어 회로에 제공하는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 퓨즈 정보와 상기 어드레스의 레벨이 서로 동일하지 않으면, 상기 비교 회로는 제 2 레벨의 상기 비교 결과 신호를 상기 리페어 회로에 제공하는 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 퓨즈 정보가 제 1 레벨이고 상기 어드레스가 제2 레벨이면, 상기 비교 회로는 제 2 레벨의 상기 비교 결과 신호를 상기 리페어 회로에 제공하는 것을 특징으로 하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 퓨즈 정보가 제 2 레벨이고 상기 어드레스가 제1 레벨이면, 상기 비교 회로는 제 2 레벨의 상기 비교 결과 신호를 상기 리페어 회로에 제공하는 것을 특징으로 하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 메탈층 및 상기 제 3 메탈층은 상기 OTS 트랜지스터의 드레인 및 소스 역할을 수행하고, 상기 OTS 층은 상기 OTS 트랜지스터의 게이트 역할을 수행하는 것을 특징으로 하는 반도체 장치.
  12. 기판 상부에 형성된 제 1 회로 형성 영역;
    상기 제 1 회로 형성 영역 상부에 형성된 제 1 층간 절연막;
    상기 제 1 층간 절연막 상부에 형성된 제 1 메탈층;
    상기 제 1 메탈층 상부에 형성된 제 2 층간 절연막; 및
    상기 제 2 층간 절연막 상부에 형성된 제2 회로 형성 영역을 포함하며,
    상기 제 2 회로 형성 영역은, 상기 제 2 층간 절연막 상부에 제 2 메탈층을 형성하고, 상기 제 2 메탈층 상부에서 OTS 층을 형성하며, 상기 OTS 층 상부에 제 3 메탈층을 형성하여, 상기 제 2 메탈층, 상기 OTS 층 및 상기 제 3 메탈층을 포함하는 OTS 트랜지스터로 형성된 회로를 포함하고,
    상기 회로는, 상기 제 1 회로 형성 영역으로부터 입력되는 어드레스 및 퓨즈 정보에 응답하여 비교 결과 신호를 상기 제 1 회로 형성 영역으로 제공하는 비교 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 OTS 트랜지스터는 P형 OTS 트랜지스터 및 N형 OTS 트랜지스터를 포함하고,
    상기 비교 회로는
    제어단에 상기 어드레스를 입력 받고, 일단에 외부 전압을 인가 받는 제 1 P형 OTS 트랜지스터,
    제어단에 상기 어드레스를 입력 받고, 일단에 상기 제 1 P형 OTS 트랜지스터의 타단이 연결되며, 타단에 접지단이 연결되는 제 1 N형 OTS 트랜지스터,
    제어단에 상기 퓨즈 정보를 입력 받고, 일단에 상기 제 1 P형 OTS 트랜지스터와 상기 제 1 N형 OTS 트랜지스터가 연결된 노드가 연결되며, 타단에서 상기 비교 결과 신호를 출력하는 제 2 N형 OTS 트랜지스터, 및
    제어단에 상기 퓨즈 정보를 입력 받고, 일단에 상기 어드레스를 입력 받으며, 타단에서 상기 비교 결과 신호를 출력하는 제 2 P형 OTS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 1 및 제 2 P형 OTS 트랜지스터 및 상기 제 1 및 제 2 N형 OTS 트랜지스터 각각의 일단과 타단은 상기 제 2 메탈층과 상기 제 2 메탈층에 대응되며, 제어단은 상기 OTS 층과 대응되는 것을 특징으로 하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 1 N형 OTS 트랜지스터는 제 1 레벨의 상기 어드레스를 수신하면 턴온되고, 턴온된 상기 제 1 N형 OTS 트랜지스터는 제 2 레벨의 신호를 상기 제 2 N형 OTS 트랜지스터에 제공하며,
    상기 제 2 N형 OTS 트랜지스터는 제 1 레벨의 상기 퓨즈 정보를 수신하면 턴온되고, 턴온된 상기 제 2 N형 OTS 트랜지스터는 제 2 레벨의 상기 비교 결과 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 1 N형 OTS 트랜지스터는 제 1 레벨의 상기 어드레스를 수신하면 턴온되고, 턴온된 상기 제 1 N형 OTS 트랜지스터는 제 2 레벨의 신호를 상기 제 2 N형 OTS 트랜지스터에 제공하며,
    상기 제 2 P형 OTS 트랜지스터는 제 2 레벨의 상기 퓨즈 정보를 수신하면 턴온되고, 턴온된 상기 제 2 P형 OTS 트랜지스터는 상기 어드레스를 상기 비교 결과 신호로 출력하는 것을 특징으로 하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 1 P형 OTS 트랜지스터는 제 2 레벨의 상기 어드레스를 수신하면 턴온되고, 턴온된 상기 제 1 P형 OTS 트랜지스터는 제1 레벨의 신호를 상기 제 2 N형 OTS 트랜지스터에 제공하며,
    상기 제 2 N형 OTS 트랜지스터는 제1 레벨의 상기 퓨즈 정보를 수신하면 턴온되고, 턴온된 상기 제 2 N형 OTS 트랜지스터는 제1 레벨의 상기 비교 결과 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 1 P형 OTS 트랜지스터는 제2 레벨의 상기 어드레스를 수신하면 턴온되고, 턴온된 상기 제 1 P형 OTS 트랜지스터는 제 1 레벨의 신호를 상기 제 2 N형 OTS 트랜지스터에 제공하며,
    상기 제 2 P형 OTS 트랜지스터는 제 2 레벨의 상기 퓨즈 정보를 수신하면 턴온되고, 턴온된 상기 제 2 P형 OTS 트랜지스터는 상기 어드레스를 상기 비교 결과 신호로 출력하는 것을 특징으로 하는 반도체 장치.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120155161A1 (en) 2010-12-21 2012-06-21 Jong-Won Lee Three-terminal ovonic threshold switch as a current driver in a phase change memory

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5330630A (en) * 1991-01-02 1994-07-19 Energy Conversion Devices, Inc. Switch with improved threshold voltage
US7186998B2 (en) * 2003-03-10 2007-03-06 Energy Conversion Devices, Inc. Multi-terminal device having logic functional
US7227170B2 (en) * 2003-03-10 2007-06-05 Energy Conversion Devices, Inc. Multiple bit chalcogenide storage device
US6967344B2 (en) * 2003-03-10 2005-11-22 Energy Conversion Devices, Inc. Multi-terminal chalcogenide switching devices
US7646630B2 (en) * 2004-11-08 2010-01-12 Ovonyx, Inc. Programmable matrix array with chalcogenide material
KR100723419B1 (ko) * 2006-02-17 2007-05-30 삼성전자주식회사 불휘발성 메모리소자 및 그 동작방법
US7969769B2 (en) * 2007-03-15 2011-06-28 Ovonyx, Inc. Multi-terminal chalcogenide logic circuits
US7687309B2 (en) * 2007-06-28 2010-03-30 International Business Machines Corporation CMOS-process-compatible programmable via device
US7772582B2 (en) * 2007-07-11 2010-08-10 International Business Machines Corporation Four-terminal reconfigurable devices
US7969770B2 (en) * 2007-08-03 2011-06-28 International Business Machines Corporation Programmable via devices in back end of line level
US7838341B2 (en) * 2008-03-14 2010-11-23 Ovonyx, Inc. Self-aligned memory cells and method for forming
US7920414B2 (en) * 2008-06-06 2011-04-05 Ovonyx, Inc. Asymmetric-threshold three-terminal switching device
US7839673B2 (en) * 2008-06-06 2010-11-23 Ovonyx, Inc. Thin-film memory system having thin-film peripheral circuit and memory controller for interfacing with a standalone thin-film memory
US8228719B2 (en) * 2008-06-06 2012-07-24 Ovonyx, Inc. Thin film input/output
FR2977077B1 (fr) * 2011-06-27 2013-08-02 Commissariat Energie Atomique Generateur de retards utilisant une resistance programmable a base de materiau a changement de phase
KR101977699B1 (ko) * 2012-08-20 2019-08-28 에스케이하이닉스 주식회사 멀티 칩 반도체 장치 및 그것의 테스트 방법
KR20140054975A (ko) * 2012-10-30 2014-05-09 에스케이하이닉스 주식회사 가변 저항 메모리 장치
KR20140083591A (ko) * 2012-12-26 2014-07-04 에스케이하이닉스 주식회사 반도체 장치 제조 방법
KR102133391B1 (ko) * 2013-05-27 2020-07-14 에스케이하이닉스 주식회사 반도체 장치 및 반도체 메모리 장치
KR20140146867A (ko) * 2013-06-18 2014-12-29 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작 방법
KR20150001133A (ko) * 2013-06-26 2015-01-06 삼성전자주식회사 반도체 메모리 장치 및 그것의 리페어 방법
KR20150004005A (ko) * 2013-07-02 2015-01-12 에스케이하이닉스 주식회사 스택 패키지 및 이의 제조방법
KR20150005840A (ko) * 2013-07-05 2015-01-15 삼성전자주식회사 슬로우 파워 업 동작에서 개선된 퓨즈 센싱 신뢰성을 갖는 반도체 메모리 장치 및 그에 따른 퓨즈 블록 리드방법
KR102173038B1 (ko) * 2013-11-26 2020-11-02 에스케이하이닉스 주식회사 반도체 소자의 안티퓨즈 어레이 및 그 동작 방법
KR20150091685A (ko) * 2014-02-03 2015-08-12 에스케이하이닉스 주식회사 반도체 시스템 및 이의 동작방법
KR20160114948A (ko) * 2015-03-25 2016-10-06 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9406881B1 (en) * 2015-04-24 2016-08-02 Micron Technology, Inc. Memory cells having a heater electrode formed between a first storage material and a second storage material and methods of forming the same
CN107154458B (zh) * 2016-03-04 2019-07-26 华邦电子股份有限公司 电阻式随机存取存储器结构及其制造方法
KR102513531B1 (ko) * 2016-07-19 2023-03-24 에스케이하이닉스 주식회사 Eos 보호 회로를 구비한 반도체 집적 회로 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120155161A1 (en) 2010-12-21 2012-06-21 Jong-Won Lee Three-terminal ovonic threshold switch as a current driver in a phase change memory

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