KR20120122287A - 반도체 장치의 퓨즈회로 - Google Patents

반도체 장치의 퓨즈회로 Download PDF

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Abstract

본 발명은 반도체 집적회로 설계 기술에 관한 것으로, 특히 반도체 장치의 퓨즈회로에 관한 것이다. 본 발명은 회로 면적을 최소화하고 패키지 이후에 테스트 모드를 이용한 프로그래밍이 가능한 반도체 장치의 퓨즈회로를 제공하고자 한다. 본 발명의 일 측면에 따르면, 제1 테스트 모드 신호에 응답하여 해당 어드레스 신호를 선택적으로 전달하기 위한 전달부; 상기 전달부의 출력신호에 응답하여 제1 전압으로 출력단을 구동하기 위한 퓨즈 제어부; 상기 출력단에 게이트가 접속된 MOS 트랜지스터를 구비하는 퓨즈부; 상기 테스트 모드 신호에 응답하여 상기 퓨즈부의 MOS 트랜지스터의 소오스/드레인에 제2 전압을 선택적으로 인가하기 위한 퓨즈 인에이블부를 구비하고, 상기 퓨즈부의 MOS 트랜지스터의 게이트와 소오스/드레인 사이에 걸린 상기제1 및 제2 전압의 전압차에 의해 상기 MOS 트랜지스터의 게이트 절연막을 파괴하여 퓨즈 프로그래밍을 수행하는 반도체 장치의 퓨즈회로가 제공된다.

Description

반도체 장치의 퓨즈회로{FUSE CIRCUIT FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 집적회로 설계 기술에 관한 것으로, 특히 반도체 장치의 퓨즈회로에 관한 것이다.
반도체 집적회로는 동일한 패턴의 회로를 포함하고 있으며, 공정 변수에 따라 일부의 회로가 불량이 나더라도 양품으로 출시할 수 있도록 리던던시(Redundancy) 회로를 같이 배치하고 있다.
특히, 반도체 메모리 장치의 경우, 하나의 칩에 많은 수의 메모리 셀들이 집적되고 있는데, 이러한 메모리 셀들 중 어느 하나에라도 결함이 있으면, 해당 메모리 칩은 불량품으로 처리되어 사용할 수 없게 된다.
반도체 집적회로의 고집적화에 따라 한정된 크기의 칩에 더 많은 수의 메모리 셀을 집적시키고 있는 추세에서, 어느 하나의 셀에 불량이 발생한 경우 메모리 칩 전체를 불량품으로 처리한다면 폐기될 메모리 칩의 수는 증가할 것이고, 그로 인해 경제성 있는 반도체 메모리 장치의 생산이 불가능하게 된다.
이러한 문제를 해결하기 위해, 통상의 반도체 메모리 장치는 퓨즈회로와 리던던시 셀 어레이를 구비하고 있다. 퓨즈회로는 금속배선의 형태를 가지는 다수의 퓨즈를 포함하고 있으며, 리페어 공정에서 퓨즈의 블로잉 여부에 따라 결함이 있는 셀을 리던던시 셀로 대체하고 있다. 리던던시 셀 어레이와 퓨즈회로는 반도체 제조 공정시에 형성되는 것이다. 리페어 공정에서는 불량으로 판정된 메모리 셀을 리던던시 셀로 대체하며, 리페어 공정은 주로 레이저 빔을 사용하여 금속 라인으로 이루어진 퓨즈를 선택적으로 끊는 방식으로 이루어진다.
그러나 이와 같은 종래의 퓨즈회로의 경우, 레이저 빔에 의한 선택적으로 블로윙을 실시할 때 해당 퓨즈에 인접한 다른 퓨즈에 물리적인 손상이 가해지는 것을 방지하기 위해서 레이저 빔의 사이즈를 고려하여 충분한 마진을 가지고 퓨즈를 배치해야 하기 때문에 퓨즈회로가 차지하는 회로 면적이 매우 커지는 단점이 있다.
또한, 패키지 이후에는 레이저 블로윙 자체가 힘들기 때문에 패키지 이후에 반도체 장치의 마진 테스트나 오동작에 대한 대처가 불가능하다는 한계가 있다.
본 발명은 회로 면적을 최소화하고 패키지 이후에 테스트 모드를 이용한 프로그래밍이 가능한 반도체 장치의 퓨즈회로를 제공하고자 한다.
본 발명의 일 측면에 따르면, 제1 테스트 모드 신호에 응답하여 해당 어드레스 신호를 선택적으로 전달하기 위한 전달부; 상기 전달부의 출력신호에 응답하여 제1 전압으로 출력단을 구동하기 위한 퓨즈 제어부; 상기 출력단에 게이트가 접속된 MOS 트랜지스터를 구비하는 퓨즈부; 상기 테스트 모드 신호에 응답하여 상기 퓨즈부의 MOS 트랜지스터의 소오스/드레인에 제2 전압을 선택적으로 인가하기 위한 퓨즈 인에이블부를 구비하고, 상기 퓨즈부의 MOS 트랜지스터의 게이트와 소오스/드레인 사이에 걸린 상기제1 및 제2 전압의 전압차에 의해 상기 MOS 트랜지스터의 게이트 절연막을 파괴하여 퓨즈 프로그래밍을 수행하는 반도체 장치의 퓨즈회로가 제공된다.
전위차에 의한 모스 트랜지스터의 게이트 절연막의 브레이크 다운을 이용한 퓨즈회로를 통해 테스트 모드를 이용한 퓨즈 프로그래밍이 가능하게 된다. 이는 패키지 이후에도 퓨즈 프로그래밍이 가능함을 의미하며, 레이저 빔을 이용한 금속 라인 퓨즈 블로윙 방식에 비해 회로 면적을 줄일 수 있다. 또한, 테스트 모드를 이용한 퓨즈 프로그래밍은 퓨즈 셋 단위로 진행할 수 있어 작업 시간 측면에서도 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 퓨즈회로의 블럭 구성도이다.
도 2는 도 1에 도시된 퓨즈회로의 제1 회로 구현예를 나타낸 도면이다.
도 3은 본 발명을 적용한 퓨즈셋 회로의 블럭 구성도를 나타낸 것이다.
도 4는 도 1에 도시된 퓨즈회로의 제2 회로 구현예를 나타낸 도면이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 도면을 참조하여 본 발명의 실시예를 살펴보기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 퓨즈회로의 블럭 구성도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 메모리 장치의 퓨즈회로는, 테스트 모드 신호(TM, TMb)에 응답하여 어드레스 신호(ADD)를 선택적으로 전달하기 위한 전달부(10), 전달부(10)의 출력신호에 응답하여 고전위전압(VPP)으로 출력단(OUT)을 구동하기 위한 퓨즈 제어부(20), 출력단(OUT)에 게이트가 접속된 MOS 트랜지스터를 구비하는 퓨즈부(30), 테스트 모드 신호(TM)에 응답하여 퓨즈부(30)에 포함된 MOS 트랜지스터의 소오스/드레인에 전원전압(VDD) 또는 백바이어스전압(VBB)을 선택적으로 인가하기 위한 퓨즈 인에이블부(40)를 구비한다.
도 2는 도 1에 도시된 퓨즈회로의 제1 회로 구현예를 나타낸 도면이다.
도 2를 참조하면, 본 구현예에 따른 퓨즈회로는, 해당 테스트 모드 신호(TM<0:n>, TMb<0:n>)에 응답하여 해당 어드레스 신호(ADD<0:m>)를 선택적으로 전달하기 위한 전달게이트(TG), 전달게이트(TG)의 출력신호를 게이트 입력으로 하며 소오스가 고전위전압단(VPP)에 접속되고 드레인이 출력단(OUT)에 접속된 PMOS 트랜지스터(P1), 해당 테스트 모드 신호(TM<0:n>)의 논리레벨에 따라 전원전압(VDD) 또는 백바이어스전압(VBB)을 선택적으로 출력하기 위한 인버터(IV), 게이트가 출력단(OUT)에 접속되고 소오스/드레인이 인버터(IV)의 출력단에 접속된 NMOS 트랜지스터(N1)를 구비한다.
이하, 하나의 단위 퓨즈회로의 예를 들어 도 2에 도시된 회로의 동작을 살펴본다.
우선, 노멀 모드에서는 테스트 모드 신호(TM<n>)는 논리레벨 로우이다. 따라서, 전달게이트(TG)는 턴오프되어 PNOS 트랜지스터(P1)의 게이트-소오스 전압(Vgs)가 항상 0V 보다 낮은 값을 가지기 때문에 PMOS 트랜지스터(P1)가 턴온되어 출력단(OUT)을 고전위전압(VPP) 레벨로 구동하게 된다. 또한, 인버터(IV)의 입력신호가 논리레벨 로우이기 때문에 인버터(IV)의 출력신호는 논리레벨 하이 상태가 된다. 즉, NMOS 트랜지스터(N1)의 소오드 및 드레인이 전원전압(VDD)으로 구동된다. 이 경우, NMOS 트랜지스터(N1)가 턴온될 수 있지만 출력단(OUT)의 레벨을 논리레벨 로우로 구동할 수는 없다.
다음으로, 패키징이 완료되고 퓨즈회로를 프로그래밍하기 위한 테스트 모드를 수행할 때, 테스트 모드 신호(TM<n>)는 논리레벨 하이가 된다. 따라서, 전달게이트(TG)는 턴온되어 어드레스 신호(ADD<m>)를 출력하고, 인버터(IV)의 입력신호가 논리레벨 하이이기 때문에 인버터(IV)의 출력신호는 논리레벨 로우, 즉 백바이어스전압(VBB) 레벨이 된다. 이 경우, NMOS 트랜지스터(N1)의 게이트 즉, 출력단(OUT)은 고전위전압(VPP) 레벨로 구동되고, 소오스/드레인은 백바이어스전압(VBB) 레벨로 구동되기 때문에 NMOS 트랜지스터(N1)의 게이트와 소오스/드레인 사이에 VPP-VBB 만큼의 큰 전압이 인가된다. 따라서, NMOS 트랜지스터(N1)의 게이트 절연막이 브레이크 다운되어 출력단(OUT)과 백바이어스전압단(VBB)이 단락되어 출력단(OUT)의 논리레벨이 로우로 천이된다.
도 3은 본 발명을 적용한 퓨즈셋 회로의 블럭 구성도를 나타낸 것이다.
도 3을 참조하면, 각각의 어드레스 신호(ADD<0:m>)에 대응하는 다수의 단위 퓨즈 회로(FC)가 하나의 퓨즈셋을 구성하고, 이러한 퓨즈셋(Set<0:n>)이 다수개 구비된다. 각각에 대응하는 테스트 모드 신호(TM<0:n>)에 의해 퓨즈셋 단위로 제어할 수 있다.
도 4는 도 1에 도시된 퓨즈회로의 제2 회로 구현예를 나타낸 도면이다.
도 4를 참조하면, 본 구현예에 따른 퓨즈회로는, 별도의 테스트 모드 신호(TMa) 및 해당 어드레스 신호(ADD<0:m>)를 입력으로 하는 낸드 게이트(ND), 낸드 게이트(ND)의 출력신호를 입력으로 하는 인버터(IV11), 인버터(IV11)의 출력신호를 게이트 입력으로 하며 소오스가 고전위전압단(VPP)에 접속되고 드레인이 출력단(OUT)에 접속된 PMOS 트랜지스터(P11), 해당 테스트 모드 신호(TM<0:n>)의 논리레벨에 따라 전원전압(VDD) 또는 백바이어스전압(VBB)을 선택적으로 출력하기 위한 인버터(IV12), 게이트가 출력단(OUT)에 접속되고 소오스/드레인이 인버터(IV12)의 출력단에 접속된 NMOS 트랜지스터(N11)를 구비한다.
도시된 제2 구현예를 보면, 전달부(10)를 낸드 게이트(ND)와 인버터(IV11)로 구현하는 것을 제외하면 전술한 제1 구현예와 다를 바 없다. 동작 면에서도, 별도의 테스트 모드 신호(TMa)가 활성화되었을 때에만 해당 어드레스 신호(ADD<0:m>)가 차단되지 않고 입력되는 것을 제외하면 제1 구현예의 동작과 동일하다.
여기서, 테스트 모드 신호(TM<0:n>)는 퓨즈 프로그래밍을 위한 테스트 모드 신호이며, 테스트 모드 신호(TMa)는 테스트 모드 신호(TM<0:n>)와 다른 별도의 테스트 모드 신호로서, 테스트 모드 신호(TMa)가 논리레벨 하이로 활성화된 상태에서 해당 어드레스 신호(ADD<0:m>)를 전달하도록 한다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 퓨즈로 사용되는 MOS 트랜지스터의 양단에 고전위전압(VPP) 및 백바이어스전압(VBB)을 인가하여 MOS 트랜지스터의 게이트 절연막을 파괴하는 방식으로 퓨즈 프로그래밍을 수행하는 경우를 일례로 들어 설명하였다. 고전위전압(VPP) 및 백바이어스전압(VBB)은 일반적인 반도체 장치에서 가장 전압차가 큰 전압이기 때문에 채용한 것으로, 경우에 따라 이들 전압 각각을 다른 전압으로 대체할 수 있다. 요는 MOS 트랜지스터의 게이트 절연막을 파괴할 수 있을 정도의 전압을 인가할 수 있어야 한다는 것이다.
10: 전달부
20: 퓨즈 제어부
30: 퓨즈부
40: 퓨즈 인에이블부

Claims (9)

  1. 제1 테스트 모드 신호에 응답하여 해당 어드레스 신호를 선택적으로 전달하기 위한 전달부;
    상기 전달부의 출력신호에 응답하여 제1 전압으로 출력단을 구동하기 위한 퓨즈 제어부;
    상기 출력단에 게이트가 접속된 MOS 트랜지스터를 구비하는 퓨즈부;
    상기 테스트 모드 신호에 응답하여 상기 퓨즈부의 MOS 트랜지스터의 소오스/드레인에 제2 전압을 선택적으로 인가하기 위한 퓨즈 인에이블부를 구비하고,
    상기 퓨즈부의 MOS 트랜지스터의 게이트와 소오스/드레인 사이에 걸린 상기제1 및 제2 전압의 전압차에 의해 상기 MOS 트랜지스터의 게이트 절연막을 파괴하여 퓨즈 프로그래밍을 수행하는 반도체 장치의 퓨즈회로.
  2. 제1항에 있어서,
    상기 제1 전압은 고전위전압(VPP)인 반도체 장치의 퓨즈회로.
  3. 제2항에 있어서,
    상기 제2 전압은 백바이어스전압(VBB)인 반도체 장치의 퓨즈회로.
  4. 제1항에 있어서,
    상기 전달부는 상기 제1 테스트 모드 신호에 응답하여 해당 어드레스 신호를 선택적으로 전달하기 위한 전달게이트를 구비하는 반도체 장치의 퓨즈회로.
  5. 제1항에 있어서,
    상기 전달부는 제2 테스트 모드 신호 및 해당 어드레스 신호를 입력으로 하는 낸드 게이트; 및
    상기 낸드 게이트의 출력신호를 입력으로 하는 제1 인버터를 구비하는 반도체 장치의 퓨즈회로.
  6. 제4항 또는 제5항에 있어서,
    상기 퓨즈 제어부는 상기 전달부의 출력신호를 게이트 입력으로 하며 소오스로 상기 제1 전압을 인가받고 드레인이 상기 출력단에 접속된 PMOS 트랜지스터를 구비하는 반도체 장치의 퓨즈회로.
  7. 제4항 또는 제5항에 있어서,
    상기 퓨즈 인에이블부는 상기 제1 테스트 모드 신호에 따라 전원전압 및 상기 제2 전압을 선택적으로 출력하기 위한 제2 인버터를 구비하는 반도체 장치의 퓨즈회로.
  8. 제4항 또는 제5항에 있어서,
    상기 퓨즈부는 게이트가 상기 출력단에 접속되고 소오스/드레인으로 상기 퓨즈 인에이블부의 출력신호를 인가받는 NMOS 트랜지스터를 구비하는 반도체 장치의 퓨즈회로.
  9. 제1항에 있어서,
    상기 제1 테스트 모드 신호는 해당 퓨즈셋 단위로 인가되는 반도체 장치의 퓨즈회로.
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