KR100821572B1 - 반도체 메모리 장치의 컬럼 리던던시 제어 회로 - Google Patents

반도체 메모리 장치의 컬럼 리던던시 제어 회로 Download PDF

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Abstract

본 발명은 전류 손실을 감소시킨 반도체 메모리 장치의 컬럼 리던던시 제어 회로를 제시한다.
본 발명의 반도체 메모리 장치의 컬럼 리던던시 제어 회로는 복수 개의 셀 매트의 동작 여부를 알려주는 매트 선택 신호의 입력에 대응하여 공통 노드의 전위 레벨을 제어하는 퓨즈부, 상기 복수 개의 셀 매트 중 어느 하나의 셀 매트에서라도 불량이 발생했는지의 여부에 따라 제 1 전원을 상기 공통 노드에 공급 또는 차단하는 스위칭부 및 반도체 메모리 장치의 초기 동작시 발생하는 초기 신호의 입력에 대응하여 상기 공통 노드의 전위를 그라운드 전압(VSS) 레벨로 초기화시키기 위한 초기화부를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 셀 매트에 불량이 발생하지 않은 경우에는 전원 공급이 차단되어 전류 손실이 방지되는 이점이 있다.
반도체 메모리 장치, 컬럼 리던던시, 셀 매트

Description

반도체 메모리 장치의 컬럼 리던던시 제어 회로{Circuit for Controlling Column Redundancy in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 컬럼 리던던시 제어 회로의 구성도,
도 2는 도 1에 도시한 컬럼 리던던시 제어 회로의 동작을 설명하기 위한 타이밍도,
도 3은 본 발명에 따른 반도체 메모리 장치의 컬럼 리던던시 제어 회로의 구성도,
도 4는 도 3에 도시한 컬럼 리던던시 제어 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 퓨즈부 20 : 프리차지 신호 입력부
30 : 구동부 40 : 스위칭부
50 : 초기화부
본 발명은 반도체 메모리 장치의 컬럼 리던던시 제어 회로에 관한 것으로, 보다 상세하게는 전류 손실을 감소시킨 반도체 메모리 장치의 컬럼 리던던시 제어 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 수많은 메모리 셀들로 이루어지며, 이러한 메모리 셀 중 어느 하나에라도 결함이 발생하면 해당 반도체 메모리 장치가 오동작하게 되어 불량품으로 처리된다. 따라서 메모리 셀에 결함이 발생한 경우 이를 미리 인지하고 있다가 해당 메모리 셀에 대한 접근 요청이 있는 경우 결함이 발생한 메모리 셀 대신 리던던시(Redundancy) 회로에 포함된 메모리 셀로 접속을 전환하기 위한 리페어(Repair) 회로가 이용되고 있다. 여기에서 리던던시 회로란 메모리 셀 내에 별도로 구비해 둔 여분의 메모리 셀 집합으로서, 결함이 발생한 메모리 셀의 대체 메모리 셀로 사용된다.
한편, 반도체 메모리 장치는 복수 개의 메모리 뱅크로 나뉘어 제어되며, 복수 개의 메모리 뱅크는 각각 복수 개의 셀 매트(Mat)로 나뉘어 제어된다. 그리고 복수 개의 셀 매트에 각각 컬럼 리페어 회로를 연결하여 불량이 발생한 셀 매트를 리페어 매트로 대체하도록 한다.
이하, 종래의 기술에 따른 컬럼 리던던시 제어 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 컬럼 리던던시 제어 회로의 구성도이다.
도시한 컬럼 리던던시 제어 회로는 리페어 될 컬럼 어드레스에 대응되어 상기 리페어 될 컬럼 어드레스의 수만큼 구비된다. 그러나 복수 개의 상기 컬럼 리던던시 제어 회로는 모두 같은 구조로 이루어지므로, 이하에서는 도시된 상기 컬럼 리던던시 제어 회로 하나만으로 다른 컬럼 리던던시 제어 회로에 대한 설명을 대체하고자 한다. 또한 이 때 상기 컬럼 리던던시 제어 회로가 제어하는 셀 매트의 수는 8개라 가정하여 설명하기로 한다.
도 1에 도시한 컬럼 리던던시 제어 회로는 8개의 셀 매트의 동작 여부를 알려주는 매트 선택 신호(ms<0:7>)의 입력에 대응하여 노드 1(N1)의 전위 레벨을 제어하는 퓨즈부(10), 프리차지 신호(pcg)의 입력에 대응하여 외부 공급전원(VDD)을 상기 노드 1(N1)에 공급 또는 차단하는 프리차지 신호 입력부(20) 및 상기 노드 1(N1)에 인가된 전압을 구동하여 컬럼 어드레스가 전달되는 셀 매트의 대체 여부를 지시하는 컬럼 리던던시 신호(yrs<n>)를 출력하는 구동부(30)로 구성된다.
여기에서 상기 퓨즈부(10)는 상기 8개의 매트 선택 신호(ms<0:7>)를 각각 입력 받아 해당 매트 선택 신호(ms<n>)의 인에이블 여부에 따라 턴 온(turn on) 또는 턴 오프(turn off) 되는 8개의 트랜지스터(12) 및 상기 8개의 트랜지스터(12)와 상기 노드 1(N1)에 각각 연결된 8개의 퓨즈(14)로 구성된다.
상기 8개의 퓨즈(14)는 상기 8개의 셀 매트 중 불량이 발생한 셀 매트가 동작중임을 알리는 매트 선택 신호(ms<n>)가 입력되는 트랜지스터와 연결되며, 필요시 인위적으로 절단되기 위해 구비된다.
상기 프리차지 신호(pcg)는 상기 컬럼 리던던시 제어 회로를 프리차지 하기 위한 신호로서, 인에이블시 로우 레벨(Low Level)의 전위를 갖는 로우 펄스 신호이다. 상기 프리차지 신호(pcg)가 인에이블 되면 상기 노드 1(N1)에는 상기 외부 공급전원(VDD)이 공급되어 상기 노드 1(N1)은 하이 레벨(High Level)의 전위를 갖게 된다.
이 때 상기 8개의 셀 매트에 아무런 불량이 발생하지 않았다고 가정하면, 상기 매트 선택 신호(ms<0:7>)의 입력에 대응하여 상기 8개의 트랜지스터(12) 중 해당 매트 선택 신호(ms<n>)를 입력 받는 트랜지스터는 턴 온 된다. 그리고 상기 8개의 퓨즈(14) 중 절단된 퓨즈는 없으므로 상기 노드 1(N1)의 전위 레벨은 상기 트랜지스터를 통해 그라운드 전압(VSS) 레벨로 떨어지게 된다. 이후 상기 로우 레벨의 노드 1(N1)의 전위는 상기 구동부(30)에서 구동되어 로우 레벨의 컬럼 리던던시 신호(yrs<n>)로 출력된다.
상기 컬럼 리던던시 신호(yrs<n>)가 로우 레벨의 신호로 출력되었다는 것은 상기 8개의 셀 매트 중 동작하는 셀 매트에 불량이 발생하지 않았으므로 셀 매트를 대체할 필요가 없다는 뜻이다. 따라서 반도체 메모리 장치는 정상 동작하여 해당 컬럼 어드레스를 본래의 셀 매트에 전달한다.
그러나 상기 8개의 셀 매트 중 첫 번 째 셀 매트에 불량이 발생했다면, 해당 매트 선택 신호(ms<0>)가 입력되는 트랜지스터에 연결된 퓨즈를 인위적으로 절단해야 한다. 상기 프리차지 신호(pcg)가 인에이블 되어 상기 노드 1(N1)이 하이 레벨의 전위를 갖게 된 이후, 해당 매트 선택 신호(ms<0>)가 입력되면 상기 노드 1(N1)의 하이 레벨의 전위는 그대로 유지된다. 이후 상기 로우 레벨의 노드 1(N1)의 전 위는 상기 구동부(30)에서 구동되어 하이 레벨의 컬럼 리던던시 신호(yrs<n>)로 출력된다.
상기 컬럼 리던던시 신호(yrs<n>)가 하이 레벨의 신호로 출력되었다는 것은 상기 8개의 셀 매트 중 동작하는 셀 매트에 불량이 발생하였으므로 셀 매트를 대체해야 한다는 뜻이다. 따라서 반도체 메모리 장치는 대체할 셀 매트에 해당 컬럼 어드레스를 전달한다.
이후 불량이 발생하지 않은 두 번 째 셀 매트의 동작 여부에 해당하는 매트 선택 신호(ms<1>)가 입력되면 상기 컬럼 리던던시 제어 회로에서는 로우 레벨의 신호가 출력되어 상기 반도체 메모리 장치는 정상 동작한다.
도 2는 도 1에 도시한 컬럼 리던던시 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도면을 통해 클럭(clk)의 라이징 에지 타임에 동기되어 입력되는 커맨드(command)를 확인할 수 있다. 액티브 커맨드(act)가 입력되면 상기 프리차지 신호(pcg)는 로우 인에이블 되고 이후 상기 8개의 매트 선택 신호(ms<0:7>) 중 어느 하나의 매트 선택 신호(ms<n>)가 인에이블 된다.
상기 매트 선택 신호(ms<n>)가 인에이블 되면 도 1의 상기 노드 1(N1)에 인가되어 있는 전압은 그라운드 전압(VSS) 레벨로 싱크된다. 이 때 상기 노드 1(N1)에서 상기 그라운드 전압(VSS) 레벨로 싱크되면서 흐르는 전류는 그다지 크다고 할 수 없으나 상기 컬럼 리던던시 제어 회로는 컬럼 어드레스의 수만큼 구비되므로 이러한 원인으로 인해 흐르는 전류는 상기 반도체 메모리 장치 내에서 매우 큰 양이 된다. 상기 컬럼 리던던시 제어 회로는 불량이 난 셀 매트를 대체하도록 하는 컬럼 리던던시 신호(yrs<n>)를 생성하기 위해 사용된다. 그러나 셀 매트에 불량이 발생하지 않아 하이 레벨의 상기 컬럼 리던던시 신호(yrs<n>)를 생성할 필요가 없는 컬럼 리던던시 제어 회로에서도 이러한 전류는 계속 발생해 왔다. 따라서 불필요한 전류가 흐르게 됨으로 인해 반도체 메모리 장치의 전력 효율이 떨어지게 되었고, 주변 회로의 오동작의 발생 가능성이 존재해 왔다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 사용하지 않을 경우에는 전원 공급을 차단하여 컬럼 리던던시의 초기 동작시 발생하는 반도체 메모리 장치의 전체 전류의 손실을 감소시킴으로써 주변회로가 안정적으로 동작하도록 하는 반도체 메모리 장치의 컬럼 리던던시 제어 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 컬럼 리던던시 제어 회로는, 복수 개의 셀 매트의 동작 여부를 알려주는 매트 선택 신호의 입력에 대응하여 공통 노드의 전위 레벨을 제어하는 퓨즈부; 상기 복수 개의 셀 매트 중 어느 하나의 셀 매트에서라도 불량이 발생했는지의 여부에 따라 제 1 전원을 상기 공통 노드에 공급 또는 차단하는 스위칭부; 및 반도체 메모리 장치의 초기 동작시 발생하는 초기 신호의 입력에 대응하여 상기 공통 노드의 전위를 그라운드 전압(VSS) 레벨로 초기화시키기 위한 초기화부;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 컬럼 리던던시 제어 회로의 구성도이다.
도시한 컬럼 리던던시 제어 회로는 리페어 될 컬럼 어드레스에 대응되어 상기 리페어 될 컬럼 어드레스의 수만큼 구비된다. 그러나 복수 개의 상기 컬럼 리던던시 제어 회로는 모두 같은 구조로 이루어지므로, 이하에서는 도시된 상기 컬럼 리던던시 제어 회로 하나만으로 다른 컬럼 리던던시 제어 회로에 대한 설명을 대체하고자 한다. 또한 이 때 상기 컬럼 리던던시 제어 회로가 제어하는 셀 매트의 수는 8개라 가정하여 설명하기로 한다.
도 3에 도시한 컬럼 리던던시 제어 회로는 8개의 셀 매트의 동작 여부를 알려주는 매트 선택 신호(ms<0:7>)의 입력에 대응하여 노드 1(N1)의 전위 레벨을 제어하는 퓨즈부(10), 프리차지 신호(pcg)의 입력에 대응하여 외부 공급전원(VDD)을 스위칭부(40)에 공급 또는 차단하는 프리차지 신호 입력부(20), 상기 노드 1(N1)에 인가된 전압을 구동하여 컬럼 어드레스가 전달되는 셀 매트의 대체 여부를 지시하는 컬럼 리던던시 신호(yrs<n>)를 출력하는 구동부(30), 상기 8개의 셀 매트 중 어느 하나의 셀 매트에서라도 불량이 발생했는지의 여부에 따라 상기 프리차지 신호 입력부(20)와 상기 노드 1(N1)을 연결 또는 차단하는 상기 스위칭부(40) 및 반도체 메모리 장치의 초기 동작시 발생하는 초기 신호(itl)의 입력에 대응하여 상기 노드 1(N1)의 전위를 그라운드 전압(VSS) 레벨로 초기화시키기 위한 초기화부(50)로 구 성된다.
여기에서 상기 퓨즈부(10)는 상기 8개의 매트 선택 신호(ms<0:7>)를 각각 입력 받아 해당 매트 선택 신호(ms<n>)의 인에이블 여부에 따라 턴 온(turn on) 또는 턴 오프(turn off) 되는 8개의 트랜지스터(12) 및 상기 8개의 트랜지스터(12)와 상기 노드 1(N1)에 각각 연결된 8개의 퓨즈(14)로 구성된다.
상기 8개의 퓨즈(14)는 상기 8개의 셀 매트 중 불량이 발생한 셀 매트가 동작중임을 알리는 매트 선택 신호(ms<0:7>)가 입력되는 트랜지스터와 연결되며, 필요시 인위적으로 절단되기 위해 구비된다.
그리고 상기 스위칭부(40)는 상기 8개의 셀 매트에서 불량이 발생하지 않은 경우 인위적으로 절단하기 위해 상기 프리차지 신호 입력부(20)와 상기 노드 1(N1)에 연결되는 제어 퓨즈(42)로 이루어진다.
또한 상기 초기 신호(itl)는 반도체 메모리 장치의 동작을 지시하는 파워 업 신호(pwrup)로 구현 가능하나 이에 한정되지는 않는다. 상기 초기화부(50)는 게이트 단에 상기 초기 신호(itl)가 입력되고 드레인 단에 상기 노드 1(N1)이 연결되며 소스 단에 상기 그라운드 전압(VSS)이 인가되는 트랜지스터(52)로 구성된다.
반도체 메모리 장치의 동작 초기 상기 초기 신호(itl)가 하이 펄스로 인에이블 되면 상기 노드 1(N1)의 전위 레벨은 상기 그라운드 전압(VSS) 레벨로 싱크된다.
여기에서 상기 프리차지 신호(pcg)는 상기 컬럼 리던던시 제어 회로를 프리차지 하기 위한 신호로서, 인에이블시 로우 레벨의 전위를 갖는 로우 펄스 신호이 다. 상기 8개의 셀 매트에서 불량이 발생하지 않은 경우, 상기 스위칭부(40)의 상기 제어 퓨즈(42)가 연결되므로 상기 프리차지 신호(pcg)가 인에이블 되면 상기 노드 1(N1)에는 외부 공급전원(VDD)이 공급되어 상기 노드 1(N1)은 하이 레벨의 전위를 갖게 된다. 그러나 상기 8개의 셀 매트 중 어느 하나의 셀 매트에서 불량이 발생하여 상기 제어 퓨즈(42)가 차단된 경우에는 상기 노드 1(N1)에는 상기 외부 공급전원(VDD)이 전달되지 않는다.
상기 8개의 셀 매트 중 첫 번 째 셀 매트에 불량이 발생했다고 가정하면, 상기 스위칭부(40)의 상기 제어 퓨즈(42)는 연결 상태를 유지시키고, 상기 퓨즈부(10)의 해당 매트 선택 신호(ms<0>)가 입력되는 트랜지스터에 연결된 퓨즈는 인위적으로 절단해야 한다. 따라서 해당 매트 선택 신호(ms<0>) 입력시 상기 노드 1(N1)의 하이 레벨의 전위는 그대로 유지된다. 이후 상기 로우 레벨의 노드 1(N1)의 전위는 상기 구동부(30)에서 구동되어 하이 레벨의 컬럼 리던던시 신호(yrs<n>)로 출력된다.
상기 컬럼 리던던시 신호(yrs<n>)가 하이 레벨의 신호로 출력되었다는 것은 상기 8개의 셀 매트 중 동작하는 셀 매트에 불량이 발생하였으므로 셀 매트를 대체해야 한다는 뜻이다. 따라서 반도체 메모리 장치는 대체할 셀 매트에 해당 컬럼 어드레스를 전달한다.
이후 불량이 발생하지 않은 두 번 째 셀 매트의 동작 여부에 해당하는 매트 선택 신호(ms<1>)가 입력되면 상기 컬럼 리던던시 제어 회로에서는 로우 레벨의 신호가 출력되어 상기 반도체 메모리 장치는 정상 동작한다. 마찬가지로, 나머지 매 트 선택 신호(ms<2:7>)의 입력에 대하여서도 상기 컬럼 리던던시 신호(yrs<n>)는 로우 레벨의 신호로 출력된다.
그러나 상기 8개의 셀 매트에 아무런 불량이 발생하지 않으면, 상기 스위칭부(40)의 제어 퓨즈(42)를 인위적으로 절단한다. 그러면 상기 프리차지 신호 입력부(20)와 상기 노드 1(N1)이 더 이상 연결되지 않으므로 상기 노드 1(N1)에는 더 이상 상기 외부 공급전원(VDD)이 인가되지 않는다. 이 때 상기 초기화부(50)에 의해 상기 노드 1(N1)의 전위는 상기 그라운드 전압(VSS) 레벨로 고정된 상태이다. 상기 퓨즈부(10)의 8개의 퓨즈(14)는 하나도 절단되지 않은 상태이므로 상기 8개의 트랜지스터(12)는 해당 매트 선택 신호(ms<n>)의 입력시 각각 턴 온 된다. 그러나 이 때 상기 노드 1(N1)은 상기 그라운드 전압(VSS) 레벨의 전위를 가지고 있으므로 전류의 흐름은 발생하지 않는다. 이후 상기 노드 1(N1)의 전위는 상기 구동부(30)를 통해 로우 레벨의 상기 컬럼 리던던시 신호(yrs<n>)로 출력된다.
즉 불량이 발생하지 않은 셀 매트에 대응된 매트 선택 신호(ms<n>)가 입력되므로 사용할 필요가 없는 상기 컬럼 리던던시 제어 회로에서는 항상 전류 손실 없이 로우 레벨의 안정적인 상기 컬럼 리던던시 신호(yrs<n>)가 출력되는 것이다.
도 4는 도 3에 도시한 컬럼 리던던시 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도면을 통해 클럭(clk)의 라이징 에지 타임에 동기되어 커맨드(command)가 입력되기 이전에 상기 초기 신호(itl)가 하이 펄스로 인에이블 된 것을 확인할 수 있다. 이후 액티브 커맨드(act)가 입력되면 상기 프리차지 신호(pcg)는 로우 인에 이블 되고 이후 상기 8개의 매트 선택 신호(ms<0:7>) 중 어느 하나의 매트 선택 신호(ms<n>)는 인에이블 된다.
이 때 상술한 바와 같이, 사용하지 않는 컬럼 리던던시 제어 회로에서는 전류의 흐름이 거의 존재하지 않기 때문에 상기 매트 선택 신호(ms<n>)가 인에이블 되어도 전류의 흐름은 상당히 줄어들게 된다. 따라서 불필요한 전류로 인한 반도체 메모리 장치의 전력 효율 감소가 방지되었고, 주변 회로의 오동작의 발생 가능성 또한 줄어들었다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 컬럼 리던던시 제어 회로는 사용하지 않을 경우에는 전원 공급을 차단하여 컬럼 리던던시의 초기 동작시 발생하는 반도체 메모리 장치의 전체 전류의 손실을 감소시킴으로써 주변회로가 안정적으로 동작하도록 하는 효과가 있다.

Claims (9)

  1. 복수 개의 셀 매트의 동작 여부를 알려주는 매트 선택 신호의 입력에 대응하여 공통 노드의 전위 레벨을 제어하는 퓨즈부;
    상기 복수 개의 셀 매트 중 어느 하나의 셀 매트에서라도 불량이 발생했는지의 여부에 따라 제 1 전원을 상기 공통 노드에 공급 또는 차단하는 스위칭부; 및
    반도체 메모리 장치의 초기 동작시 발생하는 초기 신호의 입력에 대응하여 상기 공통 노드의 전위를 그라운드 전압(VSS) 레벨로 초기화시키기 위한 초기화부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리던던시 제어 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    프리차지 신호의 입력에 대응하여 상기 제 1 전원을 상기 스위칭부에 공급 또는 차단하는 프리차지 신호 입력부를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리던던시 제어 회로.
  4. 제 1 항에 있어서,
    상기 공통 노드에 인가된 전압을 구동하여 컬럼 리던던시 신호를 출력하는 구동부를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리던던시 제어 회로.
  5. 제 1 항에 있어서,
    상기 퓨즈부는,
    상기 복수 개의 매트 선택 신호를 각각 입력 받아 해당 매트 선택 신호의 인에이블 여부에 따라 동작하는 복수 개의 트랜지스터; 및
    상기 복수 개의 트랜지스터와 상기 공통 노드에 각각 연결되는 복수 개의 퓨즈;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리던던시 제어 회로.
  6. 제 1 항에 있어서,
    상기 초기화부는,
    게이트 단에 상기 초기 신호가 입력되고 드레인 단에 상기 공통 노드가 연결되며 소스 단에 상기 그라운드 전압(VSS)이 인가되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리던던시 제어 회로.
  7. 제 3 항에 있어서,
    상기 스위칭부는,
    상기 복수 개의 셀 매트 중 어느 하나의 셀 매트에서도 불량이 발생하지 않은 경우 인위적으로 절단하기 위해 상기 프리차지 신호 입력부와 상기 공통 노드에 연결되는 제어 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리던던시 제어 회로.
  8. 제 1 항에 있어서,
    상기 제 1 전원은 외부 공급전원(VDD)인 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리던던시 제어 회로.
  9. 제 1 항에 있어서,
    상기 초기 신호는 반도체 메모리 장치의 동작을 지시하는 파워 업 신호인 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리던던시 제어 회로.
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