KR20030028595A

KR20030028595A - 반도체 기억 소자의 리페어 회로

Info

Publication number: KR20030028595A
Application number: KR1020010058284A
Authority: KR
Inventors: 구기봉
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-09-20
Filing date: 2001-09-20
Publication date: 2003-04-10
Also published as: KR100434319B1

Abstract

본 발명은 안티 퓨즈부(anti fuse)를 이용하여 패키징 후 리페어를 수행하고, 또한 상기 안티 퓨즈부를 제어하는 회로를 구성하여 리페어를 진행함에 있어서, 워드라인 수로 구비된 퓨즈 셋에 어드레스 신호를 인가받아 상기 각각의 퓨즈 셋의 히트 여부를 비교하여 히트 비교 신호를 출력하는 비교부와, 상기 히트 비교 신호를 인가받아 히트 섬 처리를 하여 페일이 발생한 노멀 워드라인을 디스에이블시키고, 상기 노멀 워드라인을 대체하여 리던던트 워드라인을 인에이블시키는 워드라인 제어부로 구성된 반도체 소자의 리페어 회로에, 패키징 후 페일이 발생한 리던던트 워드라인 또는 노멀 워드라인을 대체하여 어드레스 신호를 인가받아 안티 퓨즈 셋 프로그램을 구동시켜 각각의 어드레스별 히트 여부를 검사하고 히트 섬 처리를 하여 안티 리던던트 워드라인을 인에이블시키는 안티부를 더 포함하여 구성됨을 특징으로 한다.

Description

반도체 기억 소자의 리페어 회로{Circuit for Repairing Fail in Semiconductor Memory Device}

본 발명은 반도체 기억 소자에 관한 것으로 특히, 안티 퓨즈부(anti fuse)를 이용하여 패키징 후 리페어를 수행하고, 또한 상기 안티 퓨즈부를 제어하는 회로를 구성하여 리페어를 진행함에 있어서, 단일 비트 페일(single bit fail) 뿐만이 아니라 워드라인성 페일(word line fail)까지 리페어하는 반도체 기억 소자의 리페어 회로에 관한 것이다.

일반적으로 반도체 기억 소자의 리페어 회로란 미소한 메모리 셀의 결함을 구제하기 위해 소자가 구비하고 있는 예비 셀(리페어 셀)로 치환하는 작업을 수행하는 반도체 기억 소자 내 회로를 말한다.

반도체 기억 소자의 예비 셀은 서브 어레이 블록별로 설치해 두는데, 셀 어레이마다 스페어 로우와 스페어 칼럼을 미리 설치해 두어 결함이 발생하여 불량으로 된 메모리 셀을 로우/칼럼 단위로 스페어 메모리 셀로 치환하는 방식이 주로 이용된다.

웨이퍼 공정(wafer process) 단계가 종료되면 테스트를 통해서 불량 메모리 셀을 골라내어 그에 해당되는 어드레스를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행하며, 이에 따라 실제 사용시에 불량 라인에 해당하는 어드레스가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 된다.

이러한 프로그램 방식에는 과전류로 퓨즈를 녹여 끊어 버리는 전기 퓨즈 방식, 레이저 빔으로 퓨즈를 태워 끊어버리는 방식, 레이저 빔(laser beam)으로 정크션(junction)을 쇼트(short)시키는 방식, 이피롬(EPROM) 메모리 셀로 프로그래밍하는 방식 등이 있다.

상기 프로그램 방식 중에 웨이퍼 레벨에서는 레이저 빔을 이용한 정크션 쇼트 방식이 선호되었으나, 소자의 패키징 이후의 테스트를 하기 위해 전기적 프로그램 방식을 근래에 사용하고 있다.

특히, 전기적으로 프로그램할 수 있는 기억 소자에 있어서, 상기와 같은 전기적 프로그램 방식은 패키징 이후 여러 패턴의 페일(fail)을 리페어하여 상당한 수율 향상을 가져올 수 있다.

상기에서 기술한 패키징 이후의 페일은 안티 퓨즈(anti fuse)를 부가적으로 구성하여 리페어 한다.

일반적으로 안티 퓨즈(anti fuse)는 퓨즈(fuse)의 반대 개념으로 반도체 기억 소자 제작 초기에는 'OFF' 상태로 셋팅되어 있다가, 패키징 후 프로그램(Program)에 의해 'ON' 상태로 전환한다.

즉, 제작 초기의 안티 퓨즈는 수 MΩ이상의 전기저항을 갖는 절연체의 상태에 있다가 프로그램에 의해 몇 백 Ω이하의 전기저항을 갖는 도체로 전환하게 되는 것이다.

상기 안티 퓨즈의 프로그램이 수행될 때, 안티 퓨즈의 물리적인 변화는 두 전극 사이 즉, 제 1 도전층과 제 2 도전층 사이에 어느 수준 이상의 전압을 인가하여 절연체가 브레이크 다운(Breakdown) 현상을 일으킴으로써 도체로 전환되도록 이루어진다.

프로그래밍 전압의 크기는 일반적으로 정상 동작 전압보다 크기 때문에, 프로그래밍 전압은 관련된 인접 소자 및 적절치 못하게 분리된 주변 회로의 신뢰성을 손상시키고 감소시킬 수 있다. 특히, 프로그래밍 전압을 제공하고 안티 퓨즈 저항을 판독하기 위한 주변회로는 일반적으로 안티 퓨즈 소자에 직접적으로 부착되므로 전위 손상을 일으킬 우려가 있다.

이하, 첨부된 도면을 참조하여 안티 퓨즈를 구비한 종래의 반도체 기억 소자의 리페어 회로를 설명하면 다음과 같다.

도 1은 안티 퓨즈(anti fuse)를 구비한 종래의 반도체 기억 소자의 리페어 회로를 나타낸 블록도이다.

도 1과 같이, 종래의 리페어 회로(Repair Circuit)는 칼럼 어드레스 신호(column address)를 인가받아 선택 신호를 출력하는 스페어 칼럼 디코더와, 상기 스페어 칼럼 디코더의 선택 신호에 의해 구동되는 메모리 블록과, 상기 칼럼 디코더의 신호를 인가받아 메모리 블록에 제어신호를 인가하는 연산부와, 상기 메모리 블록의 출력과 상기 칼럼 어드레스 신호를 인가받아 페일 발생한 퓨즈를 안티퓨즈로 대체하고 안티 셀을 구동시키는 안티 퓨즈 블록으로 구성된다.

각각의 메모리 블록에 대해 선택적으로 인가되는 스페어 칼럼 디코더로부터 신호가 인가되기 때문에, 종래의 리페어 회로는 단일 비트 페일(single bit fail)에 대해서만 리페어(repair)가 가능하다.

종래 반도체 기억 소자의 리페어 회로의 동작은 다음과 같다.

패키징(packaging) 상태에서 1 비트 페일이 발생하였을 경우 안티퓨즈 회로에 페일 셀(fail cell)과 똑같은 어드레스를 입력하여 페일 셀(fail cell)에 리드(read)/라이트(write)해야 할 데이터를 안티 셀(anti-cell)에 대신 리드(read)/라이트(write)하도록 한다.

즉, 페일 발생으로 인해 안티 퓨즈 구동 이후로는 로우 및 컬럼 어드레스를 지정하였을 때, 이 어드레스를 원래의 셀과 안티 퓨즈 블록에서 동시에 인식을 하게 되어, 페일 셀(fail cell0에 인가되는 어드레스 경로는 디스에이블(disable)시키고, 안티 셀(anti cell)에 인가되는 어드레스 경로는 인에이블(enable)시켜 리페어를 수행하게 된다.

그러나, 상기와 같은 종래의 반도체 기억 소자의 리페어 회로는 다음과 같은 문제점이 있다.

첫째, 패키징 상태에서는 단일 비트 페일만 리페어가 가능하며, 페일 비트가 늘게 되면, 페일 비트 발생만큼 안티 퓨즈의 수가 늘어나 기억 소자 내 면적을 많이 차지하게 되어 반도체 소자의 집적도를 저하시킨다.

둘째, 패키징 후는 단일 비트 페일(single bit fail)만 리페어(repair)가 가능하므로, 워드라인에 대해 페일이 일어났을 때나 데이터 라인(data line)성 페일이 일어났을 때는 안티 퓨즈(anti fuse)만을 구비한 종래 회로로는 리페어가 불가능하여, 새로운 리페어 회로가 요구된다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 안티 퓨즈부(anti fuse)를 이용하여 패키징 후 리페어를 수행하고, 또한 상기 안티 퓨즈부를 제어하는 회로를 구성하여 리페어를 진행함에 있어서, 단일 비트 페일(single bit fail) 뿐만이 아니라 워드라인성 페일(word line fail)까지 리페어하는 반도체 기억 소자의 리페어 회로를 제공하는 데, 그 목적이 있다.

도 1은 종래의 반도체 기억 소자의 리페어 회로를 나타낸 블록도

도 2는 본 발명의 제 1 실시례인 반도체 기억 소자의 리페어 회로를 나타낸 블록도

도 3은 본 발명의 제 2 실시례인 반도체 기억 소자의 리페어 회로를 나타낸 블록도

도 4는 도 2 또는 도 3의 안티 퓨즈 프로그래밍부를 나타낸 회로도

도 5는 안티 퓨즈 프로그래밍 후 신호 변화를 나타낸 타이밍도

도 6은 안티 퓨즈 리페어 후 신호 변화를 나타낸 타이밍도

도면의 주요 부분에 대한 부호 설명

21 : 비교부 22 : 워드라인 제어부

23 : 안티부 31 : 비교부

32 : 워드라인 제어부 33 : 안티부

41 : 피모스 트랜지스터 42 : 제 1 앤모스 트랜지스터

43 : 안티 퓨즈 유닛 44 : 제 1 인버터

45 : 제 2 인버터 46 : 제 2 앤모스 트랜지스터

47 : 제 3 인버터 48, 49 : 제 1 전송 게이트

50 : 제 4 인버터 51, 52 : 제 2 전송 게이트

Powerup : 파워업 신호 EN : 인에이블 신호

BXAR : 어드레스 신호 HIT : 히트 신호

VNEG : 네거티브 전압 신호

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 기억 소자의 리페어 회로는 워드라인 수로 구비된 퓨즈 셋에 어드레스 신호를 인가받아 상기 각각의 퓨즈 셋의 히트 여부를 비교하여 히트 비교 신호를 출력하는 비교부와, 상기 히트 비교 신호를 인가받아 히트 섬 처리를 하여 페일이 발생한 노멀 워드라인을 디스에이블시키고, 상기 노멀 워드라인을 대체하여 리던던트 워드라인을 인에이블시키는 워드라인 제어부와, 패키징 후 페일이 발생한 리던던트 워드라인 또는 노멀 워드라인을 대체하여 어드레스 신호를 인가받아 안티 퓨즈 셋 프로그램을 구동시켜 각각의 어드레스별 히트 여부를 검사하고 히트 섬 처리를 하여 안티 리던던트 워드라인을 인에이블시키는 안티부를 포함하여 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 기억 소자의 리페어 회로를상세히 설명하면 다음과 같다.

도 2는 본 발명의 제 1 실시례인 반도체 기억 소자의 리페어 회로를 나타낸 블록도이다.

본 발명의 제 1 실시례에서는 <0:7>의 워드라인에 대해 리페어를 패키징 전과 후에 리페어를 행하는 회로이다.

도 2와 같이, 워드라인 수(제 1 실시례에서는 8개의 노멀 워드라인을 구비)로 구비된 퓨즈 셋(<0:7>)에 어드레스 신호(BXAR<2:11>)를 인가받아 상기 각각의 퓨즈 셋의 히트 여부를 비교하여 히트 비교 신호(HITB<0:7>)를 출력하는 비교부(21)와, 상기 히트 비교 신호(HITB<0:7>)를 인가받아 히트 섬 처리를 하여 페일이 발생한 노멀 워드라인(NWL)을 디스에이블시키고, 상기 노멀 워드라인을 대체하여 리던던트 워드라인(RWL)을 인에이블시키는 워드라인 제어부(22)와, 패키징 후 페일이 발생한 리던던트 워드라인(RWL) 또는 노멀 워드라인(NWL)을 대체하여 어드레스 신호(BXAR<2:11>)를 인가받아 안티 퓨즈 셋 프로그램을 구동시켜 각각의 어드레스별 히트 여부를 검사하고 히트 섬 처리를 하여 안티 리던던트 워드라인(A_RWL)을 인에이블시키는 안티부(23)로 구성된다.

이를 상세히 설명하면 다음과 같다.

먼저, 상기 비교부(21)는 퓨즈 셋 인에이블 신호(FSE<>)에 응답하여 상기 어드레스 각각의 신호(BXAR<2:11>)에 대한 히트 여부를 나타내는 히트 신호(HIT<0:9>)를 출력하는 퓨즈 유닛들로 이루어진 퓨즈 셋(201)과, 상기 퓨즈 셋(201) 내 퓨즈 유닛별 히트 신호(HIT<0:9>)를 비교하여 각 퓨즈 셋의 히트 비교신호(HITB<>)를 출력하는 연산부(202)가 노멀 워드라인(normal wordline)의 개수(NWL<0:7>)만큼 구비된다.

이 때, 상기 연산부(202)는 상기 퓨즈 유닛 별 히트 신호(HIT<0:9>)가 모두 하이 신호일 때를 검출함을 특징으로 한다. 이를 위해 상기 연산부(202)는 낸드 게이트 소자로 구성한다.

두 번째로 상기 워드라인 제어부(22)는 상기 히트 비교 신호(HITB<>)를 인가받아 노멀 워드라인을 디스에이블시키는 노멀 워드라인 디스에이블 신호(NWD)를 출력하고, 리던던트 워드라인부를 구동시키는 히트 섬 신호(HITSUM<>)를 출력하는 히트 섬부(203)와, 상기 히트 섬 신호(HITSUM<>)를 인가받아 페일(fail)이 발생한 상기 노멀 워드라인을 대체하도록 리던던트 워드라인(RWL<>)을 인에이블시키는 리던던트 인에이블 신호(RWL<>)를 출력하는 리던던트 워드라인부(204)로 구성된다.

마지막으로 상기 안티부(23)는 어드레스 신호(BXAR<2:11>)를 인가받아 각각의 어드레스 신호(BXAR<2:11>)별로 히트 신호(HIT<0:9>)를 출력하는 안티 퓨즈 유닛으로 이루어진 안티 퓨즈 셋(205)과, 상기 안티 퓨즈 유닛별 히트 신호(HIT<0:9>)를 인가받아 이를 비교하여 안티 히트 비교 신호(A_HITB)를 출력하는 안티 연산부(206)와, 상기 안티 히트 비교 신호(A_HITB)를 인가받아 히트 섬 처리를 하여 안티 히트 섬 신호(A_HITSUM)를 출력하는 안티 히트 섬부(도면에는 도시하지 않고, 상기 워드라인 제어부 내 히트 섬부를 이용)와, 상기 안티 히트 섬 신호(A_HITSUM)를 인가받아 안티 리던던트 워드라인(A_RWL)을 구동시키는 안티 워드라인 구동부(207)를 포함하여 구성된다.

이 때, 상기 안티부(23)의 안티 히트 섬부는 별도로 구성하지 않고, 상기 워드라인 제어부(22)의 히트 섬부(203)를 이용하기도 한다.

일반적으로 종래의 노멀 워드라인(normal wordline)과 리던던트 워드라인(redundant wordline)으로 구성된 리페어 회로에 있어서는, 웨이퍼 프로세스(wafer process) 단계, 즉 패키징(packaging) 전 단계에서 리페어가 가능한 것이고, 패키징 후에 발생한 페일은, 종래의 리페어 회로 구성으로는 리페어되지 못한다.

따라서, 패키징 후의 페일을 리페어하기 위해 안티부를 구성하는 데, 상기 안티부(23)는 상기 비교부(21)와 워드라인 제어부(22)가 함께 이루어진 구조를 갖는다.

도 3은 본 발명의 제 2 실시례인 반도체 기억 소자의 리페어 회로를 나타낸 블록도이다.

도 3과 같이, 본 발명의 제 2 실시례의 리페어 회로에서는 제 1 실시례의 비교부(21)와 워드라인 제어부(22) 구조를 동일하게 구성하고, 안티부(33)를 다음과 같이 변경한다.

즉, 제 2 실시례의 안티부(33)는 상기 어드레스 신호(BXAR<2:11>)를 인가받아 각각의 어드레스 신호(BXAR<2:11>)별로 히트 신호(HIT<0:9>)를 출력하는 안티 퓨즈 유닛으로 이루어진 안티 퓨즈 셋(305)과, 상기 안티 퓨즈 유닛별 히트 신호(HIT<0:9>)를 인가받아 이를 비교하여 안티 히트 비교 신호(A_HITB<0:7>)를 출력하는 안티 연산부(306)와, 상기 안티 히트 비교 신호(A_HITB<0:7>)를 인가하여패키징 전 리페어시 이용되지 않은 리던던트 워드라인(RWL<>)을 선택하여 인에이블시키는 선택부(307)를 포함하여 구성된다.

이 때의 선택부(307)는 패키징 전 리페어 공정시 사용되지 않은 리던던트 워드라인(RWL<>)을 사용하도록 선택 신호를 인가하는 블록으로서, 반도체 기억 소자의 집적도를 높이기 위해 사용하는 것이다. 즉, 상기 선택부(307)를 사용함으로써, 안티부의 히트 섬부와, 안티 리던던트 워드라인을 별도로 구성하지 않을 수 있다.

본 발명 반도체 기억 소자의 리페어 회로의 리페어 방식을 도 2를 기준으로 하여 살펴보면 다음과 같다.

먼저, 패키징 전 단계의 리페어는 상기 비교부(21)와 워드라인 제어부(22)를 이용하여 진행한다.

상기 각각의 퓨즈 셋은 퓨즈 셋 인에이블 신호(FSE)에 응답하여 어드레스 신호(BXAR<2 :11>)를 인가받아 퓨즈 유닛별로 히트 신호를 출력한다.

만일 페일이 발생한 어드레스 신호가 입력될 경우, 이 어드레스에 해당하는 퓨즈 셋을 프로그래밍(programming)하면, 즉, 상기 어드레스 신호를 로우 레벨로 인가하면, 상기 히트 신호가 모두 하이 레벨이 된다.

이 때 상기 퓨즈 셋 인에이블 신호(FSE)는 리던던트 워드라인(RWL<>) 중 어느 하나를 인에이블(enable)하도록 선택하는 신호로서 상기 퓨즈 셋 인에이블 신호(FSE)도 또 다른 퓨즈 컷팅(cutting) 상태에 따라 제어될 수 도 있다.

만약 퓨즈 셋 인에이블 신호<0>가 인에이블되고, HIT<0:9> 신호가 하이 신호라면 HITB<0>가 인에이블된다.

이 신호는 이후 워드라인 제어부(22)의 입력으로 들어가 노멀 워드라인(normal wordline)을 디스에이블(disable)시키기 위한 정상 워드라인 디스에이블이(NWD)라는 신호를 발생시킨다. 동시에 상기 히트 섬부(203)를 통해 히트 섬 신호(HITSUM<>)를 출력하여, 각 히트 섬 신호가 인가된 리던던트 워드라인(RWL<>)을 인에이블시키는 역할을 한다.

여기까지는 노멀 워드라인의 페일 비트(fail bit)를 리페어하기 위한 과정과 동일하다.

이후 패키징을 거치면서 페일이 발생하는 경우 패키징 상태에서는 리페어가 불가능한 데 본 발명에서는 안티부(23)를 추가함으로써, 이를 해결한다.

즉, 패키징 후 워드라인 페일이 발생하였다고 가정하면 다음과 같은 안티 퓨즈 셋 프로그래밍을 구동시켜 안티부를 활성화한다.

상기 안티부가 패키징 이후 워드라인성 페일이 발생했을 때 오프(OFF) 상태에서 온(ON) 상태로 전환되는 기능을 갖도록 안티 퓨즈 셋에는 안티 퓨즈 셋 프로그래밍 회로(Anti Fuse Set Programming)가 내장되어 있다.

도 4는 도 2 또는 도 3의 안티 퓨즈 셋 프로그래밍부를 나타낸 회로도이다.

상기 안티 퓨즈 셋 프로그래밍부는 상기 어드레스 신호(BXAR<2:11>)가 인가되는 안티 퓨즈 유닛 각각에 구비된 회로이다.

도 4와 같이, 네거티브 전원 전압(VNEG)에 한 쪽 단자가 연결된 안티 퓨즈 유닛(43)과, 인에이블 신호(EN)에 의해 제어되고, 상기 안티 퓨즈(43)의 다른 한쪽 단자에 연결된 제 1 앤모스 트랜지스터(42)와, 파워업 신호(Powerup)에 의해 제어되고, 전원 전압단과 상기 제 1 앤모스 트랜지스터(42) 사이에 연결된 제 1 피모스 트랜지스터(41)와, 상기 제 1 앤모스 트랜지스터(42) 및 제 1 피모스 트랜지스터(41)의 공통 드레인의 출력을 반전하는 제 1 인버터(44)와, 상기 제 1 인버터(44)의 출력을 반전하는 제 2 인버터(45)와, 상기 제 2 인버터(45)의 출력에 의해 제어되며 상기 제 1 인버터(44)의 출력단과 접지 전압단 사이에 연결된 제 2 앤모스 트랜지스터(46)와, 상기 제 2 인버터(45)의 출력을 반전하는 제 3 인버터(47)와, 외부로부터 인가되는 어드레스 신호(BXAR<>)를 반전하는 제 4 인버터(50)와, 상기 제 2 인버터(45)의 출력을 앤모스(49)에, 제 3 인버터(47)의 출력을 피모스(48)에 인가받아 턴온시 상기 어드레스 신호(BXAR<>)를 히트 신호(HIT<>)로 출력하는 제 1 전송 게이트(48, 49)와, 상기 제 2 인버터(45)의 출력을 피모스(51)에, 제 3 인버터(47)의 출력을 앤모스(52)에 인가받아 턴온시 상기 제 4 인버터(50)의 출력을 히트 신호(HIT<>)로 출력하는 제 2 전송 게이트(51, 52)로 구성된다.

이 때, 상기 네거티브 전원 전압(VNEG)은 네거티브 차지 펌핑 회로를 이용하여 그 출력단으로부터 인가되며, 상기 네거티브 차지 펌핑 회로는 반도체 기억 소자 내부 또는 외부에 구성할 수 있다.

도 5는 안티 퓨즈 프로그래밍 후 신호 변화를 나타낸 타이밍도이다.

도 5와 같이, 상기 안티 퓨즈 셋 프로그래밍부는 클럭 신호(CLK), 칩 선택 신호(CSB), 파워업 신호(Powerup)와, 상기 제 1 앤모스 트랜지스터(41)에 인가되는 인에이블 신호(EN)에 응답하여 동작한다.

즉, 안티부 온(ON) 동작 전에는 파워업 신호(Powerup)에 의해, 안티 퓨즈 유닛당 히트 신호(HIT<>)는 어드레스(BXAR<>)를 그대로 전달하다가 안티 퓨즈 셋 프로그램 온(ON) 후(상기 인에이블 신호(EN)를 인가하여 동작)에는 상기 히트 신호(HIT<>)는 어드레스의 신호(BXAR<>)의 반전된 레벨을 가진다.

즉, 어드레스(BXAR<>)가 로우 신호일 때, 안티 퓨즈 셋 온하면 프로그램의 출력 신호인 히트 신호(HIT<>)는 모두 하이 신호이다.

예를 들어, 00100001000의 페일(fail) 어드레스가 입력되면 로우 레벨의 어드레스에 해당하는 부분을 프로그래밍하면 히트 신호(HIT<0> 내지 HIT<9>)는 모두 하이 레벨 신호이다.

안티 퓨즈 프로그래밍 이후 안티 히트 비교 신호(A_HITB)는 인에이블되어 안티 리던던트 워드라인(A_RWL)을 인에이블 시키고, 페일이 발생한 노멀 워드라인 또는 그전에 리페어했지만, 페일이 발생한 워드라인을 디스에이블시킨다.

상기 안티부의 역할은 패키징 후 워드라인성 또는 비트라인 페일시 페일 어드레스를 받아들여 이에 해당하는 워드라인을 디스에이블시키고, 안티 리던던트 워드라인을 인에이블 시키는 것이다.

도 6은 안티 퓨즈 리페어 후 신호 변화를 나타낸 타이밍도이다.

도 6과 같이, 상기 안티 퓨즈 유닛별 히트 신호(HIT<0:9>)를 안티 낸드부를 통해 연산하여 안티 히트 비교 신호를 출력한다. 즉, 상기 히트 신호가 모두 하이 신호일 때만 안티 히트 비교 신호를 로우 신호로 출력하고, 나머지 경우는 하이 신호로 출력한다.

상기 안티 히트 비교 신호는 반도체 기억 소자 내 워드라인 구동부의 히트 섬부로 인가되어 안티 리던던트 워드라인 인에이블을 시키는 안티 히트 섬 신호를 출력한다.

상기 안티 히트 섬 신호는 상기 안티 히트 비교 신호를 반전시켜 약간 지연된 신호로 출력된 것이다.

상기 안티 히트 섬 신호가 하이 신호일 때는 상대적으로 노멀 워드라인 및 페일된 리던던트 워드라인은 디스에이블되며, 안티 리던던트 워드라인이 구동된다.

이 때, 제 2 실시례는 상기에서 안티 리던던트 워드라인 대신 패키징 전 리페어 시 사용되지 않은 리던던트 워드라인이 이용된다.

상기와 같은 본 발명의 반도체 기억 소자의 리페어 회로는 다음과 같은 효과가 있다.

첫째, 반도체 기억 소자의 패키징 후 발생하는 단일 비트성 페일은 물론이며, 워드라인성 페일까지 리페어할 수 있다.

둘째, 리페어된 비트 라인이 재페일이 발생했을 때도 이에 대한 리페어가 가능하다.

셋째, 종래 단일 비트 페일에 대해 하나씩 리페어하는 안티퓨즈 대신에 라인성으로 동작하는 안티부를 인가하여 리페어를 수행하도록 하여 반도체 기억 소자의 수율 향상 효과를 얻을 수 있다.

Claims

워드라인 수로 구비된 퓨즈 셋에 어드레스 신호를 인가받아 상기 각각의 퓨즈 셋의 히트 여부를 비교하여 히트 비교 신호를 출력하는 비교부와,

상기 히트 비교 신호를 인가받아 히트 섬 처리를 하여 페일이 발생한 노멀 워드라인을 디스에이블시키고, 상기 노멀 워드라인을 대체하여 리던던트 워드라인을 인에이블시키는 워드라인 제어부와,

패키징 후 페일이 발생한 리던던트 워드라인 또는 노멀 워드라인을 대체하여 어드레스 신호를 인가받아 안티 퓨즈 셋 프로그램을 구동시켜 각각의 어드레스별 히트 여부를 검사하고 히트 섬 처리를 하여 안티 리던던트 워드라인을 인에이블시키는 안티부를 포함하여 구성됨을 특징으로 하는 반도체 기억 소자의 리페어 회로.
제 1 항에 있어서, 상기 비교부는

퓨즈 셋 인에이블 신호에 응답하여 상기 어드레스 각각의 신호에 대한 히트 여부를 나타내는 히트 신호를 출력하는 퓨즈 유닛들로 이루어진 퓨즈 셋과,

상기 퓨즈 셋 내 퓨즈 유닛별 히트 신호를 비교하여 각 퓨즈 셋의 히트 비교 신호를 출력하는 연산부가 노멀 워드라인의 개수만큼 구비됨을 특징으로 하는 반도체 기억 소자의 리페어 회로.
제 2항에 있어서, 상기 연산부는 상기 퓨즈 유닛 별 히트 신호가 모두 하이신호일 때를 검출함을 특징으로 하는 반도체 기억 소자의 리페어 회로.
제 3항에 있어서, 상기 연산부는 낸드게이트 소자로 구성됨을 특징으로 하는 반도체 기억 소자의 리페어 회로.
제 1항에 있어서, 상기 워드라인 제어부는

상기 히트 비교 신호를 인가받아 노멀 워드라인을 디스에이블시키는 노멀 워드라인 디스에이블시 신호를 출력하고, 리던던트 워드라인부를 구동시키는 히트 섬 신호를 출력하는 히트 섬부와,

상기 히트 섬 신호를 인가받아 페일이 발생한 상기 노멀 워드라인을 대체하는 리던던트 워드라인을 인에이블시키는 리던던트 인에이블 신호를 출력하는 리던던트 워드라인부로 구성됨을 특징으로 하는 반도체 기억 소자의 리페어 회로.
제 1항에 있어서, 상기 안티부는

어드레스 신호를 인가받아 각각의 어드레스 신호별로 히트 신호를 출력하는 안티 퓨즈 유닛으로 이루어진 안티 퓨즈 셋과,

상기 안티 퓨즈 유닛별 히트 신호를 인가받아 이를 비교하여 안티 히트 비교 신호를 출력하는 안티 연산부와,

상기 안티 히트 비교 신호를 인가받아 히트 섬 처리를 하여 안티 히트 섬 신호를 출력하는 안티 히트 섬부와,

상기 안티 히트 섬 신호를 인가받아 안티 리던던트 워드라인을 구동시키는 안티 워드라인 구동부를 포함하여 구성됨을 특징으로 하는 반도체 기억 소자의 리페어 회로.
제 6 항에 있어서, 상기 안티부의 안티 히트 섬부는 별도로 구성하지 않고, 상기 워드라인 제어부의 히트 섬부를 이용함을 특징으로 하는 반도체 기억 소자의 리페어 회로.
제 1 항에 있어서, 상기 안티부는

상기 어드레스 신호를 인가받아 각각의 어드레스 신호별로 히트 신호를 출력하는 안티 퓨즈 유닛으로 이루어진 안티 퓨즈 셋과,

상기 안티 퓨즈 유닛별 히트 신호를 인가받아 이를 비교하여 안티 히트 비교 신호를 출력하는 안티 연산부와,

상기 안티 히트 비교 신호를 인가하여 패키징 전 리페어시 이용되지 않은 리던던트 워드라인을 선택하여 인에이블시키는 선택부를 포함하여 구성됨을 특징으로 하는 반도체 기억 소자의 리페어 회로.
제 1 항에 있어서, 상기 안티 퓨즈 셋 프로그램은

상기 안티부가 패키징 이후 워드라인성 페일이 발생했을 때 오프 상태에서 온 상태로 전환되는 기능을 함을 특징으로 하는 반도체 기억 소자의 리페어 회로.
제 9 항에 있어서, 상기 안티 퓨즈 셋 프로그램은

네거티브 전원 전압에 한 쪽 단자가 연결된 안티 퓨즈 유닛과,

인에이블 신호에 의해 제어되고, 상기 안티 퓨즈 유닛의 다른 한쪽 단자에 연결된 제 1 앤모스 트랜지스터와,

파워업 신호에 의해 제어되고, 전원 전압단과 상기 제 1 앤모스 트랜지스터 사이에 연결된 제 1 피모스 트랜지스터와,

상기 제 1 앤모스 트랜지스터 및 제 1 피모스 트랜지스터의 공통 드레인의 출력을 반전하는 제 1인버터와,

상기 제 1 인버터의 출력을 반전하는 제 2 인버터와,

상기 제 2 인버터의 출력에 의해 제어되며 상기 제 1 인버터의 출력단과 접지 전압단 사이에 연결된 제 2 앤모스 트랜지스터와,

상기 제 2 인버터의 출력을 반전하는 제 3 인버터와,

외부로부터 인가되는 어드레스 신호를 반전하는 제 4 인버터와,

상기 제 2 인버터의 출력을 앤모스에, 제 3 인버터의 출력을 피모스에 인가받아 턴온시 상기 어드레스 신호를 히트 신호로 출력하는 제 1 전송 게이트;

상기 제 2 인버터의 출력을 피모스에, 제 3 인버터의 출력을 앤모스에 인가받아 턴온시 상기 제 4 인버터의 출력을 히트 신호로 출력하는 제 2 전송 게이트를 포함하여 구성됨을 특징으로 하는 반도체 기억 소자의 리페어 회로.
제 10 항에 있어서, 상기 네거티브 전원 전압은 네거티브 차지 펌핑 회로를 이용하여 그 출력단으로부터 인가됨을 특징으로 하는 반도체 기억 소자의 리페어 회로.
제 11 항에 있어서, 상기 네거티브 차지 펌핑 회로는 반도체 기억 소자 외부에 구성함을 특징으로 하는 반도체 기억 소자의 리페어 회로.