KR100616491B1 - 반도체메모리소자의 컬럼리던던시회로 - Google Patents

Abstract

본 발명은 컬럼리던던시회로에 있어서 한 뱅크내의 동일 어드레스신호에 응답하는 두 어레이를 리페어하는 경우에 오동작을 방지하기 위한 것으로서, 이를 위한 본 발명은 컬럼퓨즈박스내의 퓨즈를 온-오프시켜 리페어할 어드레스를 지정하는 반도체메모리소자의 컬럼리던던시회로에 있어서, 상기 컬럼퓨즈박스는, 로우프리차지신호와 어레이선택어드레스신호에 응답하여 어레이를 선택하는 어드레스를 리페어하는 어레이리던던시신호를 생성하는 어레이리페어블럭; 및 상기 어레이리던던시신호와 컬럼프리차지신호와 제1 및 제2컬럼어드레스신호 및 제1 및 제2뱅크신호에 응답하여 비트라인 어드레스를 리페어하는 상기 컬럼리던던시신호를 생성하는 비트라인리페어블럭을 구비하고, 한 뱅크내에서 상기 어레이선택어드레스신호를 갖는 두 어레이를 같은 컬럼리페어디코더내의 퓨즈박스를 사용하여 리페어동작을 수행한다.

컬럼리던던시회로, 컬럼리페어디코더, 컬럼퓨즈박스, 어레이리페어블럭, 비트라인리페어블럭.

Description

반도체메모리소자의 컬럼리던던시회로{Column redundancy circuit in semiconductor memory device}

도1은 종래 기술에 따른 컬럼 어드레스 패스의 블럭 다이아그램.

도2는 종래 기술에 따른 컬럼퓨즈박스의 상세 회로도.

도3 내지 도5는 종래 기술에 따른 컬럼리페어동작의 타이밍도.

도6a 및 도6b는 본 발명의 일실시예에 따른 컬럼퓨즈박스의 회로도.

도7a 및 도7b는 본 발명의 다른 실시예에 따른 컬럼퓨즈박스의 회로도.

도8은 본 발명에 따른 컬럼리페어동작의 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

610 : 어레이리페어블럭

620 : 비트라인리페어블럭

623 : 출력제어부

본 발명은 반도체메모리장치에 관한 것으로서, 특히 반도체메모리소자의 컬럼리던던시회로에 관한 것이다.

일반적으로, 리던던시 회로는 메모리 소자에서 메모리 셀에 결함(defect)이 발생하는 경우에 칩이 정상적으로 동작하지 않는 문제를 구제하기 위하여, 미리 여분의 메모리 셀을 만들어 두었다가 테스트 이후에, 결함이 발생한 셀을 여분으로 두었던 메모리 셀로 치환하는데, 이런 경우 여분으로 둔 셀을 스페어 셀이라고 하고, 이런 치환 동작에 개입하는 회로를 리던던시 회로라고 하며 로우리던던시와 컬럼리던던시 회로가 있다.

리던던시 회로는 입력되는 어드레스를 이용하여, 입력되는 어드레스와 관련된 메모리 셀이 리페어 한 것인지 아닌지를 인식하고 이 결과를 이용하여 정상 디코더를 디스에이블 시키고, 스페어 디코더를 인에이블시켜서 치환 동작이 이루어지게 한다.

현재 일반적으로 사용하는 컬럼 디코딩 방식은 하나의 컬럼 디코더 출력 신호가 여러 메모리 셀 어레이 블럭에서 공유되어 사용되는 글로벌 컬럼 디코딩 방식이다. 리던던시 회로도 마찬가지 방식 즉, 다수의 셀 어레이가 리페어 셀을 공통으로 사용한다.

도1은 종래 기술에 따른 컬럼 어드레스 패스의 블럭 다이아그램이다.

도1을 참조하면, 컬럼 어드레스 패스는 어드레스신호(Ai)를 입력으로 하여 프리디코딩된어드레스신호(Ai_p)를 생성하는 컬럼프리디코더(110)와, 상기 어드레 스신호(Ai)와 제어신호에 응답하여 리페어하고자 하는 다수의 리페어어드레스신호(RY_IN<0:N>) 및 노말컬럼인에이블신호(NCE)를 생성하는 컬럼리페어디코더어레이(130)와, 상기 프리디코딩된어드레스신호(Ai_p)와 상기 노말컬럼인에이블신호(NCE)에 응답하여 컬럼어드레스신호(Yi)를 생성하는 컬럼디코더(150)와, 다수의 리페어어드레스신호(RY_IN<0:N>)에 응답하여 리페어컬럼어드레스신호(RYi)를 구동하는 컬럼리페어디코더드라이버(170)로 이루어진다.

상기 컬럼리페어디코더어레이(130)는 다수의 컬럼리페어디코더로 이루어지고, 제1컬럼리페어디코더(131)는 다수의 컬럼퓨즈박스로 구성된 퓨즈박스어레이(133)와, 컬럼리던던시신호(YREDUN)와 제어신호(CNTL)에 응답하여 상기 노말컬럼인에이블신호(NCE)와 제1리페어어드레스신호(RY_IN<1>)를 생성하는 논리부(134)로 이루어진다.

도2는 종래 기술에 따른 컬럼퓨즈박스의 상세 회로도이다.

도2를 참조하면, 컬럼퓨즈박스는 로우프리차지신호(XPCGb)와 어레이선택어드레스신호(ARYSELADD<0:X>)에 응답하여 어레이를 선택하는 어드레스를 리페어하는 어레이리던던시신호(ARY_REDUNb)와 노드신호 NMRb를 생성하는 어레이리페어블럭(210)과, 상기 어레이리던던시신호(ARY_REDUNb)와 컬럼프리차지신호(YPCGb)와 컬럼어드레스신호(YADD<0:1>) 및 뱅크신호(BANK<0:1>)에 응답하여 비트라인 어드레스를 리페어하는 상기 컬럼리던던시신호(YREDUN)를 생성하는 비트라인리페어블럭(250)으로 이루어진다.

도3 및 도4의 타이밍도를 참조하여 상기와 같은 구성을 갖는 종래 기술의 동작에 대하여 살펴본다.

리페어를 하기를 원하는 비트라인에 해당하는 어드레스에 대해서 하나의 컬럼퓨즈박스 내의 해당 어드레스 퓨즈를 끊으면 상기 노말컬럼인에이블신호(NCE)가 디스에이블되고, 리페어어드레스신호가 인에이블되어 상기 컬럼리페어어드레스신호(RYi)를 액티브시켜 컬럼리페어 동작이 일어난다.

노말모드에서는 상기 노말컬럼인에이블신호(NCE)가 인에이블되고, 상기 리페어어드레스신호가 디스에이블되어 컬럼리페어동작이 일어나지 않고 컬럼프리디코더(110)와 컬럼디코더(150)를 통해 상기 어드레스신호(Ai)가 전달된다.

리페어모드의 동작에 대해서 구체적으로 살펴보면, 상기 로우프리차지신호(XPCGb)가 디스에이블되고 상기 어레이셀렉트어드레스(ARYSELADD<0:X>)가 인가되면 상기 어레이리던던시신호(ARY_REDUNb)가 "로우"로 디스에이블되고 상기 노드 NMRb 신호는 "하이"를 유지하고, 이때 컬럼프리차지신호(YPCGb)가 디스에이블되고 상기 컬럼어드레스신호(YADD<0:N>)와 상기 뱅크신호(BANK<0:1>)가 인가되면 이에 응답하여 상기 컬럼리던던시신호(YREDUN)가 액티브되어 상기 노말컬럼인에이블신호(NCE)가 디스에이블되어 리페어동작이 수행된다.

그러나, 상기와 같은 구조에서는 뱅크의 위, 아래 같이 선택된 어레이에 있는 컬럼어드레스를 각각 같은 컬럼리페어디코더에 있는 퓨즈박스 두 개를 선택해서 리페어를 하는 경우, 리페어동작이 일어나는 블록과 일어나지 않는 블록의 상기 컬럼리던던시신호(YREDUN)가 공통으로 연결되어 있어서, 도5의 타이밍도와 같이 컬럼리페어동작에서 리페어가 일어나지 않는 블록에서 상기 컬럼리던던시신호가 디스에이블되는 신호의 영향을 받아 상기 노말컬럼인에이블신호가 액티브되어 오동작을 한다.

본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 한 뱅크내의 동일 어드레스신호에 응답하는 두 어레이를 리페어하는 경우에 오동작을 방지한 컬럼퓨즈박스를 구비하는 컬럼리던던시회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은 컬럼퓨즈박스내의 퓨즈를 온-오프시켜 리페어할 어드레스를 지정하는 반도체메모리소자의 컬럼리던던시회로에 있어서, 상기 컬럼퓨즈박스는, 로우프리차지신호와 어레이선택어드레스신호에 응답하여 어레이를 선택하는 어드레스를 리페어하는 어레이리던던시신호를 생성하는 어레이리페어블럭; 및 상기 어레이리던던시신호와 컬럼프리차지신호와 제1 및 제2컬럼어드레스신호 및 제1 및 제2뱅크신호에 응답하여 비트라인 어드레스를 리페어하는 상기 컬럼리던던시신호를 생성하는 비트라인리페어블럭을 구비하고, 한 뱅크내에서 상기 어레이선택어드레스신호를 갖는 두 어레이를 같은 컬럼리페어디코더내의 퓨즈박스를 사용하여 리페어동작을 수행한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도6a 및 도6b는 본 발명의 일실시예에 따른 컬럼퓨즈박스의 회로도이다.

이를 참조하면, 컬럼퓨즈박스는 로우프리차지신호(XPCGb)와 어레이선택어드레스신호(ARYSELADD<0:X>)에 응답하여 어레이를 선택하는 어드레스를 리페어하는 어레이리던던시신호(ARY_REDUNb)를 생성하는 어레이리페어블럭(610)과, 상기 어레이리던던시신호(ARY_REDUNb)와 컬럼프리차지신호(YPCGb)와 제1 및 제2컬럼어드레스신호(YADD<0:1>) 및 제1 및 제2뱅크신호(BANK<0:1>)에 응답하여 비트라인 어드레스를 리페어하는 상기 컬럼리던던시신호(YREDUN)를 생성하는 비트라인리페어블럭(620)으로 이루어진다.

상기 어레이리페어블럭(610)은 게이트로 상기 로우프리차지신호를 입력받아 소스-드레인 경로를 통해 공급전원을 출력노드 N61로 공급하는 PMOS트랜지스터 PM61과, 게이트로 상기 어레이선택어드레스신호(ARUSELADD<0:X>)를 입력받아 소스-드레인 경로를 통해 접지전원을 휴즈 F61을 통해 상기 출력노드 N61에 전달하는 NMOS트랜지스터 NM60과, 상기 로우프리차지신호와 상기 출력노드 N61신호에 응답하여 상기 어레이리던던시신호(ARY_REDUNb)를 생성하는 NAND게이트 ND61과, 게이트로 상기 어레이리던던시신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 상 기 출력노드 N61에 전달하는 PMOS트랜지스터 PM61과, 게이트로 궤환노드 N62 신호를 입력받아 소스-드레인 경로를 통해 상기 출력노드 N61에 상기 접지전원을 전달하는 NMOS트랜지스터 NM61로 이루어진다.

상기 비트라인리페어블럭(620)은 상기 어레이리던던시신호(ARY_REDUNb)와 상기 컬럼프리차지신호(YPCGb)를 입력받는 입력부(621)와, 상기 제1 및 제2컬럼어드레스신호(YADD<0:1>)와 상기 제1 및 제2뱅크신호(BANK<0:1>)에 응답하여 선택적인 출력노드 N63신호를 생성하는 어드레스입력부(622)와, 상기 어레이리던던시신호와 상기 컬럼프리차지신호 및 상기 입력부(621)의 출력신호에 응답하여 상기 컬럼리던던시신호(YREDUNb)를 생성하는 출력부(624)와, 상기 제1 및 제2뱅크신호(BANK<0:1>)에 응답하여 상기 출력부에 전류 공급을 제어하는 출력제어부(623)로 이루어진다.

상기 입력부(621)는 게이트로 각각 상기 어레이리던던시신호와 상기 컬럼프리차지신호를 입력받아 직렬 연결된 소스-드레인 경로를 통해 상기 출력노드 N63에 상기 공급전원을 전달하는 PMOS트랜지스터 PM62와 PM63과, 게이트로 상기 어레이리던던시신호를 입력받아 소스-드레인 경로를 통해 상기 출력노드 N63에 상기 접지전원을 전달하는 NMOS트랜지스터 NM62와, 상기 출력노드 N63신호를 반전하는 인버터 INV61과, 게이트로 상기 인버터 INV61의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 상기 출력노드 N63으로 전달하는 PMOS트랜지스터 PM64와, 상기 출력노드 N61의 신호를 반전하여 상기 궤환노드 N62신호를 생성하는 인버터 INV62와, 상기 출력노드 N63신호와 상기 궤환노드 N62신호에 응답하여 출력노드 N64신호를 생성하는 NOR게이트 NOR64로 이루어진다.

상기 어드레스입력부(622)는 게이트로 상기 제1컬럼어드레스신호(YADD<0>)를 입력받아 소스-드레인 경로를 통해 퓨즈 F62를 거쳐 상기 출력노드 N63에 상기 접지전원을 전달하는 NMOS트랜지스터 NM63과, 게이트로 상기 제2컬럼어드레스신호(YADD<1>)를 입력받아 소스-드레인 경로를 통해 퓨즈 F63을 거쳐 상기 출력노드 N63에 상기 접지전원을 전달하는 NMOS트랜지스터 NM64와, 게이트로 상기 제1뱅크신호(BANK<0>)를 입력받아 소스-드레인 경로를 통해 퓨즈 F64를 거쳐 상기 출력노드 N63에 상기 접지전원을 전달하는 NMOS트랜지스터 NM65와, 게이트로 상기 제2뱅크신호(BANK<1>)를 입력받아 소스-드레인 경로를 통해 퓨즈 F65를 거쳐 상기 출력노드 N63에 상기 접지전원을 전달하는 NMOS트랜지스터 NM66으로 이루어진다.

상기 출력제어부(623)는 게이트로 상기 제1뱅크신호(BANK<0>)를 입력받아 소스-드레인 경로를 통해 퓨즈 F66을 거쳐 상기 출력제어부(623)의 출력노드 N65에 상기 접지전원을 전달하는 NMOS트랜지스터 NM68과, 게이트로 상기 제2뱅크신호(BANK<1>)를 입력받아 소스-드레인 경로를 통해 퓨즈 F67을 거쳐 상기 출력노드 N65에 상기 접지전원을 전달하는 NMOS트랜지스터 NM69로 이루어진다.

상기 출력부(624)는 게이트로 각각 상기 어레이리던던시신호(ARY_REDUNb)와 상기 컬럼프리차지신호(YPCGb)를 입력받아 직렬 연결된 소스-드레인 경로를 통해 상기 컬럼리던던시신호(YREDUN)에 상기 공급전원을 전달하는 PMOS트랜지스터 PM65와 PM66과, 게이트로 상기 출력노드 N64 신호를 입력받아 소스-드레인 경로를 통해 상기 컬럼리던던시신호에 상기 출력노드 N65 신호를 전달하는 NMOS트랜지스터 NM67로 이루어진다.

도8의 본 발명의 일실시예에 따른 동작 타이밍 다이아그램을 참조하여 상기와 같은 구성을 갖는 본 발명의 동작에 대하여 살펴본다.

노말모드에서는 상기 로우프리차지신호(XPCGb)가 "로우"로 액티브되고 상기 어레이선택어드레스신호(ARYSELADD<0:X>)가 인가되면 상기 어레이리던던시신호(ARY_REDUNb)는 "로우"로 액티브되어 상기 비트라인리페어블럭(620)으로 인가되고 상기 출력노드 N61은 로직 "하이"를 유지한다.

인에이블된 상기 어레이리던던시신호와 상기 컬럼프리차지신호(YPCGb)가 "로우"로 액티브되어 상기 비트라인리페어블럭(620)으로 인가되면 상기 PMOS트랜지스터 PM62 및 PM63이 턴온되어 상기 출력노드 N63이 "하이"로 된다. 한편 출력노드 N61의 로직 "하이"가 상기 인버터 INV62에 의해 반전되어 상기 궤환노드 N62 신호를 반전한 "로우" 신호와 상기 출력노드 N63 신호가 상기 NOR게이트 NOR61에 의해 "로우"로 되어 결국 상기 컬럼리던던시신호(YREDUN)는 상기 어레이러던던시신호와 상기 컬럼프리차지신호에 의해 턴온되 상기 PMOS트랜지스터 PM65와 PM66에 의해 "하이"를 유지한다.

한편, 리페어하고자 하는 어드레스에 따라 컬럼퓨즈박스내의 퓨즈를 끊어 주는데 제1컬럼퓨즈박스에서는 상기 퓨즈 F62, 상기 퓨즈 F64 및 상기 퓨즈 F67을 끊어 주고 제2컬럼류즈박스에서는 상기 퓨즈 F53, 상기 퓨즈 F65 및 상기 퓨즈 F66을 끊어 주는데 상기 출력제어부(623)의 퓨즈는 상기 어드레스입력부(622)의 퓨즈 F64 와 퓨즈 F65와 반대로 끊어 준다.

이는 어드레스에 따라 상기 제1 또는 제2컬럼어드레스신호(YADD<0:1>) 및 상기 제1 또는 제2뱅크신호(BANK<0:1>)에 의해 상기 출력노드 N63이 "로우"로 떨어지고 상기 출력노드 N64가 "하이"로 상기 NMOS트랜지스터 NM67의 게이트로 인가되어 턴온되나 전술한 바와 같이 어드레스입력부와 반대로 퓨즈를 끊어 상기 어드레스입력부(622)의 상기 제1 또는 제2뱅크신호와 반대되는 신호가 입력되므로 상기 NMOS트랜지스터 NM68 또는 NM69가 턴온되지 않으므로 상기 컬럼리던던시신호에 로직 "로우"신호를 공급하지 못하여 상기 컬럼리던던시신호는 "하이"를 유지한다.

따라서, 같은 제1퓨즈박스에서 리페어동작이 일어나는 경우에 제2퓨즈박스에서는 노말모드의 동작을 수행하나 상기 출력제어부에서 "로우"신호를 공급하지 않아 출력에서 오동작이 일어나는 것을 방지한다.

도7a 및 도7b는 본 발명의 다른 실시예에 따른 컬럼퓨즈박스의 회로도이다.

이를 참조하면, 본 발명의 다른 실시예에 따른 컬럼퓨즈박스는 출력제어부를 제외하곤 상기 일실시예와 동일하게 구성되어 있다. 출력제어부(723)는 상기 제2뱅크신호(BANK<1>)에 응답하여 상기 NMOS트랜지스터 NM65의 드레인단과 상기 출력노드 N65사이의 연결을 제어하는 제1스위치부(71)와, 상기 제1뱅크신호(BANK<0>)에 응답하여 상기 NMOS트랜지스터 NM66의 드레인단과 상기 출력노드 N65사이의 연결을 제어하는 제2스위치부(72)와, 게이트로 상기 출력노드 N61신호를 입력받아 소스-드레인 경로를 통해 상기 출력노드 N65에 상기 접지전원을 전달하는 NMOS트랜지스터 NM71에 의한 제3스위치부(73)로 이루어진다.

타 동작은 상기 일실시예와 동일하나 출력제어부(723)에서 상기 출력부(624)에 전류를 공급하는 것을 제어하는 것만 다르다.

상기 출력노드 N61신호에 응답하여 전류를 공급하는 제3스위치부(73)에 의해 노말모드에서는 상기 출력노드 N61이 "하이"를 유지하므로 상기 출력부(624)에 전류를 계속 공급하고, 리페어모드에서는 일단 상기 출력노드 N61이 "로우"로 떨어지므로 상기 제3스위치부(73)이 디스에이블되고, 상기 제1스위치부(71)와 상기 제2스위치부(72)는 각각 상기 어드레스입력부(622)의 상기 뱅크신호와 반대되는 신호에 의해 제어를 받아 상기 출력부에 전류 공급을 제어하여 오동작을 방지한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 컬럼리던던시회로에 있어서 한 뱅크내의 동일 어드레스신호에 응답하는 두 어레이를 리페어하는 경우에 오동작을 방지한다.

Claims (10)

1. 컬럼퓨즈박스내의 퓨즈를 온-오프시켜 리페어할 어드레스를 지정하는 반도체메모리소자의 컬럼리던던시회로에 있어서,

   컬럼퓨즈박스는,

   로우프리차지신호와 어레이선택어드레스신호에 응답하여 어레이를 선택하는 어드레스를 리페어하는 어레이리던던시신호를 생성하는 어레이리페어블럭; 및

   상기 어레이리던던시신호와 컬럼프리차지신호와 제1 및 제2컬럼어드레스신호 및 제1 및 제2뱅크신호에 응답하여 비트라인 어드레스를 리페어하는 상기 컬럼리던던시신호를 생성하는 비트라인리페어블럭을 구비하여,

   한 뱅크내에서 상기 어레이선택어드레스신호를 갖는 두 어레이를 같은 컬럼리페어디코더내의 퓨즈박스를 사용하여 리페어동작을 수행할 수 있으며,

   상기 비트라인리페어블럭은,

   상기 어레이리던던시신호와 상기 컬럼프리차지신호를 입력받는 입력부;

   상기 제1 및 제2컬럼어드레스신호와 상기 제1 및 제2뱅크신호에 응답하여 선택적으로 제2출력노드신호를 생성하는 어드레스입력부;

   상기 어레이리던던시신호와 상기 컬럼프리차지신호 및 상기 입력부의 출력신호에 응답하여 상기 컬럼리던던시신호를 생성하는 출력부; 및

   상기 제1 및 제2뱅크신호에 응답하여 상기 출력부에 전류 공급을 제어하는 출력제어부를 구비하는 것을 특징으로 하는 반도체메모리소자의 컬럼리던던시회로.
2. 제1항에 있어서,

   상기 어레이리페어블럭은,

   게이트로 상기 로우프리차지신호를 입력받아 소스-드레인 경로를 통해 공급전원을 제1출력노드로 공급하는 제1PMOS트랜지스터;

   게이트로 상기 어레이선택어드레스신호를 입력받아 소스-드레인 경로를 통해 접지전원을 제1퓨즈를 통해 상기 제1출력노드에 전달하는 제1NMOS트랜지스터;

   상기 로우프리차지신호와 상기 제1출력노드신호에 응답하여 상기 어레이리던던시신호를 생성하는 NAND게이트;

   게이트로 상기 어레이리던던시신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 상기 제1출력노드에 전달하는 제2PMOS트랜지스터; 및

   게이트로 궤환노드 신호를 입력받아 소스-드레인 경로를 통해 상기 제1출력노드에 상기 접지전원을 전달하는 제2NMOS트랜지스터

   를 구비하는 것을 특징으로 하는 반도체메모리소자의 컬럼리던던시회로.
3. 삭제
4. 제1항에 있어서,

   상기 입력부는,

   게이트로 각각 상기 어레이리던던시신호와 상기 컬럼프리차지신호를 입력받아 직렬 연결된 소스-드레인 경로를 통해 상기 제2출력노드에 상기 공급전원을 전달하는 제3 및 제4PMOS트랜지스터;

   게이트로 상기 어레이리던던시신호를 입력받아 소스-드레인 경로를 통해 상기 제2출력노드에 상기 접지전원을 전달하는 제3NMOS트랜지스터;

   상기 제2출력노드신호를 반전하는 제1인버터;

   게이트로 상기 제1인버터의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 상기 제2출력노드로 전달하는 제5PMOS트랜지스터;

   상기 제1출력노드의 신호를 반전하여 상기 궤환노드신호를 생성하는 제2인버터; 및

   상기 제2출력노드신호와 상기 궤환노드신호에 응답하여 제3출력노드신호를 생성하는 NOR게이트

   를 구비하는 것을 특징으로 하는 반도체메모리소자의 컬럼리던던시회로.
5. 제4항에 있어서,

   상기 어드레스입력부는,

   게이트로 상기 제1컬럼어드레스신호를 입력받아 소스-드레인 경로를 통해 제2퓨즈를 거쳐 상기 제2출력노드에 상기 접지전원을 전달하는 제4NMOS트랜지스터;

   게이트로 상기 제2컬럼어드레스신호를 입력받아 소스-드레인 경로를 통해 제3퓨즈를 거쳐 상기 제2출력노드에 상기 접지전원을 전달하는 제5NMOS트랜지스터;

   게이트로 상기 제1뱅크신호를 입력받아 소스-드레인 경로를 통해 제4퓨즈를 거쳐 상기 제2출력노드에 상기 접지전원을 전달하는 제6NMOS트랜지스터; 및

   게이트로 상기 제2뱅크신호를 입력받아 소스-드레인 경로를 통해 제5퓨즈를 거쳐 상기 제2출력노드에 상기 접지전원을 전달하는 제7NMOS트랜지스터

   를 구비하는 것을 특징으로 하는 반도체메모리소자의 컬럼리던던시회로.
6. 제5항에 있어서,

   제1컬럼퓨즈박스에서는 상기 제2퓨즈와 상기 제4퓨즈를 끊어주고,

   제2컬럼퓨즈박스에서는 상기 제3퓨즈와 상기 제5퓨즈를 끊어주는 것을 특징으로 하는 반도체메모리소자의 컬럼리던던시회로.
7. 제6항에 있어서,

   상기 출력제어부는,

   게이트로 상기 제1뱅크신호를 입력받아 소스-드레인 경로를 통해 제6퓨즈를 거쳐 상기 출력제어부의 출력 제4출력노드에 상기 접지전원을 전달하는 제8NMOS트랜지스터; 및

   게이트로 상기 제2뱅크신호를 입력받아 소스-드레인 경로를 통해 제7퓨즈를 거쳐 상기 제4출력노드에 상기 접지전원을 전달하는 제9NMOS트랜지스터

   를 구비하는 것을 특징으로 하는 반도체메모리소자의 컬럼리던던시회로.
8. 제7항에 있어서,

   제1컬럼퓨즈박스에서는 상기 상기 제7퓨즈를 끊어주고,

   제2컬럼퓨즈박스에서는 상기 제6퓨즈를 끊어주는 것을 특징으로 하는 반도체메모리소자의 컬럼리던던시회로.
9. 제6항에 있어서,

   출력제어부는,

   상기 제2뱅크신호에 응답하여 상기 제6NMOS트랜지스터의 드레인단과 상기 제4출력노드 사이의 연결을 제어하는 제1스위치수단;

   상기 제1뱅크신호에 응답하여 상기 제7NMOS트랜지스터의 드레인단과 상기 제4출력노드 사이의 연결을 제어하는 제2스위치수단; 및

   게이트로 상기 제1출력노드신호를 입력받아 소스-드레인 경로를 통해 상기 제4출력노드에 상기 접지전원을 전달하는 제3스위치수단

   를 구비하는 것을 특징으로 하는 반도체메모리소자의 컬럼리던던시회로.
10. 제5항 또는 제9항에 있어서,

    상기 출력부는,

    게이트로 각각 상기 어레이리던던시신호와 상기 컬럼프리차지신호를 입력받아 직렬 연결된 소스-드레인 경로를 통해 상기 컬럼리던던시신호에 상기 공급전원을 전달하는 제6 및 제7PMOS트랜지스터; 및

    게이트로 상기 제3출력노드신호를 입력받아 소스-드레인 경로를 통해 상기 컬럼리던던시신호에 상기 제4출력노드신호를 전달하는 제10NMOS트랜지스터

    를 구비하는 것을 특징으로 하는 반도체메모리소자의 컬럼리던던시회로.

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