KR100780687B1

KR100780687B1 - 스탠바이 전류의 불량을 구제할 수 있는 칼럼 복구 회로및 이를 이용하는 반도체 메모리 장치

Info

Publication number: KR100780687B1
Application number: KR1020020000710A
Authority: KR
Inventors: 최재승
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-01-07
Filing date: 2002-01-07
Publication date: 2007-11-30
Also published as: KR20030060173A

Abstract

스탠바이 전류 불량을 칩 사이즈를 크게 증가시키지 않고서도 효과적으로 복구할 수 있는 기능을 갖는 칼럼 복구 회로 및 이를 이용하는 반도체 메모리 장치가 개시된다. 본 발명에 의한 칼럼 복구 회로는 불량이 발생한 어드레스의 핀별 상태에 따라 절단되는 칼럼 복구용 복수의 퓨즈와, 각각의 핀에 해당하는 상기 퓨즈의 절단 여부를 검출하여 퓨즈 신호를 생성하는 수단과, 상기 퓨즈 신호를 수신하고 이를 디코딩하여 각 비트 라인의 풀업 트랜지스터를 제어하는 풀업 제어신호를 생성하는 복구 디코더를 구비하는 것을 특징으로 한다.

칼럼 복구 회로, 스탠바이 전류, 퓨즈, 메모리 셀, 불량, 절단

Description

스탠바이 전류의 불량을 구제할 수 있는 칼럼 복구 회로 및 이를 이용하는 반도체 메모리 장치{CIRCUIT FOR REPAIRING THE FAIL OF STAND_BY CURRENT AND A SEMICONDUCTOR MEMORY DEVICE USING THIS CIRCUIT}

도 1은 비트 라인에서의 브리지(bridge)에 의해 스탠바이 전류 불량이 발생하는 것을 설명하는 도면.

도 2는 종래의 칼럼 복구용 어드레스 퓨즈 회로의 회로도.

도 3은 종래의 칼럼 복구를 위한 셀 블록의 회로도.

도 4는 본 발명에 의한 칼럼 복구용 어드레스 퓨즈 회로의 회로도.

도 5는 본 발명에 의해 칼럼 복구시 스탠바이 전류 불량을 구제하는 셀 블록의 회로도.

본 발명은 칼럼 복구 회로에 관한 것으로서, 특히 스탠바이 전류의 불량을 구제할 수 있는 칼럼 복구 회로 및 이를 이용하는 반도체 메모리 장치에 관한 것이다. 칼럼 복구를 적용하는 모든 메모리 소자에 적용 가능하다.

메모리 테스트를 진행하여 기능 불량이 발생하였을 경우, 여분의 복구 셀을 이용하여 복구하는데, 이 때에 불량이 발생한 칼럼에 브리지(bridge)가 발생한 경우라면 스탠바이 전류 불량은 여전히 존재하게 된다. 비트 라인에서 브리지가 발생하여 스탠바이 전류 불량이 발생한 경우를 도 1에서 도시하였다. 스탠바이 모드(stand_by mode)에서 비트 라인(BIT) 및 비트 바 라인(BITB)은 항상 하이 레벨로 프리챠지 되고, 워드 라인(W/L)은 접지 레벨(Vss)로 유지되어 메모리 셀(104)의 엑세스 트랜지스터(N11, N13)를 턴오프시키게 된다. 이러한 스탠바이 모드 상태에서 비트 라인(BIT)과 워드 라인(W/L) 사이에 브리지(102)가 형성되어 있다면 비트 라인 풀업 트랜지스터에서 워드 라인(W/L)으로 전류 경로가 형성되어 스탠바이 전류 불량이 유발된다.

종래에는 이러한 스탠바이 전류 불량을 구제하는 방법으로 각각의 비트 라인 풀업 트랜지스터에 퓨즈를 설치하여 해당 비트 라인에 스탠바이 전류 불량이 발생하면 비트 라인에 파워가 공급될 수 없도록 풀업 트랜지스터의 퓨즈를 절단하여 스탠바이 전류 불량이 발생하는 것을 방지하였다. 그러나 이렇게 구성하였을 경우, 기능 불량을 복구하기 위한 퓨즈와 스탠바이 전류 불량을 구제하기 위한 퓨즈를 각각의 비트 라인에 대해 배치하여야 하므로, 칩 사이즈를 증가시켜 결국 네트 다이(net die)를 감소시키는 문제점이 있다.

본 발명은 이러한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 스탠바이 전류 불량을 칩 사이즈를 크게 증가시키지 않고서도 효과적으로 복구할 수 있는 기능을 갖는 칼럼 복구 회로 및 이를 이용하는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.

이러한 목적을 달성하기 위한 본 발명은 스탠바이 전류의 불량을 구제할 수 있는 칼럼 복구 회로에 있어서, 불량이 발생한 어드레스의 핀별 상태에 따라 절단되는 칼럼 복구용 복수의 퓨즈와, 각각의 핀에 해당하는 상기 퓨즈의 절단 여부를 검출하여 퓨즈 신호를 생성하는 수단과, 상기 퓨즈 신호를 수신하고 이를 디코딩하여 각 비트 라인의 풀업 트랜지스터를 제어하는 풀업 제어신호를 생성하는 복구 디코더를 구비하는 것을 일 특징으로 한다.

퓨즈는 불량이 발생한 어드레스에서 해당 핀이 하이 레벨이면 절단되지 않고, 로우 레벨이면 절단된다. 퓨즈의 일단은 전원 단자에 연결되고, 퓨즈 신호 생성 수단은 퓨즈의 타단의 전압을 검출하는 것으로 구성될 수 있다. 풀업 제어신호는 칼럼 복구가 진행된 비트 라인의 풀업 트랜지스터를 항상 디스에이블시킨다.

또한 본 발명은 스탠바이 전류의 불량을 구제할 수 있는 반도체 메모리 장치에 있어서, PMOS 트랜지스터로 이루어진 비트 라인 풀업 회로와 칼럼 복구 회로와 각 셀 블록에 해당하는 칼럼 디코더를 구비하며, 상기 칼럼 복구 회로는 불량이 발생한 어드레스의 핀별 상태에 따라 절단되는 복수의 퓨즈와, 각각의 핀에 해당하는 상기 퓨즈의 절단 여부를 검출하여 퓨즈 신호를 생성하는 수단과, 상기 퓨즈 신호를 수신하고 이를 디코딩하여 풀업 제어신호를 생성하는 복구 디코더를 포함하며, 상기 칼럼 디코더는 블록 선택 신호와 비트 선택 신호에 대해 NAND 연산을 수행하는 제1 논리 게이트와, 상기 제1 논리 게이트의 출력 신호와 상기 풀업 제어신호에 대해 NAND 연산을 수행하고 연산 결과를 해당 비트 라인 풀업 트랜지스터로 제공하는 제2 논리 게이트를 포함하는 것을 다른 특징으로 한다.

이와 같은 구성의 본 발명에 의하면, 종래와 같이 스탠바이 전류 불량을 복구하기 위하여 각각의 비트 라인에 퓨즈를 배치하지 않고, 대신 칼럼 복구를 위해 배치된 퓨즈에 추가적으로 디코더를 배치하고, 퓨즈의 절단 여부에 따라 복구 칼럼 디코딩(repair column decoding)을 하여 디코딩된 신호를 각 셀 블록의 칼럼 디코더의 풀업 제어 로직의 입력으로 사용한다. 이로써 스탠바이 모드시나 액티브 모드시에 비트 라인 풀업 트랜지스터를 항상 턴오프되게 하여 비트 라인의 브리지를 통한 전류 소모를 방지하는 것이 가능하게 된다. 종래와 같이 스탠바이 전류 불량을 복구하기 위하여 별도의 비트 라인 퓨즈를 설치하지 않아도 되므로 네트 다이(net die)의 증가를 기대할 수 있으며, 비트 라인 퓨즈를 절단할 필요가 없으므로 퓨즈 절단 시간을 단축할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.

도 2는 종래의 칼럼 복구용 어드레스 퓨즈 회로의 회로도이다. 도 2에 도시되어 있는 바와 같이, 칼럼 복구용 어드레스 퓨즈 회로(200)는 핀별 퓨즈 블록(202_0, …, 202_i)과, 이 핀별 퓨즈 블록(202_0, …, 202_i)의 출력 신호(RA0, …, RAi)를 이용하여 복구 선택 신호(RPS)를 생성하는 로직부(204)로 이루어져 있다.

먼저 퓨즈 블록(202_0)은 일단이 노드(nd10)를 경유하여 전원 단자(Vdd)에 연결되며, 타단은 노드(nd20)에 연결된 퓨즈(FS0)를 구비하고 있다. 또한 노드(nd20)에는 NMOS 트랜지스터(N210)의 게이트와, 인버터(IV230)의 입력 단자와, NMOS 트랜지스터(N220)의 드레인과, 트랜지스터(P210, N220)의 게이트가 연결되어 있다. NMOS 트랜지스터(N210)는 그 게이트가 노드(nd20)에 연결되어 있으므로, 노드(nd20)에 인가된 전압의 레벨에 의해 턴온되며, 그 드레인과 소오스가 모두 접지되어 있으므로 커패시터와 같이 동작한다. 이 커패시터는 퓨즈(FS0)가 절단된 경우 인버터(IV230) 내에 구비된 PMOS 트랜지스터(도시되지 않음)와의 관계에서 파워업시에도 노드(nd20)에 로우 레벨이 걸리도록 한다. 인버터(IV230)는 노드(nd20)에 인가된 신호를 반전시키고, 그 반전 결과를 NMOS 트랜지스터(N220, N230, N240)의 게이트에 제공한다. NMOS 트랜지스터(N220)에서 그 드레인은 노드(nd20)에 연결되어 있고, 게이트는 인버터(IV230)의 출력 단자에 연결되어 있으며, 소오스는 접지되어 있다. 트랜지스터(P210, N230)로 구성된 전송 게이트(206_0)에서 PMOS 트랜지스터(P210)의 게이트는 노드(nd20)에 연결되어 있으며, NMOS 트랜지스터(N230)의 게이트는 인버터(IV230)의 출력 단자에 연결되어 있다. 그리고, 트랜지스터(P220, N240)로 구성된 전송 게이트(208_0)에서 PMOS 트랜지스터(P220)의 게이트는 인버터(IV230)의 출력 단자에 연결되어 있으며, NMOS 트랜지스터(N240)의 게이트는 노드(nd20)에 연결되어 있다. 전송 게이트(206_0)의 입력 단자에는 어드레스 버퍼로부터 출력된 어드레스 신호(A0)가 인가되고, 전송 게이트(208_0)의 입력 단자에는 어드레스 신호(A0b)가 인가된다. 그리고 전송 게이트(206_0, 208_0)의 출력 단 자는 서로 전기적으로 연결된다.

다음에 로직부(204)는 퓨즈 블록(202_0, …, 208_i)의 출력 신호에 대해 NAND 연산을 수행하는 3 입력 NAND 게이트(ND21a, …, ND21m)와, NAND 게이트(ND21a, …, ND21m)에 대해 NOR 연산을 수행하는 NOR 게이트(NR21)와, NOR 게이트(NR21)의 출력 신호를 반전시키는 인버터(IV21)를 구비하고 있다.

먼저, 퓨즈(FSj)가 절단되면 NMOS 트랜지스터(N22j)는 노드(nd2j)에 축적된 전하를 누설 전류의 형태로 접지로 방전시켜 노드(nd2j)가 로우 레벨이 되도록 한다. 노드(nd2j)가 로우 레벨이 되면 인버터(IV23j)는 이를 반전시켜 하이 레벨의 신호를 출력하고, 이 하이 레벨의 신호는 다시 NMOS 트랜지스터(N22j)의 게이트로 인가되어 NMOS 트랜지스터(N22j)를 턴온시키므로 노드(nd2j)가 확실히 로우 레벨로 가도록 한다. 노드(nd2j)에 전술한 바와 같이 로우 레벨의 신호가 인가되므로 PMOS 트랜지스터(P21j)가 턴온되고, 또한 인버터(IN23j)의 출력 신호가 하이 레벨이므로 NMOS 트랜지스터(N23j)가 턴온되어서 전송 게이트(206_j)를 경유하여 어드레스 신호(Aj)가 신호(RAj)로서 출력되어 로직부(204) 내의 NAND 게이트(ND21a)에 일 입력 신호로서 인가된다. 다음에, 퓨즈(FSj)가 절단되지 않으면 노드(nd2j)는 전원 단자(Vdd)에 의해 하이 레벨로 된다. 노드(nd2j)가 하이 레벨이면 인버터(IV23j)는 이를 반전시켜 로우 레벨의 신호를 출력한다. 노드(nd2j)에 하이 레벨의 신호가 인가되므로 NMOS 트랜지스터(N24j)가 턴온되고, 또한 인버터(IN23j)의 출력 신호가 로우 레벨이므로 PMOS 트랜지스터(P22j)가 턴온되어서 전송 게이트(208_j)를 경유하여 어드레스 신호(Ajb)가 신호(RAj)로서 출력되어 로직부(204) 내의 NAND 게이트(ND21a)에 일 입력 신호로서 인가된다.

판독(READ) 및 기록(WRITE) 동작을 수행함으로써 메모리 셀이 정상 동작을 하는지 여부에 대해 테스트를 수행한 후, 불량 셀이 있다면 복구 셀(repair cell)로의 대체가 가능한지 여부를 판단하고, 복구 퓨즈(repair fuse)의 절단으로 복구를 수행한다. 복구 퓨즈의 절단은 불량이 발생된 어드레스를 어드레스 핀 각각의 상태(status)에 따라 해당 퓨즈를 절단하는 방법으로 이루어진다. 예를 들어, 불량이 발생한 어드레스에서 하이 레벨을 갖는 핀에 대해서는 퓨즈를 절단하고, 로우 레벨을 갖는 핀에 대해서는 퓨즈를 절단하지 않는다. 전술한 바와 같이 퓨즈가 절단되면 원래의 레벨이 출력되므로 불량이 발생한 어드레스에서 하이 레벨을 갖는 핀의 퓨즈 블록은 하이 레벨을 출력하게 되고, 퓨즈가 절단되지 않으면 반전된 레벨이 출력되므로 불량이 발생한 어드레스에서 로우 레벨을 갖는 핀은 퓨즈 블록도 하이 레벨을 출력하게 된다. 그리고 이 하이 레벨의 출력 신호(RA0, …, RAi)를 수신한 NAND 게이트(ND21a, …, ND21m)는 로우 레벨의 신호를 출력하고, 다시 NOR 게이트(NR21)와 인버터(IV21)를 경유하여 복구 선택 신호(RPS)로서 로우 레벨의 신호가 출력된다. 즉, 불량이 발생한 어드레스에서 복구 선택 신호(RPS)는 로우 레벨을 갖게 된다.

도 3은 종래의 칼럼 복구를 위한 셀 블록의 회로도이다. 도 2의 회로(200)에서 생성된 복구 선택 신호(RPS)는 복구 셀 블록(204)의 복구 칼럼 디코더(212)로 인가된다. 도 3에 도시되어 있지는 않지만, 복구 선택 신호(RPS)가 로우 레벨로 천이된 경우, 정상 셀 블록(202_0, …, 202_n)의 센스 앰프 및 기록 드라이버는 디스 에이블 되어지고, 복구 셀 블록(204)의 칼럼 디코더(212), 센스 앰프 및 기록 드라이버가 인에이블되어 불량이 발생한 칼럼의 셀을 대체하게 된다. 그런데 이 복구 선택 신호(RPS)는 불량이 발생한 어드레스에서만 로우 레벨로 되므로, 다른 어드레스가 입력되거나, 스탠바이 모드에서는 하이 레벨을 가지므로 이 신호(RPS)를 이용하여 불량이 발생한 칼럼의 풀업 트랜지스터를 스탠바이 모드에서 디스에이블시키는 것은 불가능하다.

도 4는 본 발명에 의한 칼럼 복구용 어드레스 퓨즈 회로의 회로도이다. 도 2의 회로(200)와 비교할 때, 복구 디코더(401)가 더 구비되어 있는 점에서 회로(400)는 회로(200)로부터 구별된다. 그리고 노드(nd4j)에 인가된 신호는 신호(FRj)로서 복구 디코더(401)에 제공되며, 인버터(IV430)의 출력 신호가 신호(FRjb)로서 복구 디코더(401)에 제공된다. 도 4에서 다른 구성요소의 연결 관계의 동작은 도 2에서와 동일하다.

도 4에서, 퓨즈(FS4j)가 절단되면 도 2를 참고하여 이미 언급한 바와 같이, 노드(nd4j)에는 로우 레벨의 신호가 인가되며, 인버터(IV43j)는 하이 레벨의 신호를 출력한다. 따라서 신호(FRj)는 로우 레벨을 가지며, 신호(FRjb)는 하이 레벨을 갖는다. 반면 퓨즈(FS4j)가 절단되지 않으면 노드(nd4j)에는 하이 레벨의 신호가 인가되며, 인버터(IV43j)는 로우 레벨의 신호를 출력한다. 따라서 신호(FRj)는 로우 레벨을 가지며, 신호(FRjb)는 하이 레벨을 갖는다. 이렇게 퓨즈 블록(402_0, …, 402_i)에서 생성된 신호(FR0, FR0b, …, FRi, FRib)는 복구 디코더(401)에 수신되어 디코딩하여 신호(REP[0], …, REP[m])를 생성한다. 전술한 바와 같이, 퓨즈 가 절단되는 경우 복구 디코더(401)는 불량이 발생한 칼럼에 해당하는 REP[k]로 하여금 로우 레벨을 갖도록 한다.

도 5는 본 발명에 의해 칼럼 복구시 스탠바이 전류 불량을 구제하는 셀 블록의 회로도이다. 도 3에 도시된 회로(300)와 비교할 때, 회로(300)는 정상 셀 블록(202_k)에서 NAND 게이트(NDk)의 출력 신호를 반전하는 인버터(IV1k)를 갖는 대신에, NAND 게이트(ND5k)의 출력 신호와 도 4의 회로(400)에서 생성된 신호(REP[k])에 대해 NAND 연산을 수행하는 NAND 게이트(ND52k)를 구비하고 있는 점에서, 회로(500)는 회로(300)와 구별된다.

도 5에서, 불량이 발생한 칼럼에 해당하는 신호(REP[k])가 로우 레벨을 가지므로, 이 신호(REP[k])는 해당 정상 셀 블록(502_k)의 칼럼 디코더(510_k)에서 NAND 게이트(ND52k)로 하여금 하이 레벨의 신호를 출력하게 한다. 따라서 해당 풀업용 PMOS 트랜지스터(P51k, P52k)의 게이트에 하이 레벨의 신호가 인가되어, 스탠바이 모드시나 액티브 모드시에 항상 풀업 트랜지스터(P51k, P52k)가 오프됨으로써 대기전류의 불량이 일어나지 않게 된다.

여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.

이와 같은 구성의 본 발명에 의하면, 종래와 같이 스탠바이 전류 불량을 복 구하기 위하여 각각의 비트 라인에 퓨즈를 배치하지 않고, 대신 칼럼 복구를 위해 배치된 퓨즈에 추가적으로 디코더를 배치하고, 퓨즈의 절단 여부에 따라 복구 칼럼 디코딩(repair column decoding)을 하여 디코딩된 신호를 각 셀 블록의 칼럼 디코더의 풀업 제어 로직의 입력으로 사용한다. 이로써 스탠바이 모드시나 액티브 모드시에 비트 라인 풀업 트랜지스터를 항상 턴오프되게 하여 비트 라인의 브리지를 통한 전류 소모를 방지하는 것이 가능하게 된다. 종래와 같이 스탠바이 전류 불량을 복구하기 위하여 별도의 비트 라인 퓨즈를 설치하지 않아도 되므로 네트 다이(net die)의 증가를 기대할 수 있으며, 비트 라인 퓨즈를 절단할 필요가 없으므로 퓨즈 절단 시간을 단축할 수 있다.

Claims

스탠바이 전류의 불량을 구제할 수 있는 칼럼 복구 회로에 있어서,

불량이 발생한 어드레스의 핀별 상태에 따라 절단되는 칼럼 복구용 복수의 퓨즈와,

각각의 핀에 해당하는 상기 퓨즈의 절단 여부를 검출하여 퓨즈 신호를 생성하는 수단과,

상기 퓨즈 신호를 수신하고 이를 디코딩하여 각 비트 라인의 풀업 트랜지스터를 제어하는 풀업 제어신호를 생성하는 복구 디코더를

구비하는 것을 특징으로 하는 칼럼 복구 회로.
제 1 항에 있어서,

상기 퓨즈는 불량이 발생한 어드레스에서 해당 핀이 하이 레벨이면 절단되지 않고, 로우 레벨이면 절단되는 것을 특징으로 하는 칼럼 복구 회로.
제 2 항에 있어서,

상기 퓨즈의 일단은 전원 단자에 연결되고, 상기 퓨즈 신호 생성 수단은 상기 퓨즈의 타단의 전압을 검출하는 것을 특징으로 하는 칼럼 복구 회로.
제 2 항에 있어서,

상기 풀업 제어신호는 칼럼 복구가 진행된 비트 라인의 풀업 트랜지스터를 항상 디스에이블시키는 것을 특징으로 하는 칼럼 복구 회로.
스탠바이 전류의 불량을 구제할 수 있는 반도체 메모리 장치에 있어서,

PMOS 트랜지스터로 이루어진 비트 라인 풀업 회로와 칼럼 복구 회로와 각 셀 블록에 해당하는 칼럼 디코더를 구비하며,

상기 칼럼 복구 회로는 불량이 발생한 어드레스의 핀별 상태에 따라 절단되는 복수의 퓨즈와, 각각의 핀에 해당하는 상기 퓨즈의 절단 여부를 검출하여 퓨즈 신호를 생성하는 수단과, 상기 퓨즈 신호를 수신하고 이를 디코딩하여 풀업 제어신호를 생성하는 복구 디코더를 포함하며,

상기 칼럼 디코더는 블록 선택 신호와 비트 선택 신호에 대해 NAND 연산을 수행하는 제1 논리 게이트와, 상기 제1 논리 게이트의 출력 신호와 상기 풀업 제어신호에 대해 NAND 연산을 수행하고 연산 결과를 해당 비트 라인 풀업 트랜지스터로 제공하는 제2 논리 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 5 항에 있어서,

상기 퓨즈는 불량이 발생한 어드레스에서 해당 핀이 하이 레벨이면 절단되지 않고, 로우 레벨이면 절단되는 것을 특징으로 하는 반도체 메모리 장치.
제 6 항에 있어서,

상기 퓨즈의 일단은 전원 단자에 연결되고, 상기 퓨즈 신호 생성 수단은 상기 퓨즈의 타단의 전압을 검출하는 것을 특징으로 하는 반도체 메모리 장치.
제 6 항에 있어서,

상기 풀업 제어신호는 칼럼 복구가 진행된 비트 라인의 풀업 트랜지스터를 항상 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.