KR100197668B1 - 반도체 소자의 리던던시 회로 - Google Patents

Abstract

본 발명은 반도체 소자의 리던던시 회로에 관한 것으로, 특히 정상적인 회로에 결함이 발생시 퓨즈 절단으로 리페어를 하기 전에 리페어 회로를 일시적으로 테스트하여 정상적인 리페어 회로만을 이용해 리페어를 실시하기 위한 리던던시 회로에 관한 것으로 상기 목적달성을 위한 수단으로 정상 워드라인 또는 정상 컬럼라인에 어떤 결함이 발생시 해당 워드라인 또는 컬럼라인의 퓨즈를 끊어주므로써 리페어 회로를 인에이블 시키기 위한 리페어 퓨즈 박스 수단과, 상기 리페어 퓨즈 박스부와 제1 노드 사이에 접속되어 상기 해당 퓨즈를 절단하지 않고 리페어 회로를 프리테스트 하기 위한 트랜지스터로 이루어진 리페어 회로 스위칭 수단과, 상기 리페어 회로 스위칭부의 게이트로 인가되어 상기 리페어 회로 스위칭부를 제어하기 위한 낸드 게이트로 이루어진 스위칭 제어 회로부와, 게이트로 프리차지 전압이 인가되고 전원전압과 상기 제1 노드 사이에 접속되어 상기 전원전압을 상기 제1 노드로 전달하기 위한 제1 PMOS형 트랜지스터와, 상기 정상 워드라인 또는 정상 컬럼라인에 어떤 결함이 발생시 이를 대체하기 위한 리페어 회로 수단을 구비한다.

Description

반도체 소지자 리던던시 회로

제1도는 종래기술에 따른 퓨즈박스 회로도.

제2도는 본 발명에 따른 퓨즈박스 블록도.

제3도는 본 발명의 일실시예에 따른 퓨즈 박스 회로도.

* 도면의 주요부분에 대한 부호의 설명

11 : 리페어 퓨즈 박스부 12 : 리페어 회로부

13 : 리페어 회로 프리테스트 스위칭부 14 : 스위칭 제어 회로부

MP : PMOS 형 트랜지스터 MN1~MN5 : NMOS 형 트랜지스터

IV1~IV2 : 인버터 AX1~AX4 : 어드레스 신호

ND : 낸드 게이트 Vpre : 프리차지 신호

f1~f4 : 퓨즈

TE : 리페어 회로를 테스트 할 것인지 아닌지를 결정하는 신호

SE : 사용중인 어드레스 중 일부분을 사용하여 각각의 리페어 회로가 독립적으로 선택될 수 있게 하는 입력

Vcc : 전원전압 Vss : 접지전압

본 발명은 반도체 소자의 리던던시 회로에 관한 것으로, 특히 정상적인 회로에 결함이 발생시 퓨즈 절단으로 리페어를 하기 전에 리페어 회로를 일시적으로 프리테스트하여 정상적인 리페어 회로만을 이용해 리페어를 실시하기 위한 리던던시 회로에 관한 것이다.

일반적으로 반도체 메모리 소자의 워드라인 또는 컬럼라인에 어떤 결함이 발생되면 상기 결함을 보상하기 위하여 리페어 과정을 거치게 되는데 리페어 회로를 구동시키기 위해서는 리페어 퓨즈 박스부의 해당 퓨즈를 절단하여야 한다.

그런데, 구동된 리페어 회로 또한 불량으로 또다른 회로로 리페어하려고 하면 이미 절단된 퓨즈로 인해 리페어가 불가능하다. 예를 들면 메모리 소자의 경우 수많은 셀중에 1개만이라도 불량이면 리페어를 해야한다. 그러나, 준비된 리페어 회로중 불량인 회로로 리페어를 실시하면 또다른 리페어 회로가 있음에도 불구하고 다시 리페어하는 것은 불가능하다.

제1도는 종래기술에 따른 반도체소자의 퓨즈박스 회로도로서, 게이트로 제1어드레스 신호(AX1)가 인가되고 접지전압(Vss)을 제1퓨즈(fl)를 통해 제1 노드(N1)로 전달하기 위한 제1 NMOS형 트랜지스터(MN1)와, 게이트로 제2 어드레스 신호(AX2)가 인가되고 상기 접지전압(Vss)을 제2 퓨즈(f2)를 통해 상기 제 1 노드(N1)로 전달하기 위한 제2 NMOS형 트랜지스터(MN2)와, 게이트로 제3 어드레스 신호(AX3)가 인가되고 상기 접지전압(Vss)을 제3 퓨즈(f3)를 통해 상기 제1 노드(N1)로 전달하기 위한 제3 NMOS형 트랜지스터(MN3)와, 게이트로 제4 어드레스 신호(AX4)가 인가되고 상기 접지전압(Vss)을 제4 퓨즈(f4)를 통해 상기 제1 노드(N1)로 전달하기 위한 제4 NMOS형 트랜지스터(MN4)와, 게이트로 프리차지 전압(Vpre)이 인가되고 전원전압(Vcc)과 상기 제1 노드(N1) 사이에 접속되어 상기 전원전압(Vcc)을 상기 제1 노드(N1)로 전달하기 위한 제1 PMOS형 트랜지스터(MP1)와, 상기 제1 노드(N1)의 신호를 반전시켜 제2 인버터(IV2)의 입력단자로 출력하기 위한 제1 인버터(IV1)와, 상기 제1 인버터(IV1)의 출력신호를 반전시켜 리페어 회로부(12)의 입력단으로 출력시키기 위한 제2 인버터(IV2)와, 정상 워드라인 또는 정상 컬럼라인을 보상하기 위한 리페어 회로부(12)로 구성된다.

상기 구성에 따른 동작을 보면, 먼저 프리차지 신호(Vpre)가 인가되어 상기 제1 노드(N1)가 하이(High)로 인에이블된 상태에서 정상워드라인 또는 정상 컬럼라인에 어떤 결함도 발생되지 않으면 어드레스에 의해서 턴-온된 상기 제1 NMOS형 트랜지스터(MN1) 내지 제4 NMOS형 트랜지스터(MN4)를 통해 접지전압(Vss)이 상기 제1노드(N1)로 전달되며 2개의 인버터에 의해 2번의 반전과정을 거쳐 결국 리페어 회로부(12)의 입력단에 접지전압(Vss)이 인가되므로써 리페어 동작은 이루어지지 않고 정상 동작을 수행하게 된다.

한편, 상기한 정상 워드라인 또는 정상 컬럼라인에 어떤 결함이 발생되면 리페어 과정을 수행하게 된다. 예를 들면, 제1 어드레스 신호(AX1)가 지정하는 해당 워드라인에 어떤 결함이 발생되었다고 하면 게이트로 상기 제1 어드레스 신호(AX1)가 인가되는 제2 NMOS형 트랜지스터(MN2)의 한 단자에 연결된 제2 퓨즈(f2)를 끊어주어 상기 접지전압(Vss)이 상기 제1 노드(N1)로 전달되는 것을 막아준다. 그러면, 상기 제1 노드(N1)에는 하이(High) 상태가 그대로 유지되고 제1, 제2 인버터 (IV1, IV2)에 의해 2번의 반전을 거쳐 하이(High) 신호가 리페어 회로부(12)의 입력단으로 입력되므로써 리페어 회로를 인에이블 시킨다.

이상에서 설명한 바와 같이, 종래의 퓨즈박스 회로에 있어서의 리페어 과정은 해당 퓨즈를 끊어주므로써 이루어지는데 구동 리페어회로 또한 불량으로 또다른 회로로 리페어를 하려고 하면 이미 절단된 퓨즈로 인해 리페어가 불가능하게 되는 문제점이 있었다.

따라서, 본 발명은 정상적인 회로에 불량이 발생하였을시 퓨즈 절단으로 리페어를 하기 전에 리페어 회로를 일시적으로 테스트 하므로써 정상적인 리페어 회로만을 가지고 리페어를 실시하기 위한 회로를 제공함에 그 목적이 있다.

상기 목적 달성을 위한 본 발명의 리던던시 회로는 정상 회로에 어떤 결함이 발생시 해당 회로의 퓨즈를 끊어주므로써 리던던시 회로를 인에이블 시키기 위한 리페어 퓨즈 박스 수단과, 상기 리페어퓨즈 박스부와 제1 노드 사이에 접속되어 상기 해당 퓨즈를 절단하지 않고 리페어 회로를 프리테스트 하기 위한 스위칭 수단과, 상기 스위칭부를 제어하기 위한 스위칭 제어 회로부와, 게이트로 프리차지 전압이 인가되고 전원전압과 상기 제1 노드 사이에 접속되어 상기 전원전압을 상기 제1 노드로 전달하기 위한 제1 PMOS형 트랜지스터와, 상기 회로에 어떤 결함이 발생시 이를 대체하기 위한 리페어 회로 수단을 포함하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

제2도는 본 발명에 따른 퓨즈박스 블록도로서, 정상 워드라인 또는 정상 컬럼라인에 어떤 결함이 발생시 해당 워드라인 또는 컬럼라인의 퓨즈를 끊어주므로써 리페어 회로를 인에이블 시키기 위한 리페어 퓨즈 박스부(11)와, 상기 리페어 퓨즈 박스부(11)와 제1 노드(N1)사이에 접속되어 상기 해당 퓨즈를 절단하지 않고 리페어 회로를 프리테스트 하기 위한 리페어 회로 프리테스트 스위칭부(13)와, 상기 리페어 회로 프리테스트 스위칭부(13)의 게이트로 인가되어 상기 리페어 회로 프리테스트 스위칭부(13)를 제어하기 위한 스위칭 제어 회로부(14)와, 게이트로 프리차지 전압(Vpre)이 인가되고 전원전압(Vcc)과 상기 제1 노드(N1) 사이에 접속되어 상기 전원전압(Vcc)을 상기 제1 노드(N1)로 전달하기 위한 제1 PMOS형 트랜지스터(MP1)와, 상기 제1 노드(N1)상의 신호를 반전시켜 리페어 회로부(12)의 입력단으로 출력시키기 위한 직렬접속된 제1, 제2 인버터(IV1, IV2)와, 상기 정상 워드라인 또는 정상 컬럼라인에 어떤 결함이 발생시 이를 대체하기 위한 리페어 회로부(12)로 구성된다.

제3도는 본 발명의 일실시예에 따른 퓨즈박스 회로도로서, 정상워드라인 또는 정상 컬럼라인에 어떤 결함이 발생시 해당 워드라인 또는 컬럼라인의 퓨즈를 끊어주므로써 리페어 회로를 인에이블 시키기 위한 리페어 퓨즈 박스부(11)와, 상기 리페어 퓨즈 박스부와 제1 노드(N1) 사이에 접속되어 상기 해당 퓨즈를 절단하지 않고 리페어 회로를 프리테스트 하기 위한 리페어 회로 프리테스트 스위칭부(13)와, 상기 리페어 회로 프리테스트 스위칭부(13)의 게이트로 인가되어 상기 리페어 회로 프리테스트 스위칭부(13)를 제어하기 위한 스위칭제어 회로부(14)와, 게이트로 프리차지 전압(Vpre)이 인가되고 전원전압(Vcc)과 상기 제1 노드(N1) 사이에 접속되어 상기 전원전압(Vcc)을 상기 제1 노드(N1)로 전달하기 위한 제1 PMOS형 트랜지스터(MP1)와, 상기 제1 노드(N1)상의 신호를 반전시켜 리페어 회로부(12)의 입력단으로 출력시키기 위한 직렬접속된 제1, 제2 인버터(IV1, IV2)와, 상기 정상 워드라인 또는 정상 컬럼라인에 어떤 결함이 발생시 이를 대체하기 위한 리페어 회로부(12)로 구성된다.

상기 리페어 퓨즈 박스부(11)는 게이트로 제1 어드레스 신호(AX1)가 인가되고 접지전압(Vss)을 제1 퓨즈(fl)를 통해 제1 노드(N1)로 전달하기 위한 제1 NMOS형 트랜지스터(MN1)와, 게이트로 제2 어드레스 신호(AX2)가 인가되고 상기 접지전압(Vss)을 제2 퓨즈(f2)를 통해 상기 제1 노드(N1)로 전달하기 위한 제2 NMOS형 트랜지스터(MN2)와, 게이트로 제3 어드레스 신호(AX3)가 인가되고 상기 접지전압(Vss)을 제3 퓨즈(f3)를 통해 상기 제1 노드(N1)로 전달하기 위한 제3 NMOS형 트랜지스터(MN3)와, 게이트로 제4 어드레스 신호(AX4)가 인가되고 상기 접지전압(Vss)을 제4 퓨즈(f4)를 통해 상기 제1 노드(N1)로 전달하기 위한 제4 NMOS형 트랜지스터(MN4)로 구성된다.

상기 리페어 회로 프리테스트 스위칭부(13)는 제5 NMOS형 트랜지스터(MN5)로 구성된다.

상기 스위칭 제어 회로부(14)는 2개의 입력단으로 각각 리페어 회로를 테스트 할 것인지 아닌지를 결정하는 신호(TE)와 사용중인 어드레스 중 일부분을 사용하여 각각의 리페어 회로가 독립적으로 선택될 수 있게 하는 신호(SA)를 입력으로 하여 상기 리페어 회로 테스트 스위칭부(13)의 트랜지스터를 제어하기 위한 낸드 게이트로 구성된다.

상기 구성에 따른 동작을 보면, 정상 회로에 어떤 결함이 발생시 해당 회로의 퓨즈를 끊어주므로써 상기 제1노드(N1)를 하이(High) 상태로 만들어 주어야 하는데 상기 해당 퓨즈를 끊지 않고 상기 제1 노드(N1)를 하이(High) 상태로 인에이블 시키기 위해서는 상기 리페어 회로 테스트 스위칭부(13)의 제5 NMOS형 트랜지스터(MN5)를 턴-오프 시켜 주어야 한다. 상기 제5 NMOS형 트랜지스터(MN5)를 턴-오프 시켜 주기 위해서는 상기 스위칭 제어 회로부(14)의 테스트 인에이블 신호(TE)와 썸 어드레스 신호(SA)가 하이(High) 상태로 입력 되어야 하며 이때 낸드 게이트의 출력단으로 로우(Low) 신호가 출력되어 상기 제5 NMOS 형 트랜지스터(MN5)가 턴-오프 된다. 상기 제5NMOS형 트랜지스터(MN5)가 턴-오프되면 상기 리페어 퓨즈 박스부(11)와 상기 제1 노드(N1)가 분리되어 해당 퓨즈가 절단되지 않더라도 상기 제1 노드(N1)상에는 그대로 하이(High) 신호가 유지되어 상기 리페어 회로를 프리테스트 하게 되는 것이다.

이상에서 설명한 바와 같이, 본 발명의 리페어 퓨즈박스 회로도를 반도체 소자의 리던던시 회로에 구현하게 되면 리페어율을 높이고 수율을 증가시키는 효과가 있다.

본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (3)

1. 정상 회로에 어떤 결함이 발생시 해당 퓨즈를 끊어주므로써 리페어 회로를 인에이블 시키기 위한 리페어 퓨즈 박스 수단과, 게이트로 프리차지 전압이 인가되고 전원전압과 상기 제1 노드 사이에 접속되어 상기 전원전압을 상기 제1 노드로 전달하기 위한 제1 PMOS형 트랜지스터와, 상기 정상 회로에 어떤 결함이 발생시 이를 대체하기 위한 리페어 회로 수단을 포함하는 것을 특징으로 하는 반도체 소자의 리던던시 회로에 있어서, 상기 리페어 퓨즈 박스부와 제1 노드 사이에 접속되어 상기 해당 퓨즈를 절단하지 않고 리페어 회로를 프리테스트 하기 위한 트랜지스터로 이루어진 리페어 회로 스위칭 수단과, 상기 리페어 회로 스위칭부를 제어하기 위한 스위칭 제어 회로부를 포함하는 것을 특징으로 하는 리던던시 회로.
2. 제1항에 있어서, 상기 리페어 회로 스위칭 수단은 NMOS형 트랜지스터인 것을 특징으로 하는 리던던시 회로.
3. 제1항에 있어서, 상기 스위칭 제어 회로 수단은 낸드 게이트인 것을 특징으로 하는 리던던시 회로.