KR100197988B1 - 반도체 메모리 장치의 리던던시 회로 - Google Patents
반도체 메모리 장치의 리던던시 회로 Download PDFInfo
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Abstract
본 발명은 반도체 메모리 장치의 리던던시 회로에 관한 것으로 특히, 비트 라인 및/비트 라인에 실린 정상 칼럼 데이터 또는 리던던시 칼럼 데이터를 정확하게 데이터 버스 라인으로 선택하기 위한 칼럼 리던던시 회로에 관한 것이다. 상기 목적 달성을 위한 수단으로 정상 칼럼 트랜지스터부와, 정상 칼럼 데이터 제어부와, 리던던시 칼럼 트랜지스터부와, 정상 칼럼 데이터 제어 신호 발생부와, 제1 저항 및 제2 저항을 구비한다.
Description
제1도는 종래기술에 따른 정상 칼럼라인 및 리던던시 칼럼라인 선택 회로도.
제2도는 종래기술에 따른 정상 칼럼 데이타 및 리던던시 칼럼 데이타 선택 회로도.
제3도는 본 발명의 제1 실시예에 따른 정상 칼럼 데이터 및 리던던시 칼럼 데이터 선택 회로도.
제4도는 본 발명의 제2 실시예에 따른 정상 칼럼 데이터 및 리던던시 칼럼 데이터 선택 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 칼럼 퓨즈 박스부 12 : 정상 칼럼 디코더부
13 : 리던던시 칼럼 디코더부 14, 17 : 정상 칼럼 트랜지스터부
15 : 리던던시 칼럼 트랜지스터부 16, 21 : 정상 칼럼 데이터 제어부
18 : 제1 리던던시 칼럼 트랜지스터부 19 : 제2 리던던시 칼럼 트랜지스터부
20 : 정상 칼럼 데이터 제어 신호 발생부
Vcc : 전원전압 Vpre : 프리차지 전압
Vss : 접지전압 MP1∼MP5 : PMOS형 트랜지스터
N1∼N16 : 노드 f1∼fn : 퓨즈
AY(1)∼AY(n) : 칼럼 어드레스 신호 I1∼17 : 인버터
ND1∼ND3 : 낸드 게이트 NYi : 정상 칼럼라인 선택신호
RYi : 리던던시 칼럼라인 선택 신호 MN1∼MN6 : NMOS형 트랜지스터
R1∼R4 : 저항 NR : 노아 게이트
본 발명은 반도체 메모리 장치의 리던던시 회로에 관한 것으로 특히, 정상적인 칼럼 어드레스 동작시에는 데이터 버스 라인에 정상칼럼 데이터만 실리고 리던던시 칼럼 어드레스 동작시에는 리던던시 칼럼 데이터만 실리도록 하기 위한 칼럼 리던던시 회로에 관한 것이다.
일반적으로 디램등 반도체 메모리 소자는 데이터를 저장하는 셀에 결함이 발생되어 칼럼 방향으로 오동작을 일으키면 칼럼 리페어를 통해 칼럼 리던던시로 대체된다.
제1도는 종래기술에 따른 정상 칼럼라인 및 리던던시 칼럼라인 선택 회로도로서, 칼럼라인에 연결된 셀에 결함이 발생시 리던던시 칼럼라인으로 대체하기 위한 칼럼 퓨즈 박스부(11)와, 상기 칼럼 퓨즈박스부(11)의 출력신호를 반전시켜 제2 노드(N2)로 출력하는 제1 인버터(I1)와, 상기 제2 노드(N2)의 신호와 글로발 칼럼 어드레스 신호를 입력으로 하여 정상 칼럼라인 선택 신호(NYi)를 출력하는 정상 칼럼 디코더부(12)와, 상기 제2 노드(N2)의 신호를 반전시켜 제3 노드(N3)로 출력하는 제4 인버터(I4)와, 상기 제3 노드(N3)의 신호와 상기 글로발 칼럼 어드레스 신호를 입력으로 하여 리던던시 칼럼라인 선택신호(RYi)를 출력하는 리던던시 칼럼 디코더부(13)를 구비한다.
상기 칼럼 퓨즈 박스부(11)는 게이트로 인가되는 프리차지 전압(Vpre)에 의해 턴-온(Turn-On)되어 전원전압(Vcc)을 제1 노드(N1)로 전달하는 제1 PMOS형 트랜지스터(MP1)와, 상기 제1 노드(N1)에 병렬 접속되어 게이트로 각각 입력되는 어드레스(AY(1)∼AY(n)에 의해 상기 제1 노드(N1)로 접지전압(Vss)을 공급하는 NMOS형 트랜지스터들(MN(1)∼MN(n))과, 상기 제1 노드(N1)와 상기 NMOS형 트랜지스터들(MN(1)∼MN(n)) 사이에 접속되어 결함 어드레스를 프로그래밍하는 퓨즈들(f1∼fn)로 구성된다.
상기 정상 칼럼 디코더부(12)는 상기 제2 노드(N2)의 신호와 글로발 칼럼 어드레스 신호를 논리 연산한 값을 제2 인버터(I2)의 입력단자로 출력하는 제1 낸드 게이트(ND1)와, 상기 제1 낸드 게이트(ND1)의 출력신호를 반전시켜 제2 낸드 게이트(ND2)의 한 입력단자로 출력하는 제2 인버터(I2)와, 상기 제2 인버터(I2)의 출력신호와 2개의 블록 선택 칼럼 어드레스 신호를 논리 연산한 값을 제3 인버터(I3)의 입력단자로 출력하는 제2 낸드 게이트(ND2)와, 상기 제2 낸드 게이트(ND2)의 출력신호를 반전시켜 정상 칼럼라인 선택 신호(NYi)를 출력하는 제3 인버터(I3)로 구성된다.
상기 리던던시 칼럼 디코더부(13)는 제3 노드(N3)의 신호와 글로발 칼럼 어드레스 신호를 논리 연산한 값을 제5 인버터(I5)의 입력단자로 출력하는 제3 낸드 게이트(ND3)와, 상기 제3 낸드 게이트(ND3)의 출력신호를 반전시켜 제6 인버터(I6)의 입력단자로 출력하는 제5 인버터(I5)와, 상기 제5 인버터(I5)의 출력신호를 반전시켜 제7 인버터(I7)의 입력단자로 출력하는 제6 인버터(I6)와, 상기 제6 인버터(I6)의 출력신호를 반전시켜 리던던시 칼럼라인 선택 신호(RYi)를 출력하는 제7 인버터(I7)로 구성된다.
상기 구성에 따른 동작을 보면 먼저, 프리차지 전압(Vpre)이 로우(Low)로 인가되면 제1 PMOS형 트랜지스터(MP1)가 턴-온(Turn-On)되어 전원전압(Vcc)이 제1 노드(N1)로 전달된다. 상기 제1 노드(N1)가 하이(High)로 프리차지(Pre-Charge)된 상태에서 임의의 칼럼라인에 어떠한 결함도 발생되지 않은 경우에는 상기 정상 칼럼 디코더부(12)에 의해 정상 칼럼라인 선택 신호(NYi)가 발생되어 정상 칼럼라인을 선택하게 된다. 그러나 임의의 칼럼라인에 어떤 결함이 발생하게 되면 리던던시 칼럼 디코더부(13)에 의해 리던던시 칼럼라인 선택 신호(RYi)가 발생되어 리던던시 칼럼라인을 선택하게 된다. 먼저, 임의의 칼럼라인에 어떠한 결함도 발생되지 않는 경우에는 임의의 칼럼어드레스 신호(AY(1)∼AY(n))가 임의의 NMOS형 트랜지스터 (MN(1)∼MN(n))의 게이트로 인가되어 턴-온(Turn-On)된 임의의 트랜지스터를 통해 접지전압(Vss)이 제1 노드(N1)로 전달되어 상기 제1 노드(N1)는 로우(Low)로 떨어진다. 계속해서 상기 제1 노드(N1)의 로우(Low) 신호는 제1 인버터(I1)에 의해 반전되어 제2 노드(N2)에는 하이(High) 신호가 출력되고 상기 제2 노드(N2)의 하이(High) 신호와 하이(High) 상태의 글로발 칼럼 어드레스 신호는 제1 낸드 게이트(ND1)에 의해 논리 연산되어 로우(Low) 신호를 제2 인버터(I2)의 입력단자로 출력된다. 상기 제2 인버터(I2)는 상기 제1 낸드 게이트(ND1)의 로우(Low) 신호를 반전시켜 하이(High) 신호를 제2낸드 게이트(ND2)의 한 입력단자로 출력시킨다. 상기 제2 낸드 게이트(ND2)는 상기 제2 인버터(I2)의 하이(High) 신호와 하이(High)로 인에이블(Enable)된 2개의 블록 선택 칼럼 어드레스 신호를 논리 연산하여 로우(Low) 신호를 제3 인버터(I3)의 입력단자로 출력한다. 상기 제3 인버터(I3)는 상기 제2 낸드 게이트(ND2)의 로우(Low) 신호를 반전시키고 결국, 하이(High)의 정상 칼럼라인 선택 신호(NYi)를 출력하여 정상 칼럼라인을 선택하게 된다.
계속해서 제2 노드(N2)의 하이(High) 신호는 제4 인버터(I4)에 의해 반전되어 로우(Low)신호로 제3 노드(N3)에 출력되고 상기 제3 노드(N3)의 로우(Low) 신호와 하이(High)로 고정된 글로발 칼럼 어드레스 신호가 제3 낸드 게이트(ND3)에 논리 연산되어 하이(High) 신호가 제5 인버터(I5)의 입력단자로 출력된다. 상기 제3 낸드 게이트(ND3)의 하이(High) 신호는 상기 제5 인버터(I5)에 의해 반전되어 로우(Low) 신호가 제6 인버터(I6)에 의해 출력되고 상기 제5 인버터(I5)의 로우(Low) 신호는 제6 인버터(I6)의 입력단자로 반전되어 제7 인버터(I7)이 입력단자로 하이(High) 신호가 출력된다. 상기 제6 인버터(I6)의 하이(High) 신호는 제7 인버터(I7)에 의해 로우(Low) 신호로 반전되어 출력됨으로서 리던던시 칼럼라인의 선택은 이루어지지 않는다.
한편, 임의의 칼럼라인에 어떤 결함이 발생되면 상기 결함이 발생된 칼럼라인을 보상해주기 위하여 칼럼 리던던시 회로가 동작하게 된다. 예를들어 제2 칼럼 어드레스 신호(AY(2))가 지정하는 칼럼라인에 결함이 발생되었다면 제2 퓨즈(f2)를 끊어준다. 그러면 NMOS형 트랜지스터(MN(2))의 게이트로 상기 제2칼럼 어드레스 신호(AY(2))가 입력되어 상기 NMOS형 트랜지스터(MN(2))가 턴-온(Turn-On)되더라도 상기 제2 퓨즈(f2)가 끊어져 있으므로 접지전압(Vss)이 제1 노드(N1)로 전달되지 못하여 상기 제1 노드(N1)는 하이(High) 상태로 남아있게 된다. 계속해서 상기 제1 노드(N1)의 하이(High) 신호는 제1 인버터(I1)에 의해 반전되어 로우(Low) 신호가 제2 노드(N2)로 출력되고 상기 제2 노드(N2)의 로우(Low) 신호는 제4 인버터(I4)에 의해 반전되어 하이(High) 신호가 제3 노드(N3)로 출력된다. 계속해서 상기 제3 노드(N3)의 하이(High) 신호와 하이(High)로 고정된 글로발 칼럼 어드레스 신호는 제3 낸드 게이트(ND3)에 의해 논리 연산되어 로우(Low) 신호로 제5 인버터(I5)의 입력단자로 출력된다. 상기 제3 낸드 게이트(ND3)의 로우(Low) 신호는 제5 인버터(I5)에 의해 반전되어 하이(High) 신호로 제6 인버터(I6)의 입력단자로 출력되고 상기 제5 인버터(I5)의 하이(High) 신호는 상기 제6 인버터(I6)에 의해 반전되어 로우(Low) 신호로 제7 인버터(I7)의 입력단자로 출력된다. 계속해서 상기 제6 인버터(I6)의 로우(Low) 신호는 상기 제7 인버터(I7)에 의해 반전되어 하이(High) 신호가 출력됨으로서 결국, 리던던시 칼럼라인 선택 신호(RYi)를 발생시켜 리던던시 칼럼라인을 선택하게 된다.
계속해서 상기 제2 노드(N2)의 로우(Low) 신호와 하이(High)로 고정된 글로발 칼럼 어드레스 신호는 제1 낸드 게이트(ND1)에 의해 논리 연산되어 하이(High) 신호로 제2 인버터(I2)의 입력단자로 출력된다. 상기 제1 낸드 게이트(ND1)의 하이(High) 신호는 상기 제2 인버터(I2)에 의해 반전되어 로우(Low) 신호로 제2 낸드 게이트(ND2)의 한 입력단자로 출력된다. 계속해서 2개의 블록 선택 칼럼 어드레스 신호에 상관없이 제2 낸드 게이트(ND2)에 의해 하이(High) 신호가 제3인버터(I3)의 입력단자로 출력되고 상기 제3인버터(I3)에 의해 반전된 로우(Low) 신호가 출력됨으로서 정상 칼럼라인을 선택하는 신호는 발생되지 않는다.
제2도는 종래기술에 따른 정상 칼럼 데이터 및 리던던시 칼럼 데이터 선택 회로도로서, 정상 칼럼 데이터를 증폭시켜 출력하는 제1 비트 라인 S/A와, 게이트로 정상 칼럼라인 선택 신호(NYi)가 인가되고 데이터 버스 라인(DB)의 제4 노드(ND)와 제1 비트라인 S/A 사이에 접속된 제2 NMOS형 트랜지스터(MN2)와, 게이트로 상기 정상 칼럼라인 선택 신호(NYi)가 인가되고/데이터 버스 라인(/DB)의 제5 노드(N5)와 상기 제1 비트 라인 S/A 사이에 접속된 제1 NMOS형 트랜지스터(MN1)와, 전원전압(Vcc)과 상기 데이터 버스 라인(DB)의 제4 노드(N4) 사이에 접속된 제1 저항(R1)과, 게이트로 접지전압(Vss)이 인가되고 상기 데이터 버스 라인(DB)의 제4 노드(N4)와 상기 데이터 버스 라인(DB)의 제6 노드(N6) 사이에 접속된 제2 PMOS형 트랜지스터(MP2)와, 전원전압(Vcc)과 상기/데이터 버스 라인(/DB)의 제5 노드(N5) 사이에 접속된 제2 저항(R2)과, 게이트로 접지전압(Vss)이 인가되고 상기/데이터 버스 라인(/DB)의 제5 노드(N5)와 상기/데이터 버스 라인(/DB)의 제7 노드(N7) 사이에 접속된 제3 PMOS형 트랜지스터(MP3)와, 데이터 버스 라인(DB)에 실린 데이터를 증폭시켜 데이터 출력라인으로 출력하는 데이터 버스 라인 S/A와, 게이트로 접지전압(Vss)이 인가되고 상기 데이터 버스 라인(DB)의 제6 노드(N6)와 상기 데이터 버스 라인(DB)의 제8 노드(N8) 사이에 접속된 제4 PMOS형 트랜지스터(MP4)와, 전원전압(Vss)과 상기 데이터 버스 라인(DB)의 제8 노드(N8) 사이에 접속된 제3 저항(R3)과, 게이트로 리던던시 칼럼라인 선택 신호(RYi)가 인가되고 상기 데이터 버스 라인(DB)의 제8 노드(N8)와 제2 비트 라인 S/A 사이에 접속된 제4 NMOS형 트랜지스터(MN4)와, 게이트로 접지전압(Vss)이 인가되고/데이터 버스 라인(/DB)의 제7 노드(N7)와 상기 /데이터 버스 라인(/DB)의 제9 노드(N9) 사이에 접속된 제5 PMOS형 트랜지스터(MP5)와, 전원전압(Vcc)과 상기/데이터 버스 라인(/DB)의 제9 노드(N9) 사이에 접속된 제4 저항(R4)과, 게이트로 리던던시 칼럼라인 선택 신호(RYi)가 입력되고 상기/데이터 버스 라인(/DB)의 제9 노드(N9)와 제2 비트 라인 S/A 사이에 접속된 제3 NMOS형 트랜지스터(MN3)와, 비트 라인에 실린 리던던시 칼럼 데이터를 증폭시켜 출력하는 제2 비트 라인 S/A를 구비한다.
상기 구성에 따른 동작을 보면 먼저, 데이터 버스 라인(DB)과 /데이터 버스 라인(/DB)이 하이(High)로 프리차지(Pre-Charge)된 상태에서(단, 저항 R1, R2, R3 그리고 R4는 데이터 버스 라인(DB)과/데이터 버스 라인(/DB)에 전원전압(Vcc)이 무한히 공급되는 것을 방지하기 위한 소자임) 정상적인 칼럼 어드레스 동작시에는 정상 칼럼라인 선택 신호(NYi)만 인에이블(Enable) 된다. 따라서 2개의 트랜지스터(MN1, MN2)가 턴-온(Turn-On)되고 제1 비트 라인 S/A에 의해 증폭된 정상 칼럼 데이터가 상기 2개의 트랜지스터(MN1, MN2)를 통해 데이터 버스 라인(DB)의 제4 노드(N4)와/데이터 버스 라인(DB)의 제5 노드(N5)에 실리고 데이터 버스 라인 S/A에 의해 증폭되어 데이터 출력라인으로 출력된다. 그리고 리던던시 칼럼라인 선택 신호(RYi)는 로우(Low)로 디세이블(Disable)된 상태이므로 제3 NMOS형 트랜지스터(MN3)와 제4 NMOS형 트랜지스터(N4)가 턴-오프(Turn-Off)되어 리던던시 칼럼 데이터는 상기 데이터 버스 라인(DB) 및 상기/데이터 버스 라인(/DB)에 실리지 못한다.
한편, 퓨즈 리페어에 의한 리던던시 칼럼 어드레스 동작시에는 정상 칼럼라인 선택 신호(NYi) 및 리던던시 칼럼라인 선택 신호(RYi)가 모두 하이(High)로 인에이블(Enable)되어 제1 NMOS형 트랜지스터(MN1), 제2 NMOS형 트랜지스터(MN2), 제3 NMOS형 트랜지스터(MN3) 그리고 제4 NMOS형 트랜지스터(MN4)가 모두 턴-온(Turn-On)되어 정상 칼럼 데이터 및 리던던시 칼럼 데이터가 상기 데이터 버스 라인(DB)과 상기 /데이터 버스 라인(/DB)에 실리게 된다. 그러나 R1, R2 : R3, R4 = 1 : 3 의 비율로 저항값을 조절하면 제6 노드(N6)와 제7 노드(N7)의 전압차가 제4 노드(N4)와 제5 노드(N5)의 전압차보다 커지기 때문에 상기 데이터 버스 라인(DB)과 상기 /데이터 버스 라인(/DB)에서 정상 칼럼 데이터와 리던던시 칼럼 데이터가 서로 파이팅(Fighting)이 일어나지만 리던던시 칼럼 데이터만이 상기 데이터 버스 라인(DB)과 상기 /데이터 버스 라인(/DB)에 실리게 된다. 계속해서 상기 리던던시 칼럼 데이터는 데이터 버스 라인S/A에 의해 증폭이 되어 데이터 출력라인으로 출력이 된다.
그러나 상기한 종래의 정상 칼럼 데이터 및 리던던시 칼럼 데이터 선택 회로에 있어서는 저항차에 의한 흐르는 전류차가 미세한 경우 오동작이 발생되어 정확한 해당 데이터의 선택이 불가능하며 저항으로 인한 노이즈 문제와 정상 칼럼 데이터 및 리던던시 칼럼 데이터의 파이팅(Fighting)에 따른 타임 딜레이(Time Delay)가 발생되어 스피드가 감소하게 되는 문제점이 있었다.
따라서, 본 발명은 정상 칼럼 데이터와 리던던시 칼럼 데이터의 동시 투입에 따른 파이팅을 제거함으로서 스피드의 감소를 방지하고 저항에 따른 노이즈의 발생을 제거하고 데이터 선택의 정확도를 높이기 위한 정상 칼럼 데이터 및 리던던시 칼럼 데이터 선택 회로를 제공함에 그 목적이 있다.
상기 목적 달성을 위한 본 발명의 제1 실시예는 게이트로 정상 칼럼라인 선택 신호가 인가되어 제1 비트 라인 S/A에 의해 증폭된 정상 칼럼 데이터를 데이터 버스 라인 및 /데이터 버스 라인으로 전달하는 정상 칼럼 트랜지스터 수단과, 게이트로 리던던시 칼럼라인 선택 신호가 인가되고 데이터 버스 라인의 제4 노드와 상기 데이터 버스 라인의 제6 노드 및/데이터 버스 라인의 제5 노드와 상기 /데이터 버스 라인의 제7 노드 사이에 접속되어 정상 칼럼 데이터를 제어하기 위한 정상 칼럼 데이터 제어 수단과, 게이트로 리던던시 칼럼라인 선택 신호가 인가되어 제2 비트 라인 S/A에 의해 증폭된 리던던시 칼럼 데이터를 상기 데이터 버스 라인의 제6 노드와 상기 /데이터 버스 라인의 제7 노드로 전달하는 리던던시 칼럼 트랜지스터 수단과, 전원전압과 상기 데이터 버스 라인의 제6 노드 및 전원전압과 상기/데이터 버스 라인의 제7 노드 사이에 각각 접속되어 상기 데이터 버스 라인 및 상기/데이터 버스 라인으로 상기 전원전압이 무한정 공급되는 것을 방지하기 위한 제1 저항과 제2 저항을 포함하는 것을 특징으로 한다.
상기 목적 달성을 위한 본 발명의 제2 실시예는 게이트로 정상 칼럼라인 선택 신호가 인가되어 제1 비트 라인 S/A에 의해 증폭된 정상 칼럼 데이터를 상기 데이터 버스 라인의 제4 노드 및 상기/데이터 버스 라인의 제5 노드로 전달하는 정상 칼럼 트랜지스터 수단과, 게이트로 제1 리던던시 칼럼라인 선택 신호 및 제2 리던던시 칼럼라인 선택 신호를 논리 연산한 정상 칼럼 데이터 제어 신호 발생부에 의해 출력된 신호가 인가되고 데이터 버스 라인의 제4 노드와 상기 데이터 버스 라인의 제6 노드 및 상기/데이터 버스 라인의 제5 노드와 상기/데이터 버스 라인의 제7 노드 사이에 접속되어 정상 칼럼 데이터를 제어하는 정상 칼럼 데이터 제어수단과, 게이트로 리던던시 칼럼라인 선택 신호가 인가되고 제2 비트 라인 S/A에 의해 증폭된 제1 리던던시 칼럼 데이터를 상기 데이터 버스 라인의 제6 노드와 상기/데이터 버스 라인의 제7 노드로 전달하는 제1 리던던시 칼럼 트랜지스터 수단과, 게이트로 리던던시 칼럼라인 선택 신호가 인가되고 제3 비트 라인 S/A에 의해 증폭된 제2 리던던시 칼럼 데이터를 상기 데이터 버스 라인의 제6 노드와 상기/데이터 버스 라인의 제7 노드로 전달하는 제2 리던던시 칼럼 트랜지스터 수단과, 상기 제1 리던던시 칼럼라인 선택 신호 및 상기 제2 리던던시 칼럼라인 선택 신호를 논리 연산하여 정상 칼럼 데이터 제어부의 제2 PMOS형 트랜지스터 및 제3 PMOS형 트랜지스터의 게이트로 인가되는 정상 칼럼 데이터 제어 신호 발생 수단과, 전원전압과 상기 데이터 버스 라인의 제6 노드 및 상기 전원전압과 상기/데이터 버스 라인의 제7 노드 사이에 각각 접속되어 상기 전원전압이 상기 데이터 버스 라인 및 상기/데이터 버스 라인으로 무한정 공급되는 것을 방지하기 위한 제1 저항과 제1 저항을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제3도는 본 발명의 제1 실시예에 따른 정상 칼럼 데이터 및 리던던시 칼럼 데이터 선택 회로도로서, 정상 칼럼 데이터를 증폭하여 정상 칼럼 트랜지스터부로 출력하는 제1 비트 라인 S/A와, 게이트로 정상 칼럼라인 선택 신호(NYi)가 인가되고 데이터 버스 라인(DB)의 제4 노드(N4)와 제1비트 라인 S/A 사이에 접속되어 상기 제1 비트 라인 S/A에 의해 증폭된 정상 칼럼 데이터를 상기 데이터 버스 라인(DB)의 제4 노드(N4)로 전달하는 제2 NMOS형 트랜지스터(MN2)와, 게이트로 상기 정상 칼럼라인 선택 신호(NYi)가 인가되고/데이터 버스 라인(/DB)의 제5 노드(N5)와 상기 제1 비트 라인 S/A 사이에 접속되어 상기 제1 비트 라인 S/A에 의해 증폭된 정상 칼럼 데이터를 상기/데이터 버스 라인의 제5 노도(N5)로 전달하는 제1 NMOS형 트랜지스터(MN1)와, 게이트로 리던던시 칼럼라인 선택 신호(RYi)가 인가되고 상기 데이터 버스 라인의 제4 노드(N4)와 상기 데이터 버스 라인의 제6 노드(N6)사이에 접속되어 상기 정상 칼럼 데이터를 제어하는 제2 PMOS형 트랜지스터(MP2)와, 게이트로 리던던시 칼럼라인 선택 신호(RYi)가 인가되고 상기/데이터 버스 라인(/DB)의 제5 노드(N5)와 상기/데이터 버스 라인(/DB)의 제7 노드(N7) 사이에 접속되어 정상 칼럼 데이터를 제어하는 제3 PMOS형 트랜지스터(MP3)와, 게이트로 리던던시 칼럼라인 선택 신호(RYi)가 인가되고 상기 데이터 버스 라인(DB)의 제6 노드(N6)와 제2 비트 라인 S/A 사이에 접속되어 상기 제2 비트 라인 S/A에 의해 증폭된 리던던시 칼럼 데이터를 상기 데이터 버스 라인(DB)의 제6 노드(N6)로 전달하는 제4 NMOS형 트랜지스터(MN4)와, 게이트로 상기 리던던시 칼럼라인 선택 신호(RYi)가 인가되고 상기/데이터 버스 라인(/DB)의 제7 노드(N7)와 상기 제2 비트 라인 S/A 사이에 접속되어 상기 제2 비트 라인 S/A에 의해 증폭된 리던던시 칼럼 데이터를 상기/데이터 버스 라인(/DB)의 제7 노드(N7)로 전달하는 제3 NMOS형 트랜지스터(MN3)와, 전원전압(Vcc)과 상기 데이터 버스 라인의 제6 노드(N6) 사이에 접속되어 상기 데이터 버스 라인(DB)으로 상기 전원전압(Vcc)이 무한정 공급되는 것을 방지하기 위한 제1 저항(R1)과, 상기 전원전압(Vcc)과 상기/데이터 버스 라인의 제7 노드(N7) 사이에 접속되어 상기/데이터 버스 라인(/DB)으로 상기 전원전압(Vcc)이 무한정 공급되는 것을 방지하기 위한 제2 저항(R2)과, 상기 정상 칼럼 데이터 또는 리던던시 칼럼 데이터를 증폭시켜 데이터 출력라인으로 출력하는 데이터 버스 라인 S/A로 구성된다.
상기 구성에 따른 동작을 보면 정상 칼럼 어드레스 동작시에는 정상 칼럼라인 선택 신호(NYi)는 하이(High)로 인에이블(Enable)되지만 리던던시 칼럼라인 선택 신호(RYi)는 로우(Low)로 디세이블(Disable) 된다. 따라서, 제1 비트 라인 S/A에 의해 증폭된 정상 칼럼 데이터는 정상 칼럼라인 선택 신호(NYi)에 의해 턴-온(Turn-On)된 제1 NMOS형 트랜지스터(MN1) 및 제2 NMOS형 트랜지스터(MN2)를 통해 데이터 버스 라인(DB)의 제4 노드(N4) 및/데이터 버스 라인(/DB)의 제5 노드(N5)로 전달된다. 계속해서 로우(Low)로 디세이블(Disable)된 리던던시 칼럼라인 선택 신호(RYi)에 의해 제3 NMOS형 트랜지스터(MN3) 및 제4 NMOS형 트랜지스터(MN4)는 턴-오프(Turn-Off)되고 제2 PMOS형 트랜지스터(MP2) 및 제3 PMOS형 트랜지스터(MP3)는 턴-온(Turn-On)되어 상기 데이터 버스 라인의 제4 노드(N4)와 상기 /데이터 버스 라인의 제5 노드(N5)로 전달된 정상컬럼 데이터는 상기 제2 PMOS형 트랜지스터(MP2) 및 제3 PMOS형 트랜지스터(MP3)를 통해 상기 데이터 버스 라인(DB)의 제6 노드(N6)와 상기 /데이터 버스 라인(/DB)의 제7 노드(N7)로 전달된다. 계속해서 상기 정상 칼럼 데이터는 데이터 버스 라인 S/A에 의해 증폭되어 데이터 출력라인으로 출력된다.
한편, 퓨즈 리페어에 해당되는 리던던시 칼럼 어드레스 동작시에는 정상 칼럼라인 선택 신호(NYi)도 하이(High)로 인에이블(Enable) 되지만 리던던시 칼럼라인 선택 신호(RYi)도 하이(High)로 인에이블(Enable)된다. 따라서, 정상 칼럼라인 선택 신호(NYi)에 의해 턴-온(Turn-On)된 제1 NMOS형 트랜지스터(MN1) 및 제2 NMOS형 트랜지스터(MN2)를 통해 제1 비트 라인 S/A에 의해 증폭된 정상 칼럼 데이터가 데이터 버스 라인(DB)의 제4 노드(N4) 및/데이터 버스 라인(/DB)의 제5 노드(N5)로 전달된다. 그러나 상기 리던던시 칼럼라인 선택 신호(RYi)가 하이(High)로 인에이블(Enable)되기 때문에 제2 PMOS형 트랜지스터(MP2) 및 제3 PMOS형 트랜지스터(MP3)가 턴-오프(Turn-Off) 상태로 되어 정상 칼럼 데이터가 제6 노드(N6) 및 제7 노드(N7)로 전달되지 못한다. 한편, 리던던시 칼럼라인 선택신호(RYi)에 의해 턴-온(Turn-On)된 제3 NMOS형 트랜지스터(MN3) 및 제4 NMOS형 트랜지스터(MN4)를 통해 제2 비트 라인 S/A에 의해 증폭된 리던던시 칼럼 데이터가 데이터 버스 라인(DB)의 제6 노드(N6) 및/데이터 버스 라인(/DB)의 제7 노드(N7)로 전달된다. 계속해서 상기 리던던시 칼럼 데이터는 데이터 버스 라인 S/A에 의해 증폭되어 데이터 출력 라인으로 출력된다.
이상에서 설명한 바와 같이, 본 발명의 제1 실시예에 의한 정상 칼럼 데이터 및 리던던시 칼럼 데이터 선택 회로도에 있어서는 리던던시 칼럼라인 선택 신호(RYi)에 의해 정상 칼럼 데이터 제어부를 제어함으로서 정상 칼럼 데이터가 데이터 버스 라인(DB)과/데이터 버스 라인(/DB)에 실리도록 함으로서 데이터의 파이팅(Fighting)에 의한 스피드(Speed)의 감소가 일어나지 않게 된다. 또한 데이터의 선택이 저항에 의해서 이루어지지 않기 때문에 노이즈의 문제와 데이터 선택의 정확도도 떨어지지 않는다.
제4도는 본 발명의 제2 실시예에 의한 정상 칼럼 데이터 및 리던던시 칼럼 데이터 선택 회로도로서, 정상 칼럼 데이터를 증폭시켜 정상 칼럼 트랜지스터부(17)로 출력하는 제1 비트 라인 S/A와, 게이트로 정상 칼럼라인 선택 신호(NYi)가 인가되고 상기 데이터 버스 라인(DB)의 제4 노드(N4)와 제1 비트 라인 S/A 사이에 접속되어 상기 제1 비트 라인 S/A 에 의해 증폭된 정상 칼럼 데이터를 상기 데이터 버스 라인(DB)의 제4 노드(N4)로 전달하는 제2 NMOS형 트랜지스터(MN2)와, 게이트로 상기 정상 칼럼라인 선택 신호(NYi)가 인가되고 상기/데이터 버스 라인(/DB)의 제5 노드(N5)와 상기 제1 비트 라인 S/A 사이에 접속되어 상기 제1 비트 라인 S/A에 의해 증폭된 정상 칼럼 데이터를 상기/데이터 버스 라인(/DB)의 제5 노드(N5)로 전달하는 제1 NMOS형 트랜지스터(MN1)와, 게이트로 제1 리던던시 칼럼 라인 선택 신호(RYi(1))와 제2 리던던시 칼럼라인 선택 신호(RYi(2))를 논리 연산하여 출력된 값을 반전하여 출력한 값이 인가되고 상기 데이터 버스 라인(DB)의 제6 노드(N6)와 상기 데이터 버스 라인(DB)의 제4 노드(N4) 사이에 접속되어 정상 칼럼 데이터를 제어하는 제2 PMOS형 트랜지스터(MP2)와, 게이트로 제1 리던던시 칼럼라인 선택 신호(RYi(1))와 제2 리던던시 칼럼라인 선택 신호(RYi(2))를 논리 연산하여 출력된 값을 반전하여 출력한 값이 인가되고 상기/데이터 버스 라인(/DB)의 제7 노드(N7)와 상기/데이터 버스 라인(/DB)의 제5 노드(N5) 사이에 접속되어 정상 칼럼 데이터를 제어하는 제3 PMOS형 트랜지스터(MP3)와, 게이트로 제1 리던던시 칼럼라인 선택 신호(RYi(1))가 인가되고 상기/데이터 버스 라인(/DB)의 제7 노드(N7)와 제2 비트 라인 S/A 사이에 접속되어 상기 제2 비트 라인 S/A에 의해 증폭된 제1 리던던시 칼럼 데이터를 상기/데이터 버스 라인(/DB)의 제7 노드(N7)로 출력하는 제3 NMOS 트랜지스터(MN3)와, 게이트로 상기 제1 리던던시 칼럼라인 선택 신호(RYi)가 인가되고 상기 데이터 버스 라인(DB)의 제6 노드(N6)와 제2 비트 라인 S/A 사이에 접속 되어 상기 제2 비트 라인 S/A에 의해 증폭된 제1 리던던시 칼럼 데이터를 상기 데이터 버스 라인(DB)의 제6 노드(N6)로 전달하는 제4 NMOS형 트랜지스터(MN4)와, 제1 리던던시 칼럼 데이터를 증폭시켜 제1 리던던시 칼럼 트랜지스터부(18)로 출력하는 제2 비트 라인 S/A와, 게이트로 제2 리던던시 칼럼라인 선택 신호(RYi(2))가 인가되고 상기/데이터 버스 라인(/DB)의 제7 노드(N7)와 제3 비트 라인 S/A 사이에 접속되어 상기 제3 비트 라인 S/A에 의해 증폭된 제2 리던던시 칼럼 데이터를 상기/데이터 버스 라인(/DB)의 제7 노드(N7)로 전달하는 제5 NMOS형 트랜지스터(MN5)와, 게이트로 상기 제2 리던던시 칼럼라인 선택 신호(RYi(2))가 인가되고 상기 데이터 버스 라인(DB)의 제6 노드(N6)와 상기 제3 비트 라인 S/A 사이에 접속되어 상기 제3 비트 라인 S/A에 의해 증폭된 제2 리던던시 칼럼 데이터를 상기 데이터 버스 라인(DB)의 제6 노드(N6)로 전달하는 제6 NMOS형 트랜지스터(MN6)와, 상기 제2 리던던시 칼럼 데이터를 증폭시켜 제2 리던던시 칼럼 트랜지스터부(19)로 출력하는 제3 비트 라인 S/A와, 전원전압(Vcc)과 상기 데이터 버스 라인(DB)의 제6 노드(N6) 사이에 접속되어 상기 전원전압(Vcc)이 무한정 공급되는 것을 방지하기 위한 제1 저항(R1)과, 상기 전원전압(Vcc)과 상기/데이터 버스 라인(/DB)의 제7 노드(N7) 사이에 접속되어 상기 전원전압(Vcc)이 무한정 공급되는 것을 방지하기 위한 제2 저항(R2)과, 상기 데이터 버스 라인(DB)에 실린 정상 칼럼 데이터 또는 리던던시 칼럼 데이터를 증폭시켜 데이터 출력라인으로 출력하는 데이터 버스 라인 S/A와, 제1 리던던시 칼럼라인 선택 신호(RYi(1)) 및 제2 리던던시 칼럼라인 선택 신호(RYi(2))를 입력으로 하여 논리 연산된 값을 제10 노드(N10)로 출력하는 노아 게이트(NR)와, 상기 제8 노드(N8)의 신호를 반전시켜 제2 PMOS형 트랜지스터(MP2) 및 제3 PMOS형 트랜지스터(MP3)의 게이트로 인가되는 제8 인버터(I8)로 구성된다.
상기 구성에 따른 동작을 보면 먼저, 정상 칼럼 어드레스 동작시에는 정상 칼럼라인 선택 신호(NYi)는 하이(High)로 인에이블(Enable)되고 제1 리던던시 칼럼라인 선택 신호(RYi(1))와 제2 리던던시 칼럼라인 선택 신호(RYi(2))는 로우(Low)로 디세이블(Disable)된다. 따라서, 하이(High)로 인에이블(Enable)된 정상 칼럼라인 선택 신호(NYi)에 의해 상기 제1 NMOS형 트랜지스터(MN1) 및 제2 NMOS형 트랜지스터(MN2)가 턴-온(Turn-On)되고 상기 제1 비트 라인 S/A에 의해 증폭된 정상 칼럼 데이터가 데이터 버스 라인(DB)의 제4 노드(N4)와/데이터 버스 라인(/DB)의 제5 노드(N5)로 전달된다. 계속해서 로우(Low)로 디세이블(Disable) 된 제1 리던던시 칼럼라인 선택 신호(RYi(1))와 제2 리던던시 칼럼라인 선택 신호(RYi(2))는 상기 노아 게이트(NR)에 의해 논리 연산되어 하이(High) 신호가 상기 제10 노드(N10)로 출력된다. 상기 제10 노드(N8)의 하이(High) 신호는 제8 인버터(I8)에 의해 반전되어 결국 로우(Low) 신호가 제2 PMOS형 트랜지스터(MP2) 및 제3 PMOS형 트랜지스터(MP3)의 게이트로 인가되어 상기 제2 PMOS형 트랜지스터(MP2) 및 상기 제3 PMOS형 트랜지스터(MP3)가 턴-온(Turn-On)된다. 따라서, 정상 칼럼 데이터는 상기 제2 PMOS형 트랜지스터(MP2) 및 제3 PMOS형 트랜지스터(MP3)를 통해 데이터 버스 라인(DB)의 제6 노드(N6)와/데이터 버스 라인(/DB)의 제7 노드(N7)로 전달되고 데이터 버스 라인 S/A에 의해 증폭되어 데이터 출력라인으로 출력된다.
제1 리던던시 칼럼 데이터 및 제2 리던던시 칼럼 데이터는 로우(Low)로 디세이블(Disable) 된 제1 리던던시 칼럼라인 선택 신호(RYi(1))와 제2 리던던시 칼럼라인 선택 신호(RYi(2))가 제3 NMOS형 트랜지스터(MN3), 제4 NMOS형 트랜지스터(MN4), 제5 NMOS형 트랜지스터(MN5) 및 제6 NMOS형 트랜지스터(MN6)를 턴-오프(Turn-Off)시키기 때문에 데이터 버스 라인(DB)의 제6 노드(N6) 및/데이터 버스 라인(/DB)의 제7 노드(N7)로 전달되지 못한다.
한편, 퓨즈 리페어에 의한 리던던시 칼럼 어드레스 동작시에는 정상 칼럼라인 선택 신호(NYi) 및 제1 리던던시 칼럼라인 선택 신호(RYi(1)) 또는 제2 리던던시 칼럼라인 선택 신호(RYi(2))가 하이(High)로 인에이블(Enable)된다, 따라서, 제1 비트 라인 S/A에 의해 증폭된 정상 칼럼 데이터가 제1 NMOS형 트랜지스터(MN1) 및 제2 NMOS형 트랜지스터(MN2)를 통해 데이터 버스 라인(DB)의 제4 노드(N4) 및/데이터 버스 라인(/DB)의 제5 노드(N5)로 전달이 되지만 하이(High)로 인에이블(Enable)된 제1 리던던시 칼럼라인 선택 신호(RYi(1)) 또는 제2 리던던시 칼럼라인 선택 신호(RYi(2))에 의해 제10 노드(N10)에는 로우(Low) 신호가 출력되고 제8 인버터(I8)에 의해 하이(High)로 반전되어 제2 PMOS형 트랜지스터(MP2) 및 제3 PMOS형 트랜지스터(MP3)의 게이트로 인가되기 때문에 상기 제2 PMOS형 트랜지스터(MP2) 및 제3 PMOS형 트랜지스터(MP3)가 턴-오프(Turn-Off)되어 정상 칼럼 데이터는 상기 데이터 버스 라인(DB)의 제6 노드(N6) 및 상기/데이터 버스 라인(/DB)의 제7 노드(N7)로 전달되지 못한다. 한편, 하이(High)로 인에이블(Enable)된 제1 리던던시 칼럼라인 선택 신호(RYi(1)) 또는 제2 리던던시 칼럼라인 선택 신호(RYi(2))에 의해 제3 NMOS형 트랜지스터(MN3) 및 제4 NMOS형 트랜지스터(MN4) 또는 제5 NMOS형 트랜지스터(MN5) 및 제6 NMOS형 트랜지스터(MN6)가 턴-온(Turn-On)되어 해당 리던던시 칼럼 데이터가 상기 데이터 버스 라인(DB)의 제6 노드(N6) 및 상기 /데이타 버스 라인(/DB)의 제7 노드(N7)로 전달되고 해당 리던던시 칼럼 데이터는 데이터 버스 라인 S/A에 의해 증폭되어 데이터 출력라인으로 출력된다.
이상에서 설명한 바와 같이, 본 발명의 제2 실시예에 의한 정상 칼럼 데이터 및 리던던시 칼럼 데이터 선택 회로도에 있어서도 리던던시 칼럼라인 선택 신호에 의해 정상 칼럼 데이터가 데이터 버스 라인(DB) 및/데이터 버스 라인(/DB)으로 전달되는 것을 제어함으로서 파이팅(Fighting)에 따른 스피드(Speed)의 감소를 제거하고 노이즈의 발생을 제거하고 데이터 선택에 있어서 정확성을 높였으며 상기 본 발명의 제2 실시예에 있어서는 2개 이상의 리던던시 칼럼라인 선택 신호(RYi(1)∼RYi(n))에 있어서도 상기한 본 발명의 목적을 달성할 수 있으며 동작 또한 지금까지 상술한 바와 동일하다.
이상에서 설명한 바와 같이, 본 발명의 리던던시 회로를 반도체 메모리 장치의 데이터 버스 라인에 구현하게 되면 회로 설계(Layout)를 간단하게 하고 노이즈(Noise)로 인한 오동작을 방지하며 스피드를 개선하는 효과가 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
Claims (9)
- 반도체 메모리 장치의 정상 칼럼 데이터 및 리던던시 칼럼 데이터를 선택하기 위한 칼럼 리던던시 회로에 있어서, 게이트로 정상 칼럼라인 선택 신호가 인가되어 제1 비트 라인 S/A에 의해 증폭된 정상 칼럼 데이터를 데이터 버스 라인 및/데이터 버스 라인으로 전달하는 정상 칼럼 트랜지스터 수단과, 게이트로 리던던시 칼럼라인 선택 신호가 인가되고 데이터 버스 라인의 제4 노드와 상기 데이터 버스 라인의 제6 노드 및/데이터 버스 라인의 제5 노드와 상기/데이터 버스 라인의 제7 노드 사이에 접속되어 정상 칼럼 데이터를 제어하기 위한 정상 칼럼 데이터 제어 수단과, 게이트로 리던던시 칼럼라인 선택 신호가 인가되어 제2 비트 라인 S/A에 의해 증폭된 리던던시 칼럼 데이터를 상기 데이터 버스 라인의 제6 노드와 상기/데이터 버스 라인의 제7 노드로 전달하는 리던던시 칼럼 트랜지스터 수단과, 전원전압과 상기 데이터 버스 라인의 제6 노드 및 전원전압과 상기/데이터 버스 라인의 제7 노드 사이에 각각 접속되어 상기 데이터 버스 라인 및 상기/데이터 버스 라인으로 상기 전원전압이 무한정 공급되는 것을 방지하기 위한 제1 저항과 제2 저항을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 리던던시 회로.
- 제1항에 있어서, 상기 정상 칼럼 트랜지스터 수단은 NMOS형 트랜지스터인 것을 특징으로 하는 칼럼 리던던시 회로.
- 제1항에 있어서, 상기 정상 칼럼 데이터 제어 수단은 PMOS형 트랜지스터인 것을 특징으로 하는 칼럼 리던던시 회로.
- 제1항에 있어서, 상기 리던던시 칼럼 트랜지스터 수단은 NMOS형 트랜지스터인 것을 특징으로 하는 칼럼 리던던시 회로.
- 반도체 메모리 장치의 정상 칼럼 데이터 및 리던던시 칼럼 데이터를 선택하기 위한 칼럼 리던던시 회로에 있어서, 게이트로 정상 칼럼라인 선택 신호가 인가되어 제1 비트 라인 S/A에 의해 증폭된 정상 칼럼 데이터를 상기 데이터 버스 라인의 제4 노드 및 상기/데이터 버스 라인의 제5 노드로 전달하는 정상 칼럼 트랜지스터 수단과, 게이트로 제1 리던던시 칼럼라인 선택 신호 및 제2 리던던시 칼럼라인 선택 신호를 논리 연산한 정상 칼럼 데이터 제어 신호 발생부에 의해 출력된 신호가 인가되고 데이터 버스 라인의 제4 노드와 상기 데이터 버스 라인의 제6 노드 및 상기 /데이타 버스 라인의 제5 노드와 상기/데이터 버스 라인의 제7 노드 사이에 접속되어 정상 칼럼 데이터를 제어하는 정상 칼럼 데이터 제어 수단과, 게이트로 리던던시 칼럼라인 선택 신호가 인가되고 제2 비트 라인 S/A에 의해 증폭된 제1 리던던시 칼럼 데이터를 상기 데이터 버스 라인의 제6 노드와 상기/데이터 버스 라인의 제7 노드로 전달하는 제1 리던던시 칼럼 트랜지스터 수단과, 게이트로 리던던시 칼럼라인 선택 신호가 인가되고 제3 비트 라인 S/A에 의해 증폭된 제2 리던던시 칼럼 데이터를 상기 데이터 버스 라인의 제6노드와 상기 데이터 버스 라인의 제7 노드로 전달하는 제2 리던던시 칼럼 트랜지스터 수단과, 상기 제1 리던던시 칼럼라인 선택 신호 및 상기 제2 리던던시 칼럼라인 선택 신호를 논리 연산하여 정상 칼럼 데이터 제어부의 제2 PMOS형 트랜지스터 및 제3 PMOS형 트랜지스터의 게이트로 인가되는 정상 칼럼 데이터 제어 신호 발생 수단과, 전원전압과 상기 데이터 버스 라인의 제6 노드 및 상기 전원전압과 상기/데이터 버스 라인의 제7 노드 사이에 각각 접속되어 상기 전원전압이 상기 데이터 버스 라인 및 상기/데이터 버스 라인으로 무한정 공급되는 것을 방지하기 위한 제1 저항과 제2 저항을 포함하는 것을 특징으로 하는 칼럼 리던던시 회로.
- 제5항에 있어서, 상기 정상 칼럼 트랜지스터 수단은 NMOS형 트랜지스터인 것을 특징으로 하는 칼럼 리던던시 회로.
- 제5항에 있어서, 상기 정상 칼럼 데이터 제어 수단은 PMOS형 트랜지스터인 것을 특징으로 하는 칼럼 리던던시 회로.
- 제5항에 있어서, 상기 제1 리던던시 칼럼 트랜지스터 수단 및 상기 제2 리던던시 칼럼 트랜지스터 수단은 NMOS형 트랜지스터인 것을 특징으로 하는 칼럼 리던던시 회로.
- 제5항에 있어서, 상기 정상 칼럼 데이터 제어 신호 발생 수단은 제1 리던던시 칼럼라인 선택 신호와 제2 리던던시 칼럼라인 선택 신호를 논리 연산하여 제8 인버터의 입력단자로 출력하는 NOR 게이트와 상기 NOR 게이트의 출력단의 신호를 반전하여 출력하는 인버터로 구성된 칼럼 리던던시 회로.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960023258A KR100197988B1 (ko) | 1996-06-24 | 1996-06-24 | 반도체 메모리 장치의 리던던시 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960023258A KR100197988B1 (ko) | 1996-06-24 | 1996-06-24 | 반도체 메모리 장치의 리던던시 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980005044A KR980005044A (ko) | 1998-03-30 |
| KR100197988B1 true KR100197988B1 (ko) | 1999-06-15 |
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ID=19463057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960023258A KR100197988B1 (ko) | 1996-06-24 | 1996-06-24 | 반도체 메모리 장치의 리던던시 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100197988B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180002339U (ko) | 2017-01-24 | 2018-08-01 | 권순례 | 행거의 높낮이 조절장치 |
-
1996
- 1996-06-24 KR KR1019960023258A patent/KR100197988B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180002339U (ko) | 2017-01-24 | 2018-08-01 | 권순례 | 행거의 높낮이 조절장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980005044A (ko) | 1998-03-30 |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110126 Year of fee payment: 13 |
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