KR101215641B1 - 반도체 장치의 전류저감회로 - Google Patents

반도체 장치의 전류저감회로 Download PDF

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Abstract

본 발명은 워드라인과 비트라인 간에 브릿지가 발생한 셀블럭에 대응하여 소정 인에이블 신호를 출력하는 인에이블신호 발생부와; 상기 인에이블신호에 의해 인에이블되어 동작하되, 소정 주기로 인에이블되는 주기적신호에 응답하여 스탠바이 모드 하에서 상기 브릿지가 발생한 셀블럭과 센스앰프 어레이를 소정 구간동안 주기적으로 격리시키기 위한 제 1 제어신호를 출력하는 격리제어부를 포함하여 구성되는 반도체 장치의 전류저감회로에 관한 것이다.
누설전류, 브릿지, 셀블럭

Description

반도체 장치의 전류저감회로{Current Reduction Circuit of Semiconductor Device}
도 1은 반도체 장치에서 워드라인과 비트라인 간에 브릿지가 발생한 것을 나타낸 단면도이다.
도 2는 워드라인과 비트라인 간의 브릿지로 인한 로우(row)/컬럼의 불량발생에 따른 누설전류의 발생량을 도시한 그래프이다.
도 3은 본 발명에 의한 일실시예에 따른 반도체 장치의 전류저감회로의 구성을 도시한 것이다.
도 4는 본 발명에 의한 일실시예에 따른 전류저감회로에 사용되는 인에이블신호 발생부의 구성을 도시한 것이다.
도 5는 본 발명에 의한 일실시예에 따른 전류저감회로에 사용되는 격리제어부의 구성을 도시한 것이다.
도 6은 본 발명에 의한 일실시예에 따른 전류저감회로를 사용한 반도체 장치의 구조를 도시한 개략도이다.
도 7은 브릿지가 발생하지 않은 셀블럭에 대응하는 본 발명의 전류저감회로에서의 각 신호의 타이밍도이다.
도 8은 브릿지가 발생한 셀블럭에 대응하는 본 발명의 전류저감회로에서의 각 신호의 타이밍도이다.
본 발명은 반도체 장치의 전류저감회로에 관한 것으로, 더욱 구체적으로는 반도체 장치 내의 특정 셀에 대해 비트라인과 워드라인 간에 브릿지가 발생했을 때, 스탠바이 모드에서의 상기 브릿지 생성부위를 통한 누설전류를 감소시킬 수 있도록 하는 반도체 장치의 전류저감회로에 관한 것이다.
최근 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 각 부위는 그 차지하는 면적이 점점 더 줄어들고 있다. 특히, 디램(DRAM) 반도체 장치의 경우, 반도체 장치를 구성하는 게이트의 피치(pitch) 사이즈가 감소함에 따라 반도체 메모리 장치의 제조공정 결과 워드라인과 비트라인 간에 브릿지(bridge) 현상이 발생할 가능성이 점점 더 높아지고 있다. 상기와 같은 워드라인과 비트라인 간의 브릿지 현상은, 게이트를 형성하기 위해 폴리실리콘막을 식각했을 때 폴리실리콘의 일부가 식각되어 없어지지 않고 남아서 생기는 게이트 잔존물(gate residue)이나, 게이트 상층의 질화막이 화학기계적 평탄화(CMP)에 의하여 유실되어 그 부위가 취약하게 되는 것에 주로 기인하여 발생하게 된다.
도 1은 반도체 장치에서 워드라인과 비트라인 간에 브릿지가 발생한 것을 나타낸 단면도이다. 여기에 도시된 바와 같이, 상기 브릿지 현상이 발생하게 되면 워드라인과 비트라인 간에는 전류 경로가 형성되게 되고, 이에 따라 반도체 장치의 스탠바이 모드에서 비트라인에 충전되어 있던 전하가 상기 전류경로를 통하여 유입됨으로써, 워드라인과 비트라인 간에는 스탠바이 상태에서 원하지 않는 누설전류가 발생하게 된다. 물론, 상기 브릿지 현상이 발생한 불량셀을 대신하여 여분의 다른 셀로 대치할 수는 있으나, 이러한 경우에도 반도체 장치의 구조상에는 상기 불량셀이 여전히 존재하므로 상기 불량셀로는 누설전류가 계속 흐르게 된다.
도 2는 워드라인과 비트라인 간의 브릿지로 인한 로우(row)/컬럼의 불량발생에 따른 누설전류의 발생량을 도시한 그래프로서, 도시된 바와 같이 상기 불량셀에 의한 로우(row)/컬럼의 불량발생 개수에 따라 누설전류의 양도 비례적으로 증가하게 된다는 것을 알 수 있다. 불량셀 발생 1개당 불필요하게 소모되는 누설전류는 약 9[㎂]로서, 이는 저전력용 반도체 장치에 있어 스탠바이 전류에 대한 사양(spec.)규제치의 7~10%수준에 이른다. 이와 같이, 워드라인과 비트라인 간 브릿지로 인한 누설전류의 증가는 제품의 전류 특성에 영향을 미쳐 결국에는 반도체 장치의 수율을 저하시키는 주요한 요인이 되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제 중의 하나는 반도체 장치 내의 특정 셀에 대해 비트라인과 워드라인 간에 브릿지가 발생했을 때, 스탠바이 모 드에서의 상기 브릿지 생성부위를 통한 누설전류를 감소시킬 수 있도록 하는 반도체 장치의 전류저감회로를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 워드라인과 비트라인 간에 브릿지가 발생한 셀블럭에 대응하여 소정 인에이블 신호를 출력하는 인에이블신호 발생부와; 상기 인에이블신호에 의해 인에이블되어 동작하되, 소정 주기로 인에이블되는 주기적신호에 응답하여 스탠바이 모드 하에서 상기 브릿지가 발생한 셀블럭과 센스앰프 어레이를 소정 구간동안 주기적으로 격리시키기 위한 제 1 제어신호를 출력하는 격리제어부를 포함하여 구성되는 반도체 장치의 전류저감회로를 제공한다.
본 발명에서, 상기 반도체 장치의 전류저감회로는 반도체 장치 내에서 각각의 셀블럭을 담당하도록 설치되는 것이 바람직하다.
본 발명에서, 상기 인에이블신호 발생부는 상기 브릿지 발생여부에 따라 절단여부가 결정되는 퓨즈의 절단여부에 의하여 상기 인에이블신호를 출력하는 것을 특징으로 한다.
본 발명에서, 상기 인에이블신호 발생부는 상기 브릿지 발생여부에 따라 절단여부가 결정되고 소정 전압입력단과 제 1 노드 간에 설치되는 퓨즈와; 소정 제 2 제어신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 풀-다운부와; 상기 제 1 노드로부터의 신호를 버퍼링하는 버퍼와; 상기 버퍼의 출력신호를 래치시키는 래치 부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 제어신호는 반도체 장치의 파워업 신호인 것이 바람직하다.
본 발명에서, 상기 버퍼는 반전버퍼인 것이 바람직하다.
본 발명에서, 상기 래치부는 상기 버퍼로부터의 출력신호에 응답하여 인에이블되어 상기 제 1 노드를 풀-다운 구동하는 풀-다운소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 격리제어부는 상기 주기적신호를 버퍼링하는 제 1 버퍼와; 상기 제 1 버퍼로부터의 신호를 소정 구간 지연시키는 지연부와; 상기 제 1 버퍼로부터의 신호와 지연부로부터의 신호를 논리연산하는 제 1 논리부와; 상기 인에이블신호에 응답하여 동작하고 상기 제 1 논리부로부터의 신호를 버퍼링하는 제 2 버퍼를 포함하는 것이 바람직하다.
본 발명에서, 상기 격리제어부는 상기 제 2 버퍼의 출력단의 신호를 래치시키는 래치부와; 제1 블럭선택신호와 상기 래치부로부터의 신호를 논리연산하는 제 2 논리부를 더 포함한다.
본 발명에서, 상기 제1 블럭선택신호는 상기 브릿지가 발생한 셀블럭과 인접한 셀블럭이 활성화되는 경우 인에이블되는 것이 바람직하다.
본 발명에서, 상기 격리제어부는 파워업 신호와 제2 블럭선택신호에 응답하여 상기 제 2 버퍼의 출력단을 풀다운 구동하는 풀다운구동부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제2 블럭선택신호는 상기 브릿지가 발생한 셀블럭이 활성화되는 경우 인에이블되는 것이 바람직하다.
본 발명에서, 상기 풀다운구동부는 상기 파워업신호와 상기 제2 블럭선택신호를 입력받아 논리연산을 수행하는 논리소자; 및 상기 논리소자의 출력신호에 응답하여 상기 제 2 버퍼의 출력단을 풀-다운 구동하는 풀-다운 소자를 포함한다.
본 발명에서, 상기 제 2 논리부는 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 1 논리부는 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 1 버퍼와 제 2 버퍼는 반전버퍼인 것이 바람직하다.
본 발명에 의한 반도체 장치의 전류저감회로는 상기 제 1 제어신호에 응답하여 상기 브릿지가 발생한 셀블럭과 센스앰프 어레이를 격리시키는 적어도 하나 이상의 격리스위치를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 주기적 신호는 반도체 장치의 셀프리프레쉬 신호인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 일실시예에 따른 반도체 장치의 전류저감회로의 구성을 도시한 것이고, 도 4는 본 발명에 의한 일실시예에 따른 전류저감회로에 사용되 는 인에이블신호 발생부의 구성을 도시한 것이며, 도 5는 본 발명에 의한 일실시예에 따른 전류저감회로에 사용되는 격리제어부의 구성을 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 본 실시예에 따른 반도체 장치의 전류저감회로는 워드라인과 비트라인 간에 브릿지가 발생한 셀블럭에 대응하여 소정 인에이블 신호(fuse_s)를 출력하는 인에이블신호 발생부(100)와; 상기 인에이블신호(fuse_s)에 의해 인에이블되어 동작하되, 소정 주기로 인에이블되는 주기적신호인 셀프리프레쉬 신호(sref)에 응답하여 스탠바이 모드 하에서 상기 브릿지가 발생한 셀블럭과 센스앰프 어레이를 소정 구간동안 주기적으로 격리시키기 위한 제어신호(bis)를 출력하는 격리제어부(200)를 포함하여 구성된다.
도 4에 도시된 바와 같이, 인에이블신호 발생부(100)는 상기 브릿지 발생여부에 따라 절단여부가 결정되고 외부전압입력단(VDD)과 노드(A) 간에 설치되는 퓨즈(110)와; 파워업(pwrup)에 응답하여 상기 노드(A)를 풀-다운 구동하는 NMOS(N11)와; 노드(A)로부터의 신호를 반전버퍼링하는 인버터(IV11)와; 인버터(IV11)의 출력신호를 래치시키는 NMOS(N12)를 포함한다.
그리고, 도 5에 도시된 바와 같이, 격리제어부(200)는 셀프리프레쉬신호(sref)를 반전버퍼링하는 인버터(IV21)와; 인버터(IV21)로부터의 신호를 소정 구간 지연시키는 지연부(210)와; 인버터(IV21)로부터의 신호와 지연부(210)로부터의 신호를 논리곱연산하는 논리부(220)와; 상기 인에이블신호(fuse_s)에 응답하여 동작하고 상기 논리부(220)로부터의 신호를 반전버퍼링하는 인버터(IV23)와; 인버 터(IV23)로부터의 신호를 래치시키는 래치부(230)와; 블럭선택신호(bs_s1)와 상기 래치부(230)로부터의 신호를 논리곱연산하는 논리부(240)를 포함한다.
또한, 격리제어부(200)는 파워업신호(power_up)를 버퍼링하는 인버터(IV28)와, 인버터(IV28)의 출력신호와 블럭선택신호(bs_s2)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND23)와, 낸드게이트(ND23)의 출력신호에 응답하여 노드(B)를 풀다운 구동하는 NMOS 트랜지스터(N21)를 포함한다.
여기서, 블럭선택신호(bs_s1)는 브릿지가 발생한 셀블럭과 인접한 셀블럭의 어드레스가 액티브동작모드에 진입하기 위해 선택되어지는 경우 로우레벨로 인에이블되고, 블럭선택신호(bs_s2)는 브릿지가 발생한 셀블럭의 어드레스가 액티브동작모드에 진입하기 위해 선택되는 경우 로우레벨로 인에이블된다.
이와 같이 구성된 본 실시예의 동작을 도 3 내지 도 8을 참조하여 구체적으로 설명하되, 반도체 장치의 동작 모드 중 액티브모드와 스탠바이 모드인 경우에 대하여 각각 살펴본다. 여기서, 액티브 모드란 반도체 장치에서 데이터의 입력 및 출력 등의 실질적인 동작이 수행되는 동작모드를 말하고, 스탠바이 모드는 반도체 장치가 액티브 동작 모드에 진입하기 이전의 저전력 소모 모드 즉 준비상태에 있는 경우를 말한다.
먼저, 액티브 모드에서의 동작을 살펴 본다. 반도체 장치가 액티브 모드에 진입하면, 도 5에서 특정 셀블럭을 선택하기 위한 블럭선택신호(bs_s1)가 하이레벨에서 로우레벨로 천이된다. 이에 따라, 논리곱 연산을 수행하는 논리부(240)는 셀 프리프레쉬 신호(sref)와 인에이블신호(fuse_s)의 상태에 상관없이 로우레벨의 제어신호(bis)를 출력하여 상기 선택된 셀블럭에 이웃하는 다른 셀블럭과 센스앰프 간을 격리시킨다. 가령, 도 6에서 격리제어부-3에 입력되는 블럭선택신호(bs_s1)가 액티브 모드에서 로우레벨로 천이되어 입력되면 제어신호(bis3)는 로우레벨로 천이되므로, 센스앰프 어레이(302)와 셀블럭(cell Block 2) 간에 연결된 격리스위치인 엔모스들과 센스앰프 어레이(303)와 셀블럭(cell Block 4) 간에 연결된 격리스위치인 엔모스들은 모두 턴-오프된다. 이에 따라, 셀블럭(cell Block 3)만 선택되어 이 셀블럭에 대하여 입력 또는 출력 동작 등이 수행되게 된다. 이와 같이, 액티브 모드 하에서는, 특정 셀블럭을 선택하기 위한 블럭선택신호(bs_s1)가 하이레벨에서 로우레벨로 천이됨에 따라 소정 셀블럭이 선택되어 입력 또는 출력 등의 동작이 수행된다.
다음으로, 액티브 모드에 진입하기 이전의 스탠바이 모드에서의 동작에 대하여 살펴 본다. 도 3에 도시된 바와 같이, 격리제어부(200)는 블럭선택신호(bs_s1, bs_s2) 및 셀프리프레쉬 신호(sref)와 함께 인에이블신호 발생부(100)로부터 인에이블신호(fuse_s)를 입력받아 제어신호(bis)를 출력한다.
먼저 인에이블 신호발생부(100)의 동작을 살펴 보면, 도 4에 도시된 바와 같이, 인에이블 신호 발생부(100)는 퓨즈(110)의 절단여부에 따라 레벨 천이되는 인에이블신호(fuse_s)를 출력한다. 일반적인 반도체 구조(architecture)를 보면, 1 뱅크(bank) 당 다수개의 셀 블럭이 존재하는데, 상기 인에이블 신호발생부(100)는 각각 셀블럭을 담당하도록 각 셀블럭 당 바람직하게는 적어도 하나 이상씩 설치된다.
상기에서, 퓨즈(110)는 워드라인과 비트라인 간의 프로브 테스트(probe test) 결과에 따라 그 절단 여부가 결정되는데, 상기 프로브 테스트 결과 워드라인과 비트라인 간에 브릿지가 발생한 셀블럭에 대해서는 이 셀블럭에 대응하는 퓨즈(110)가 절단되도록 하며, 상기 프로브 테스트 결과 워드라인과 비트라인 간에 브릿지가 발생하지 않은 셀블럭에 대해서는 이 셀블럭에 대응하는 퓨즈(110)가 절단되지 않도록 한다.
따라서, 만약 해당 셀블럭에서 워드라인과 비트라인 간에 브릿지가 발생한 경우에는, 도 4에서 퓨즈(110)가 절단되고 노드(A)는 파워업신호(pwrup)에 응답하여 턴-온되는 NMOS(N11)에 의하여 로우레벨이 되며, 인에이블신호(fuse_s)는 하이레벨로 인에이블된다. 이 때, NMOS(N12)는 하이레벨인 인에이블신호(fuse_s)에 의하여 턴-온되어 노드(A)의 상태를 로우레벨로 유지시켜 주는 역할을 한다. 한편, 만약 해당 셀블럭에서 워드라인과 비트라인 간에 브릿지가 발생하지 않은 경우에는, 도 4에서 퓨즈(110)는 절단되지 않고 노드(A)는 외부전압(VDD)을 입력받아 하이레벨이 되며 인에이블신호(fuse_s)는 로우레벨로 디스에이블된다. 이와 같이, 인에이블신호 발생부(100)는 해당 셀블럭의 브릿지 발생여부에 따라 절단여부가 결정되는 퓨즈(110)의 절단여부에 따라 하이 또는 로우레벨의 인에이블신호(fuse_s)를 출력한다.
다음으로, 격리제어부(200)의 동작을 살펴 보면, 도 5에 도시된 바와 같이 격리제어부(200)는 셀프리프레쉬 신호(sref), 인에이블신호(fuse_s) 및 블럭선택신호(bs_s1, bs_s2)를 인가받아 제어신호(bis)를 출력한다. 여기서, 셀프 리프레쉬 신호(sref)는 스탠바이 모드에서 셀프 리프레쉬를 실행시키기 위하여 주기적으로 인에이블되는 신호로서, 본 실시예에서는 셀프리프레쉬 신호(sref)를 사용하였으나, 실시예에서 따라서는 주기적으로 인에이블되는 신호라면 이 대신에 어떠한 신호도 사용될 수 있다. 한편, 스탠바이 모드에서는 입력 또는 출력 등의 동작이 수행되지 않으므로 셀블럭 선택을 위한 블럭선택신호(bs_s1, bs_s2)는 하이레벨의 상태를 유지한다.
우선, 해당 셀블럭에 브릿지가 발생하지 않은 경우에는 인에이블 신호(fuse_s)는 로우레벨로 입력된다. 이에 따라, 인버터(IV23)는 턴-오프되고, 노드(B)는 파워업신호(pwrup)에 의하여 인에이블되는 NMOS(N21)에 의하여 로우레벨로 초기화된다. 그리고, 인버터(IV25)에 의하여 노드(C)는 하이레벨로 유지되고 논리부(240)로부터 출력되는 제어신호(bis)는 하이레벨이 된다. 따라서, 브릿지가 발생하지 않은 셀블럭과 센스앰프 어레이 간에 연결된 격리스위치들은 턴-온된 상태를 유지하고 이 때 비트라인들은 가령 프리차지 전압인 Vcore/2를 유지한다.
한편, 해당 셀블럭에 브릿지가 발생한 경우에는 인에이블 신호(fuse_s)는 하이레벨로 입력되고 인버터(IV23)는 턴-온된다. 그리고, 도 8에 도시된 바와 같이, 셀프 리프레쉬 신호(sref)가 입력됨에 따라 제어신호(bis)는 소정 구간동안 로우레벨로 천이된다. 이에 대해 좀 더 구체적으로 살펴 보면 다음과 같다.
먼저, 셀프리프레쉬 신호(sref)가 하이레벨로 인에이블되기 이전 구간에서 는, 낸드게이트(ND21)와 인버터(IV22)로 구성된 논리부(220)는 하이레벨의 두 신호를 입력받아 하이레벨의 신호를 출력하고, 인버터(IV23)는 로우레벨의 신호를 노드(B)로 출력한다. 이에 따라, 노드(C)는 하이레벨이 되고 제어신호(bis)는 하이레벨이 된다. 따라서, 셀프리프레쉬 신호(sref)가 하이레벨로 인에이블되기 이전 구간에서는 제어신호(bis)는 하이레벨의 상태에 있다.
이어서, 셀프리프레쉬 신호(sref)가 로우레벨에서 하이레벨로 인에이블되면, 낸드게이트(ND21)의 일측 입력단으로는 즉시 로우레벨의 신호가 입력된다. 따라서, 논리부(220)는 로우레벨의 신호를 출력하고 인버터(IV23)는 하이레벨의 신호를 출력하며 논리부(240)로부터 출력되는 제어신호(bis)는 로우레벨로 천이된다. 한편, 이 때 지연부(210)에 의한 지연구간 동안에는 지연부(210)로부터 출력되는 신호는 아직 이전 상태인 하이레벨의 상태를 유지하고 있다.
이어서, 셀프리프레쉬 신호(sref)가 다시 로우레벨로 천이되기 직전에 상기 지연부(210)로부터 출력되는 신호도 로우레벨로 천이된다. 따라서, 이 후 셀프리프레쉬 신호(sref)가 하이레벨에서 로우레벨로 다시 천이되더라도, 논리부(220)는 지연부(210)로부터 계속하여 로우레벨의 신호를 입력받으므로 로우레벨의 신호를 소정 구간동안 더 출력한다. 결국, 도 8에 도시된 바와 같이, 상기 구간 동안에는 격리제어부(200)는 로우레벨의 제어신호(bis)를 출력하므로, 브릿지가 발생한 셀블럭과 센스앰프 어레이 간에 연결된 격리스위치들은 상기 로우레벨의 제어신호(bis)에 응답하여 턴-오프되어 상기 셀블럭과 센스앰프 어레이 간을 격리시켜 브릿지가 발생한 부분을 통하여 누설전류가 흐르는 것을 차단한다.
다만, 브릿지가 발생하여 격리된 상태의 셀블럭의 어드레스가 리프레쉬 수행을 위해 선택되어 지는 경우 블럭선택신호(bs_s2)가 로우레벨로 인에이블된다. 이에 따라, NMOS 트랜지스터(N21)가 턴온되어 노드(B)를 풀다운 구동되고, 노드(C)는 하이레벨이 되어 논리부(240)에서 출력되는 제어신호(bis)는 하이레벨이 된다. 따라서, 브릿지가 발생 셀블럭과 센스앰프 어래이 간의 격리 상태가 리프레쉬 수행 중에는 잠시 중단된다.
이어서, 지연부(210)로부터 출력되는 신호도 하이레벨로 천이되면, 논리부(220)는 양측입력단으로 하이레벨의 신호를 입력받아 하이레벨의 신호를 출력하고 제어신호(bis)는 도 8에 도시된 바와 같이 로우레벨에서 하이레벨로 천이된다.
상기에서 제어신호(bis)가 로우레벨로 된 구간 동안 차단되는 누설전류의 양은 다음의 식과 같다.
Ileakage=C×(dV/dt)×N
( 여기서, V : Vcore/2,
dt : 전류가 차단되는 시간,
N : 스탠바이 모드 동안 셀프리프레쉬 신호(sref)가 인에이블된 횟수,
C : 비트라인 커패시턴스와 센스앰프의 커패시턴스 )
예를 들어, 도 6에 도시된 바와 같이, 이웃하는 2 개의 셀블럭을 하나의 센스앰프로 모두 구동하는 방식인 셰어드 센스앰프(shared sense Amp)방식에서, 셀블 럭(Cell Block2)에 브릿지가 발생한 경우에는 제어신호(bis3) 및/또는 제어신호(bis1)를 상기와 같이 소정구간 동안 주기적으로 로우레벨로 디스에이블시켜 셀블럭과 센스앰프 어레이 간의 격리스위치들인 엔모스들을 턴-오프시킴으로써, 상기 수식에 나타낸 전류의 양만큼 누설전류를 감소시킬 수 있다. 셀블럭(Cell Block2)이 격리된 상태에서 리프레쉬 수행을 위해 셀블럭(Cell Block2)의 어드레스가 선택되어지면 제어신호(bis3) 및/또는 제어신호(bis1)가 리프레쉬가 수행될 동안 하이레벨로 인에이블되어, 격리스위치들인 엔모스들을 턴-온시킨다. 따라서, 셀블럭(Cell Block2)에 대한 액티브 리스토어(active restore)가 원할하게 이루어진다.
스탠바이 모드에서 셀블럭과 센스앰프 어레이 간의 격리스위치를 주기적으로 턴-오프시키는 상기와 같은 방법은 셰어드 센스앰프 방식에 의한 메모리 구조뿐만 아니라 다른 어떠한 메모리 구조에도 적용할 수 있다.
이와 같이, 본 실시예에 따른 전류저감회로는 액티브 모드에서는 블럭선택신호에 따라 특정 셀 블럭을 선택하여 입력 또는 출력 등의 동작이 수행될 수 있도록 하고, 스탠바이 모드에서는 브릿지가 발생한 해당 셀블럭과 센스앰프 어레이 간을 소정 구간 동안 주기적으로 격리시킴으로써, 스탠바이 모드에서의 상기 브릿지 생성부위를 통한 누설전류를 감소시켜 반도체 장치의 전력효율을 높일 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치의 전류저감회로는 반도체 장치 내의 특정 셀에 대해 비트라인과 워드라인 간에 브릿지가 발생했을 때, 스탠바이 모드에서의 상기 브릿지 생성부위를 통한 누설전류를 감소시켜 반도체 장치의 전력효율을 높일 수 있도록 하는 효과가 있다.

Claims (20)

  1. 워드라인과 비트라인 간에 브릿지가 발생한 셀블럭에 대응하여 소정 인에이블 신호를 출력하는 인에이블신호 발생부와;
    상기 인에이블신호에 의해 인에이블되어 동작하되, 소정 주기로 인에이블되는 주기적신호에 응답하여 스탠바이 모드 하에서 상기 브릿지가 발생한 셀블럭과 센스앰프 어레이를 소정 구간동안 주기적으로 격리시키기 위한 제 1 제어신호를 출력하는 격리제어부를 포함하되,
    상기 인에이블신호 발생부는 상기 브릿지 발생여부에 따라 절단여부가 결정되는 퓨즈의 절단여부에 의하여 상기 인에이블신호를 출력하는 반도체 장치의 전류저감회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 반도체 장치의 전류저감회로는 반도체 장치 내에서 각각의 셀블럭을 담당하도록 설치되는 반도체 장치의 전류저감회로.
  3. 삭제
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 인에이블신호 발생부는
    상기 브릿지 발생여부에 따라 절단여부가 결정되고 소정 전압입력단과 제 1 노드 간에 설치되는 퓨즈와;
    소정 제 2 제어신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 풀-다운부와;
    상기 제 1 노드로부터의 신호를 버퍼링하는 버퍼와;
    상기 버퍼의 출력신호를 래치시키는 래치부를 포함하는 반도체 장치의 전류저감회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서,
    상기 제 2 제어신호는 반도체 장치의 파워업 신호인 반도체 장치의 전류저감회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 래치부는 상기 버퍼로부터의 출력신호에 응답하여 인에이블되어 상기 제 1 노드를 풀-다운 구동하는 풀-다운소자를 포함하는 반도체 장치의 전류저감회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 격리제어부는
    상기 주기적신호를 버퍼링하는 제 1 버퍼와;
    상기 제 1 버퍼로부터의 신호를 소정 구간 지연시키는 지연부와;
    상기 제 1 버퍼로부터의 신호와 지연부로부터의 신호를 논리연산하는 제 1 논리부와;
    상기 인에이블신호에 응답하여 동작하고 상기 제 1 논리부로부터의 신호를 버퍼링하는 제 2 버퍼를 포함하는 반도체 장치의 전류저감회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 격리제어부는
    상기 제 2 버퍼의 출력단의 신호를 래치시키는 래치부와;
    제1 블럭선택신호와 상기 래치부로부터의 신호를 논리연산하는 제 2 논리부를 더 포함하는 반도체 장치의 전류저감회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 제1 블럭선택신호는 상기 브릿지가 발생한 셀블럭과 인접한 셀블럭이 활성화되는 경우 인에이블되는 반도체 장치의 전류저감회로.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 격리제어부는 파워업 신호와 제2 블럭선택신호에 응답하여 상기 제 2 버퍼의 출력단을 풀다운 구동하는 풀다운구동부를 더 포함하는 반도체 장치의 전류저감회로.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 제2 블럭선택신호는 상기 브릿지가 발생한 셀블럭이 활성화되는 경우 인에이블되는 반도체 장치의 전류저감회로.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 풀다운구동부는 상기 파워업신호와 상기 제2 블럭선택신호를 입력받아 논리연산을 수행하는 논리소자; 및
    상기 논리소자의 출력신호에 응답하여 상기 제 2 버퍼의 출력단을 풀-다운 구동하는 풀-다운 소자를 포함하는 반도체 장치의 전류저감회로.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 제어신호에 응답하여 상기 브릿지가 발생한 셀블럭과 센스앰프 어레이를 격리시키는 적어도 하나 이상의 격리스위치를 더 포함하는 반도체 장치의 전류저감회로.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 주기적 신호는 반도체 장치의 셀프리프레쉬 신호인 반도체 장치의 전류저감회로.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
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