JPWO2003071553A1 - 半導体集積回路 - Google Patents
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Abstract
Description
本発明は、不揮発性メモリを有する半導体集積回路、特にその不揮発性メモリの高速化と低消費電力化のための改良に関し、例えばマイクロコンピュータもしくはシステムLSI等に適用して有効な技術に関する。
背景技術
特開平1−100797号、特開平2−14495号、特開平10−320993号の各公報にはビット線間に2トランジスタ構成のメモリセルを設け、相補出力を相補ビット線に読み出すROM(Read Only Memory)について記載される。
特開平10−64292号公報には初期状態(スタンバイ状態)でビット線対を回路の接地電圧とするROMについて記載される。特開平11−16384号公報にはメモリセルトランジスタのソース電極を回路の接地電圧に接続し、メモリセルトランジスタのビット線にプルダウン回路を設けたマスクROMが記載される。
特開平7−78489号公報にはメモリセルトランジスタとのコンタクト(ROMの目)をソース線との間で形成するマスクROMについて記載される。
特開2000−012707公報には、記憶素子間のデータを隔離する為に記憶素子のドレイン間の(フィールド酸化膜)領域に、ゲート電極に記憶素子のソース電位(回路の接地電圧)を受けるMOS型半導体素子で構成して、記憶素子の高密度化を図ったROMについて記載がある。
本発明者は、ROMと前記ROMの記憶情報を利用するCPUなどのロジック回路などを備えたマイクロコンピュータ又はシステムLSIなどの半導体集積回路の性能について検討した。これによれば、上記半導体集積回路の動作性能を向上させるには、CPUの動作速度に見合うアクセス速度をROMに実現し、また、半導体集積回路全体で消費できる電力の多くをロジック回路に割当てられるようにROMを低消費電力化する、ということの有用性について見出した。また、ロジック回路の高速化と高集積化により動作電圧が低電圧化される傾向に有り、これに伴って、オンチップROMもロジック回路と同じ低電圧電源で動作させることがコスト面等から要求される。動作電源の低電圧化によりサブスレッショルドリーク電流による無駄な電力消費の増大が問題になる。そればかりではなく、メモリアクセス時に非選択の多くのメモリセルに流れるサブスレッショルドリーク電流とアクセス選択とされるメモリセルに流れる電流との区別が困難になる虞があり、メモリ動作、さらにはそれを利用するデータ処理動作の信頼性も失われてしまう。
本発明の目的は、オンチップの不揮発性メモリの動作電源が低電圧化されても、不揮発性メモリに対する読み出し動作の安定化、高速化、低消費電力を実現できる半導体集積回路を提供することにある。
本発明の別の目的は、オンチップのロジック回路と共にオンチップの不揮発性メモリの動作電源が低電圧化されても、ロジック回路の動作速度に見合うアクセス速度をROMに実現することができ、また、半導体集積回路全体で消費できる電力の多くをロジック回路に割当てられるようにROMを低消費電力化することができる半導体集積回路を提供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
発明の開示
〔1〕《サブスレッショルドリーク電流低減》本発明による半導体集積回路は、不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを1個の半導体基板に有する。前記不揮発性メモリは、ビット線、ワード線、及びメモリセルを有する。前記メモリセルは、ゲート電極がワード線に接続されたMOSトランジスタを有し、前記MOSトランジスタの一方のソース・ドレイン電極が電流経路に接続された状態又はフローティングにされた状態に応じて情報記憶が行われている。前記メモリセルに対するアクセス動作の所定期間で前記MOSトランジスタのソース・ドレイン電極間に電位差を形成し、前記所定期間以外では前記MOSトランジスタのソース・ドレイン電極間の電位差をゼロとする制御回路を有する。前記メモリセルに対するアクセス動作の所定期間以外ではメモリセルを構成する前記MOSトランジスタのソース・ドレイン電極間の電位差をゼロとするから、このときメモリセルにはサブスレッショルドリーク電流が流れない。アクセス動作の所定期間では前記MOSトランジスタのソース・ドレイン電極間に電位差を形成して、ワード線選択によるビット線電位の変化が可能になる。結果として、スタンバイ時にメモリアレイで消費される無駄な電力を低減でき、半導体集積回路の低消費電力に寄与する。
尚、本明細書においてMOSトランジスタとは絶縁ゲート型の電界効果トランジスタを総称する。この種のトランジスタにおいてソース電極とドレイン電極はそこに印加される電圧の高低によって決まる相対的な概念であり、夫々を総称する場合にはソース・ドレイン電極と記す。
望ましい一つの態様として、前記MOSトランジスタのソース・ドレイン電極間に電位差を形成するタイミングを、ワード線選択タイミングと同時又はそれ以降とする。前記MOSトランジスタのソース・ドレイン電極間に電位差を形成すると、全てのメモリセルでMOSトランジスタにサブスレッショルド電流が流れようとする。この場合に、前記電位差形成タイミングをワード線選択タイミングと同時又はそれ以降とすれば、電位差形成によって流れるサブスレッショルドリーク電流と選択メモリセルに流れる電流との差が比較的大きくなり、アクセス非選択の多数のメモリセルに流れるサブスレッショルドリーク電流とアクセス選択メモリセルに流れる情報電流との区別が困難になる虞を未然に防止することができる。このことが、半導体集積回路における不揮発性メモリのメモリ動作、さらにはそれを利用するロジック回路によるデータ処理動作の信頼性を保証する。
前記不揮発性メモリとロジック回路は、例えば共通の電源電圧を動作電源電圧とする。ロジック回路の高速化と素子の微細化により動作電源電圧が低電圧化されるとき、オンチップ不揮発性メモリもロジック回路と同じ低電圧電源で動作させることが要求される。これを考慮したとき、上記より、低電圧電源によって不揮発性メモリで顕在化されるサブスレッショルドリークによる無駄な電力消費が低減されるので、半導体集積回路全体で消費できる電力の多くをロジック回路に割当てることが可能になる。ロジック回路で消費可能な電力量という観点においてロジック回路の処理能力を向上させることが可能になる。例えば本発明に係る半導体集積回路を電池電源を用いるデータ処理処理システムに適用するような場合に効果的である。
《ビット線負荷の均一化》本発明の望ましい別の態様では、上記手段に加えて、前記電流経路への接続状態又はフローティング状態を、ビット線と反対側の一方のソース・ドレイン電極が所定の信号線に接続することの有無により決定する構造を採用してもよい。これにより、どのメモリセルのMOSトランジスタもビット線に対しては接続状態にされる。これにより、ビット線から見える負荷(ビット線負荷)を各ビット線間で均一化するのに役立つ。これは、読み出し動作の安定化と高速化に役立つ。
《ダミーMOS分離構造》本発明の望ましい別の態様では、上記手段に加えて、前記ビット線に沿って配置される複数のメモリセルの夫々に含まれるMOSトランジスタを共通ウェルに形成し、オフ電位がゲート電極に与えられるダミーMOSトランジスタで前記MOSトランジスタ間の共通ドレイン等を電気的に分離する構造を採用してもよい。メモリセルのMOSトランジスタ間を電気的に分離するのに、拡散層のような半導体領域を分離させる構造を採用する場合にはメモリセル間に分離領域を確保しなければならず、その分チップ占有面積が増えてしまう。更に分離領域を情報記憶MOSトランジスタの複数個置きに配置することになる場合には、複数の情報記憶MOSトランジスタの配列に対してワード線ピッチが同一にならない。最小配線ピッチが光の波長よりも短くされるときマスクパターンの作製に位相シフト技術を利用するが、この場合には、パターンに規則性を持たせることがパターン形状の均一化に役立つ。これを考慮すると、情報記憶MOSトランジスタのゲート電極のレイアウトピッチが不規則であればそのパターン形状を均一化し難く、素子の微細化即ちパターンの微細化を阻む結果となる。上記手段では、情報記憶を行なうMOSトランジスタのゲート電極とダミーMOSトランジスタのゲート電極を規則的にレイアウトすることが可能であるから、そのパターン形状の均一化に役立つ。
《相補ビット線構造》本発明の望ましい別の態様では、上記手段に加えて、1個のメモリセルに2個のMOSトランジスタを用意し、2個のMOSトランジスタの夫々の他方のソース・ドレイン電極を相補ビット線を成す別々のビット線に接続し、ゲート電極を共通のワード線に接続する、メモリセル構造を採用してもよい。読み出し系に相補ビット線構造を採用することにより、低電圧動作により信号振幅が小さくなっても、差動増幅などによって記憶情報の読み出し及びその論理値判定を安定化させ、また、高速化することが可能である。差動増幅には、例えば前記相補ビット線の電位差を増幅するアンプを利用すればよい。
〔2〕《相補ビット線構造とビット線負荷の均一化》前記相補ビット線構造とビット線負荷の均一化の観点による本発明の半導体集積回路は、不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを1個の半導体基板に有する。前記不揮発性メモリは、メモリセル、ワード線、相補ビット線、及び前記相補ビット線に接続する差動アンプを有する。前記メモリセルはゲート電極が夫々同じワード線に接続された一対のMOSトランジスタを有し、夫々のMOSトランジスタの一方のソース・ドレイン電極は相補ビット線の対応するビット線に別々に接続され、一方のMOSトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続され、他方のMOSトランジスタの他方のソース・ドレイン電極はフローティング状態にされる。
前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とするものであってよい。
〔3〕《相補ビット線構造とサブスレッショルドリーク低減》相補ビット線構造とサブスレッショルドリーク低減の観点による本発明の半導体集積回路は、不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを1個の半導体基板に有する。前記不揮発性メモリは、メモリセル、ワード線、相補ビット線、及び前記相補ビット線に接続する差動アンプを有する。前記メモリセルはゲート電極が夫々同じワード線に接続された一対のMOSトランジスタを有し、一方のMOSトランジスタのソース・ドレイン電極はビット線と所定の電圧が与えられる電圧信号線に接続され、他方のMOSトランジスタのソース・ドレイン電極はビット線又は前記電圧信号線に対してフローティング状態にされる。前記電圧信号線には、前記メモリセルに対するアクセス動作の所定期間で前記ビット線との間に電位差を形成する電圧が印加され、前記所定期間以外では前記ビット線との間の電位差をゼロとする電圧が印加される。
本発明の望ましい一つの態様として、前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とするものであってよい。
本発明の望ましい別の態様では、前記アクセス動作の所定期間以外において前記電圧信号線及び相補ビット線が電源電圧にされ、前記所定期間において前記電圧信号線が回路の接地電圧にディスチャージされるようにしてよい。これとは逆に、所定期間以外において前記電圧信号線及び相補ビット線をディスチャージし、前記所定期間にビット線を電源電圧にチャージしてもよいが、動作可能になるまでのビット線充電に比較的内外時間を要することになる。
本発明の望ましい別の態様では、前記所定期間において前記電圧信号を回路の接地電圧にディスチャージするタイミングはワード線によるメモリセルの選択タイミングと同時又はそれよりも遅いのがよい。
〔4〕《相補ビット線構造とダミーMOS分離構造》相補ビット線構造とダミーMOS分離構造の観点による本発明の半導体集積回路は、不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを1個の半導体基板に有する。前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とする。前記不揮発性メモリは、メモリセル、ワード線、相補ビット線、及び前記相補ビット線に接続する差動アンプを有する。前記メモリセルはゲート電極が夫々同じワード線に接続された一対のMOSトランジスタを有し、一方のMOSトランジスタのソース・ドレイン電極はビット線と所定の電圧が与えられる電圧信号線に接続され、他方のMOSトランジスタのソース・ドレイン電極はビット線又は前記電圧信号線に対してフローティング状態にされる。前記ビット線に沿って配置される複数のメモリセルの夫々に含まれる前記MOSトランジスタは共通ウェルに形成され、それらMOSトランジスタはオフ電位がゲート電極に与えられるダミーMOSトランジスタで電気的に分離される。
〔5〕《ビット線負荷均一化とダミーMOS分離構造》ビット線負荷均一化とダミーMOS分離構造の観点による本発明の半導体集積回路は、不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを1個の半導体基板に有する。前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とする。前記不揮発性メモリは、ビット線、ワード線、及びメモリセルを有する。前記メモリセルはゲート電極がワード線に接続されたMOSトランジスタを有し、前記MOSトランジスタの一方のソース・ドレイン電極が電流経路に接続された状態又はフローティングにされた状態に応じて情報記憶が行われている。前記電流経路への接続状態又はフローティング状態は、ビット線と反対側の一方のソース・ドレイン電極が所定の信号線に接続することの有無により決定される。前記ビット線に沿って配置される複数のメモリセルの夫々に含まれるMOSトランジスタは、共通ウェルに形成され、オフ電位がゲート電極に与えられるダミーMOSトランジスタで電気的に分離される。
〔6〕《相補ビット線構造とビット線負荷の均一化》相補ビット線構造とビット線負荷均一化の観点による本発明の更に別の半導体集積回路は不揮発性メモリを有し、この前記不揮発性メモリは、相補ビット線と、ワード線と、前記相補ビット線と前記ワード線に接続されたメモリセルと、前記相補ビット線に接続された差動アンプと、を含む。前記メモリセルは、前記相補ビット線のうちの一方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第1MOSトランジスタと、前記相補ビット線のうちの他方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第2MOSトランジスタとを含む。前記第1MOSトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続される。前記第2MOSトランジスタの他方のソース・ドレイン電極はフローティング状態にされる。
〔7〕《相補ビット線構造とサブスレッショルドリーク低減》相補ビット線構造とサブスレッショルドリーク低減の観点による本発明の更に別の半導体集積回路は不揮発性メモリを有し、前記不揮発性メモリは、相補ビット線と、ワード線と、前記相補ビット線と前記ワード線に接続されたメモリセルと、前記相補ビット線に接続された差動アンプと、を含む。前記メモリセルは、前記相補ビット線のうちの一方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第1MOSトランジスタと、前記相補ビット線のうちの他方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第2MOSトランジスタとを含む。前記第1MOSトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続される。前記電圧信号線には、メモリセルのアクセス動作の所定期間以外において一方のソース・ドレイン電極との間の電位差をゼロにするための電圧が印加される。
〔8〕《相補ビット線構造とダミーMOS分離構造》相補ビット線構造とダミーMOS分離構造の観点による本発明の更に別の半導体集積回路は不揮発性メモリを有し、前記不揮発性メモリは、相補ビット線と、ワード線と、前記相補ビット線と前記ワード線に接続されたメモリセルと、前記相補ビット線に接続された差動アンプと、を含む。前記メモリセルは、前記相補ビット線のうちの一方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第1MOSトランジスタと、前記相補ビット線のうちの他方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第2MOSトランジスタとを含む。個々のメモリセルにおいて前記第1MOSトランジスタ又は第2MOSトランジスタの何れか一方のトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続される。ビット線を共有して隣接する第1MOSトランジスタの夫々の他方のソース・ドレイン電極の間に第3トランジスタが形成され、第3トランジスタはオフ状態に制御される。第3トランジスタがダミーMOSトランジスタを構成する。
発明を実施するための最良の形態
第2図には本発明に係る半導体集積回路が例示される。同図に示される半導体集積回路1はマイクロコンピュータ又はシステムLSIとして構成される。半導体集積回路1は、特に制限されないが、1個の半導体チップに、中央処理装置(CPU)2、RAM3、ROM4、バスコントローラ(BSC)5及び周辺回路6が例えば公知のCMOS集積回路製造技術により形成される。CPU2は命令をフェッチし、フェッチした命令を解読して、演算制御処理を行なう。RAM3はCPU2の演算制御処理に際してワーク領域もしくはデータ一時記憶領域などに利用される。ROM4はCPU2の動作プログラムやパラメータデータなどを保有し、その記憶情報はCPU2又は周辺回路6などで利用される。周辺回路6は、A/Dコンバータ、D/Aコンバータ、タイマ・カウンタ、入出力ポート回路、ディジタルシグナルプロセッサ(DSP)やECC回路などに代表されるCPU2のアクセラレータ、及びその他のカスタムロジック回路などを含んでいる。バスコントローラ5はCPU2のデータフェッチや命令フェッチに必要な外部バスアクセス制御などを行なう。
ここで、半導体集積回路の動作電源はCPU2、RAM3、ROM4、BCS5の間で同一とされ、例えば1.2Vの動作電源電圧を持つ。周辺回路もそれと同一の動作電源で動作されても良いが、フラッシュメモリなどのように特定の動作に高電圧を必要とする回路モジュールが含まれる場合には、そのような高圧動作電源を要する回路モジュールには外部からの高電圧或は内部昇圧した高電圧を動作電源として供給すればよい。CPU2もROM4も同じ低電圧電源で動作され、CPU2がクロック信号に同期して高速動作されるとき、後述するように、ROM4もそれに見合う高速動作が可能にされる。更に、ROM4は、低電圧電源故にメモリセルから読み出される記憶情報の信号振幅は小さいが、読み出し動作は安定化され、消費電力も小さくされ、CPU2のデータ処理能力の向上に資する構成を備えている。以下、ROM4についてその詳細を説明する。
第3図にはROM4のブロックダイアグラムが例示される。ROM4はメモリアレイ11、ロウデコーダ12、カラムスイッチ回路13、カラムデコーダ14、センスアンプ部15、及びタイミングコントローラ16を有する。メモリアレイ11はマトリクス配置された複数のメモリセルなどを有する。メモリセルの選択端子はワード線に接続され、メモリセルのデータ端子はビット線に接続される。ロウデコーダ12はアドレスバスABUSから供給されるロウアドレス信号をデコードしてワード線選択信号を生成する。カラムデコーダ14はアドレスバスABUSから供給されるカラムアドレス信号をデコードしてカラム選択信号を生成する。カラムスイッチ回路13はカラム選択信号を入力してカラムアドレス信号が指定する相補ビット線を選択する。ワード線選択信号で選択されたメモリセルの記憶情報はカラム選択信号で選択された相補ビット線から相補グローバスビット線に伝達される。センスアンプ部15は相補グローバルビット線に伝達された読み出し情報を増幅して、データバスDBUSに出力する。タイミングコントローラ16はコントロールバスCBUSから供給されるメモリイネーブル信号、リード信号、ライト信号などを入力して、デコーダ12,14及びセンスアンプ部15の活性化タイミング信号などの内部アクセスタイミング信号を生成する。前記アドレスバスABUS、データバスDBUS及びコントロールバスCBUSはCPU2などに接続する内部バスとされる。
第1図には前記ROM4の要部が例示される。メモリアレイ11は横方向に複数組の相補ビット線bl,blbを有し、縦方向に複数のワード線wl_n〜wl_n+3を有する。メモリセル20はゲート電極が対応するワード線に共通接続された第1MOSトランジスタM1と第2MOSトランジスタM2を有する。双方のMOSトランジスタM1,M2のドレイン電極は相補ビット線bl,blbに結合され、MOSトランジスタM1又はM2の何れか一方のソース電極がコモンソース線csに、他方のMOSトランジスタのソース電極がフローティングにされる。どちらのソース電極をコモンソース線csに接続するかによって記憶情報の論理値が決まる。このようにビット線bl,blbとは反対側のコモンソース線csへの接続の有無で情報記憶を行なう構成によれば、どのメモリセルのMOSトランジスタM1,M2もビット線bl,blbに対して接続状態にされる。したがって、ビット線から見える負荷(ビット線負荷)を各ビット線間で均一化するのに役立つ。これは、読み出し動作の安定化と高速化に役立つ。
第1図の表記においてMOSトランジスタM1,M2のソース・ドレインが接続するラインLは当該MOSトランジスタM1,M2が形成される拡散領域のような不純物領域を意味している。この拡散層Lがコンタクトを介して相補ビット線bl,blbに接続される様子を回路図的に示している。このような表記を行なうのは、横方向に隣接するMOSトランジスタ間を分離するダミーMOSトランジスタとしての分離MOSトランジスタ(単にダミーMOSトランジスタとも記す)M3を拡散層Lに形成する様子を回路図的に表す為である。その詳細は後述する。
前記コモンソース線csはCMOSインバータドライバ21を介して選択的にプリチャージとディスチャージが可能にされる。相補ビット線bl,blbはプリチャージMOSトランジスタM6を介して選択的にプリチャージ可能にされる。プリチャージの到達レベルは回路の電源電圧、ディスチャージの到達レベルは回路の接地電圧Vssである。前記プリチャージ及びディスチャージの制御は対応するカラム選択信号ciで行われる。カラム非選択状態(ci=ローレベル)でプリチャージMOSトランジスタM6及びCMOSインバータドライバ21はプリチャージ動作を行ない、ビット線bl,blbとコモンソース線csの間の電位差をゼロとするように制御し、この間に多数のメモリセル20のMOSトランジスタM1,M2にサブスレッショルドリーク電流が流れないようにする。カラム選択状態(ci=ハイレベル)ではプリチャージMOSトランジスタM6はカットオフ、CMOSインバータドライバ21はディスチャージ動作を行ない、ビット線bl,blbとコモンソース線csの間に電位差を形成し、メモリセル20の情報記憶状態(MOSトランジスタM1,M2の何れがコモンソース線csに接続されているか)に応じてビット線bl又はblbがディスチャージ可能にされる。
ビット線bl,blbの電位状態はカラムスイッチ回路13を構成するMOSトランジスタM4を介して相補グローバルビット線gbl,gblbに伝達される。グローバルビット線gbl,gblbには差動センスアンプ22、プリチャージ及びイコライズ回路23、出力ラッチ回路24が接続される。差動センスアンプ22はパワースイッチMOSトランジスタM5によって動作電源が供給可能にされたCMOSスタティックラッチ回路によって構成される。saeは差動センスアンプ22の活性化制御信号である。差動センスアンプ22は相補ビット線bl,blbから相補グローバルビット線gbl,gblbに与えられる相補信号を差動増幅する。メモリセル20からの読み出し信号を差動増幅するから、信号振幅が小さくても安定で高速な読み出し動作を実現できる。プリチャージ及びイコライズ回路23は読み出し動作の開始前にグローバルビット線gbl,gblb及び差動センスアンプ22を構成するnチャンネル型MOSトランジスタのコモンソース電極を、差動センスアンプ22の動作上望ましいレベル(この場合電源電圧vdd)にプリチャージする。epbはプリチャージ及びイコライズ回路23の動作制御信号である。前記出力ラッチ回路24は例えば2入力ナンドゲートを用いたスタティックラッチで構成され、差動センスアンプ23の出力を保持する。
第4図にはROM4の読み出し動作タイミングが例示される。クロック信号CLKはROM4のアクセスサイクルを規定する。クロック信号CLKはCPU2の動作基準クロック信号と同一又は数分の一の周波数を有する高速クロックである。wlはワード線を総称する。yes<n:0>はci,cjなどのカラム選択信号を総称する。アクセスサイクルはクロック信号CLKの1周期で規定され、時刻t1〜tiまでとされる。アクセスサイクルの最初にアドレス信号が有効(V)にされる。時刻t2にカラム選択動作が開始され、時刻t3にワード線選択動作が開始される。相補ビット線bl,blb及びコモンソース線csはワード線選択タイミングになるまで或はその直後まで電源電圧Vddにプリチャージされている。この間の、メモリセルのMOSトランジスタM1,M2にはサブスレッショルドリーク電流は流れない。時刻t2に同期して相補ビット線bl,blbに対するプリチャージ動作が停止され、それより後れる時刻t3以降にコモンソース線csに対するディスチャージが開始される。ビット線プリチャージ動作の停止からコモンソース線csディスチャージ動作を開始するまでの遅延時間は、特に制限されないが、図1の構成に従えば、インバータ25による動作遅延によって得られる。
ビット線プリチャージ動作が停止されコモンソース線csがディスチャージされることにより、ワード線で選択されたメモリセルの情報記憶状態、即ちMOSトランジスタM1,M2のどちらがコモンソース線csに接続しているかに応じて、相補ビット線bl,blbの何れか一方がディスチャージされる。時刻t4で活性化される差動センスアンプ22がその変化を検出して、相補グローバルビット線gbl,gblbを相補的に駆動する。この相補グローバルビット線gbl,gblbに現れた相補信号が出力ラッチ回路24にラッチされて、読み出しデータqmが確定する。
カラム選択動作は差動センスアンプ22による増幅動作が確定した以降の時刻t5に終了する。これに同期して、再び相補ビット線bl,blb及びコモンソース線csが電源電圧Vddにプリチャージされ、メモリセルを構成するMOSトランジスタM1,M2にサブスレッショルドリーク電流が流れないようにされる。第4図の例では、ワード線選択タイミング(t3)からカラム選択終了タイミング(t5)までが、相補ビット線bl,blbのプリチャージ停止及びコモンソース線csのディスチャージを行なうアクセス動作所定期間Tacsとされる。この所定期間以外の期間Tstbではメモリセルを構成するMOSトランジスタM1,M2にサブスレッショルドリーク電流が流れない。これにより、スタンバイ電流の大半を占めるメモリアレイ部分でのサブスレッショルドリーク電流を大幅に削減することができる。
また、前記コモンソース線csを所定期間Tacsだけディスチャージするコモンソース制御の利点は、上記スタンバイ電流の削減以外に、低電圧動作時にも利点がある。即ち、低電圧動作仕様および微細プロセスでのデバイス性能は閾値電圧(Vth)が低く、それによってオフリーク電流(サブスレッショルドリーク電流)が大きい。その為ROMのデータ読み出し時に非選択メモリセルによるオフリーク電流の影響を全く無視することはできないが、コモンソース制御方式によるコモンソース線csのディスチャージタイミングをワード線選択と同時若しくはそれより後にすることで、非選択メモリセルによるオフリーク電流の影響を少なくすることができる。この点にいて第5図乃至第8図を参照しながら説明する。
第5図にはメモリセルのデータ読み出し電流(Iread)とリーク電流(Ilk)の関係が示される。選択されたワード線(wl_255)のメモリセルを介して一方のビット線(bl)からコモンソース線csに読み出し電流Ireadが流れ、非選択ワード線(wl_0〜wl_254)のメモリセルを介して他方のビット線(blb)からコモンソース線にリーク電流Ilkが流れる。
低閾値電圧のMOSトランジスタでメモリセルを構成した場合を一例に、読み出し電流Ireadに対する非選択メモリによるオフリーク電流Ilkの影響を説明する。低閾値電圧のMOSトランジスタは、例えばドレイン・ソース間電流が10nA以下になるときの閾値電圧が例えば−130mVのような負電圧になるMOSトランジスタである。このような低閾値電圧のMOSトランジスタによってメモリセルを構成した場合、読み出し動作中における非選択メモリセルによるオフリーク電流の影響は無視できないが、読み出し時に選択メモリセルのトランジスタM1,M2をVgs≧0、非選択メモリセルのトランジスタM1,M2をVgs≦0の状態となるようにワード線、コモンソース線csの選択タイミングを設定することでオフリーク電流の影響を少なくすることができる。
第6図には読み出し時に選択されたメモリセルと非選択のメモリセルの等価回路が例示される。選択メモリセルにはワード線選択によりvgが印加され、非選択メモリセル(255個のメモリセル)のゲート電位は0Vとなる。この例では、電源電圧vddは1.2Vとされる。選択MOSトランジスタはゲート長が0.1μm、ゲート幅が0.32μm、閾値電圧は−130mVとされる。非選択MOSトランジスタはゲート長が0.1μm、ゲート幅が0.32×255μm、閾値電圧は−130mVとされる。
第7図に読み出し電流Ireadとオフリーク電流Ilkの特性におけるVcsノード電圧(Vds)対電流(Ids)特性を示す。Vsはトランジスタのソース電圧である。読み出し時のビット線振幅は“Iread−Ilk”に比例する為,読み出し電流Ireadとオフフリーク電流Ilkとの差が大きい程、動作マージンが大きくなる。第7図よりvg=1.2vの時の動作マージンが最大となり、vg=0.3vではIreadよりもIlkの方が多くなり、この状態ではビット線振幅は得られず、読み出し動作は不可能になる。要するに、オフフリーク電流が流れる状態になる前にワード線電位を立ち上げておいた方がビット線振幅が大きくなる。
図8には図7の結果を考慮したときのワード線選タイミングに対するコモンソース線csのディスチャージタイミングが例示される。(A)はワード線選択タイミング(tj)に対してコモンソース線csのディスチャージタイミング(ti)が早い場合を示し、(B)はその逆でワード線選択タイミング(tj)に対してコモンソース線csのディスチャージタイミング(tk)を遅くした場合を示しを示している。ビット線間の電位差は(B)の方が(A)に比べて大きく且つ早く変化する(βa<βb)。(B)のようにコモンソース線csのディスチャージタイミング(tk)を遅くすることで、低閾値電圧のMOSトランジスタを使用した時でも、非選択メモリセルによるオフリーク電流の影響が小さくなり、安定した読み出し動作を行なうことが可能になる。
第9図及び第10図にはメモリセルの平面レイアウトが例示される。第9図はポリシリコン配線から成るワード線に着目したレイアウトを示し、第10図は金属配線から成る相補ビット線及びコモンソース線に着目したレイアウトを示す。第11図には第9図及び第10図の平面レイアウトに対応されるメモリセルの回路接続を示す。第9図及び第10のレイアウトパターンはX−X軸に対して左右対称のパターンを有し、図示の1点鎖線で囲まれた領域を単位領域Puntとし、この領域Puntが繰り返し多数配置されてメモリアレイが形成される。第9図及び第10の1点鎖線で囲まれた領域は第11図の1点鎖線で囲まれた領域に対応される。
第9図において、LはMOSトランジスタのソース・ドレイン・チャンネルが形成される不純物領域としての拡散領域、FGはMOSトランジスタのゲート電極を構成するポリシリコン配線、MLは最下層の金属配線層であるタングステン層、MLCTはタングステン層MLと拡散層Lとを接続するためのコンタクト、RMは拡散層Lとタングステン層MLとを接続して所謂ROMの目を形成するためのコンタクトである。図ではRMが4個図示されているが、実際にはMOSトランジスタM1,M2のソースをコモンソース線csに接続する場合にだけ形成される。第9図においてGm3は分離MOSトランジスタM3を構成するポリシリコンゲート電極である。
第10図においてMLは最下層の金属配線層であるタングステン層、MLCTはタングステン層MLと拡散層Lと接続するためのコンタクト、RMは拡散層Lとタングステン層MLとを接続する所謂ROMの目を形成するためのコンタクトである。MT1は第1層目のアルミニウム配線層(又はCu配線層)、MT2は第2層目のアルミニウム配線層(又はCu配線層)である。V0は前記タングステン層MLを配線層M1に接続するコンタクトであり、MOSトランジスタM1,M2のドレインをビット線blbに、ソースをコモンソース線csに接続するために用いる。ワード線はポリシリコンゲートFGに第2層目アルミニウム配線層(又はCu配線層)MT2が接続されて構成されるが、そのコンタクト部については図示が省略されている。
メモリセルを構成するMOSトランジスタM1,M2はビット線に沿って多数配置され、それらは共通ウェルに形成される。このとき、メモリセの単位領域Punt同士でMOSトランジスタM1とM1(MOSトランジスタM2とM2)が直接隣合う場合には拡散層をその部分で切断して電気的な分離を行なわなければならない。第9図で説明した構造では、そのような拡散層の分断を必要としない。即ち、オフ電位(Vss)がゲート電極Gm3に与えられるダミーMOSトランジスタM3で前記MOSトランジスタM1とM1の間及びMOSトランジスタM2とM2の間を電気的に分離する構造を採用する。メモリセルのMOSトランジスタ間を電気的に分離するのに、拡散層のような半導体領域を分離する構造を採用する場合にはメモリセル間に分離領域を確保しなければならず、その分チップ占有面積が増えてしまう。更に分離領域を情報記憶MOSトランジスタM1(M2)の複数個置きに配置することになる場合には、複数の情報記憶MOSトランジスタM1(M2)の配列に対してワード線ピッチが同一にならない。最小配線ピッチが光の波長よりも短くされるときマスクパターンの作製に位相シフト技術を利用するが、この場合には、パターンに規則性を持たせることがパターン形状の均一化に役立つ。これを考慮すると、情報記憶MOSトランジスタM1,M2のゲート電極のレイアウトピッチが不規則であればそのパターン形状を均一化し難く、素子の微細化即ちパターンの微細化を阻む結果となる。ダミーMOSトランジスタM3を用いる構成では、情報記憶を行なうMOSトランジスタM1(M2)のゲート電極とダミーMOSトランジスタM3のゲート電極Gm3とを構成するポリシリコン層LGを規則的にレイアウトすることが可能であるから、そのパターン形状の均一化に役立つ。
第12図は本発明に係る半導体集積回路を適用したデータ処理システムを例示するブロック図である。同図に示されるデータ処理システムは、特に制限されないが、携帯電話など移動体通信システムとされる。移動体通信システムは、アンテナ30、高周波部(RF)31、アナログフロントエンド部(AFE)32、操作部33及び前記半導体集積回路1によって構成される。この例では半導体集積回路1は、移動体通信のためのプロトコル制御、送受信データに対する符号化復号処理、エラー訂正処理、アナログフロントエンド部32や操作部33との間のインタフェース制御などを行なう。移動体通信システムの動作電源はバッテリ電源34とされ、それ故に低消費電力の要請が強い。半導体集積回路1は前述の如く、オンチップのROM4もCPU2などのロジック回路と同じ低電圧電源で動作され、このとき、低電圧電源によってROM4で顕在化されるサブスレッショルドリークによる無駄な電力消費が低減されるので、半導体集積回路1全体で消費できる電力の多くをCPU2などのロジック回路に割当てることが可能になる。CPU2などのロジック回路で消費可能な電力量という観点においてCPUなどのロジック回路の処理能力を向上させることが可能になる。したがって、低消費電力の要請を満足しつつ高いデータ処理能力を実現することができる。
第13図には前記ROMの別の例が示される。第1図との相違点は一つのメモリマットにおいて前記コモンソース線csを分割した点である。CMOSインバータドライバ21がコモンソース線cs毎に設けられ、夫々別々に駆動制御される。プリチャージとディスチャージの駆動タイミングは第1図の場合と同じである。ロウアドレス信号で選択されるワード線のメモリセルに対応するコモンソース線csをディスチャージ動作させるように、ロウアドレス信号の上位側数ビットのデコード結果を用いて複数のCMOSインバータドライバ21の動作を制御する。その制御信号としてdcs1,dcs2が代表的に図示されている。この構成を採用すれば、一つのメモリマットを大きくして高速、高集積、大容量を企図しようとするとき、更に読み出し動作の高速化が可能になる。細かくマット分割すると、マット毎のカラム選択動作の段数が増えて、高速化とは逆の結果をもたらすことになる。
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
例えば、差動アンプを用いない場合にはビット線は相補であることを要さず、メモリセルは1個のメモリセルトランジスタでよい。また、上記説明ではビット線を電源電圧、コモンソース線を接地電圧にして読み出しを行なう場合に限定されない。スタンバイ時にビット線及びコモンソース線を接地電圧とし、読み出し動作時にビット線を電源電圧にチャージする構成を採用してもよい。
ロジック回路はCPUに代表される第2図で説明の回路モジュールに限定されず、適宜変更可能である。
また、上記説明では、メモリセル20に対するアクセス動作の所定期間TacsでMOSトランジスタM1,M2のソース・ドレイン電極間に電位差を形成し、前記所定期間以外の期間Tstbでは前記MOSトランジスタM1,M2のソース・ドレイン電極間の電位差をゼロとする制御回路は、前記チャージ・ディスチャージドライバ21、遅延素子としてのインバータ25、Ci,cjなどのカラム選択信号を生成するカラムデコーダ14、及びカラムでコーダ14によるカラムアドレスのデコード動作タイミングを決定するタイミングコントローラ16によって構成される。本発明はそれに限定されず、タイミングコントローラ16がワード線選択タイミングを考慮して直接コモンソース線をディスチャージするタイミング信号を生成し、この信号とカラム選択信号との論理積信号などによってチャージ・ディスチャージドライバ21によるディスチャージタイミングを決定してもよい。
産業上の利用可能性
本発明は、不揮発性メモリを有する半導体集積回路、例えばマイクロコンピュータもしくはシステムLSIなどに広く適用することができる。
【図面の簡単な説明】
第1図は本発明に係る半導体集積回路が保有するROMの要部を例示する回路図である。
第2図は本発明に係る半導体集積回路を例示するブロック図である。
第3図はROMの全体的な構成を例示するブロック図である。
第4図はROMの読み出し動作タイミングを例示するタイミングチャートである。
第5図はメモリセルのデータ読み出し電流(Iread)とリーク電流(Ilk)の関係を示す説明図である。
第6図は読み出し時に選択されたメモリセルと非選択のメモリセルの等価回路を例示する説明図である。
第7図は読み出し電流Ireadとオフリーク電流Ilkの特性におけるVcsノード電圧と電流の関係を示す特性図である。
第8図はワード線選択タイミングに対するコモンソース線のディスチャージタイミングを例示するタイミングチャートである。
第9図はポリシリコン配線層に着目したメモリセルの平面レイアウト図である。
第10図は金属配線層に着目したメモリセルの平面レイアウト図である。
第11図は第9図及び第10図の平面レイアウトに対応されるメモリセルの回路接続を示す回路図である。
第12図は本発明に係る半導体集積回路を適用したデータ処理システムを例示するブロック図である。
第13図は本発明に係る半導体集積回路が保有するROMの別の例を要部で示す回路図である。
Claims (31)
- 不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを1個の半導体基板に有する半導体集積回路であって、
前記不揮発性メモリは、ビット線、ワード線、及びメモリセルを有し、
前記メモリセルはゲート電極がワード線に接続されたMOSトランジスタを有し、前記MOSトランジスタの一方のソース・ドレイン電極が電流経路に接続された状態又はフローティングにされた状態に応じて情報記憶が行われており、
前記メモリセルに対するアクセス動作の所定期間で前記MOSトランジスタのソース・ドレイン電極間に電位差を形成し、前記所定期間以外では前記MOSトランジスタのソース・ドレイン電極間の電位差をゼロとする制御回路を有することを特徴とする半導体集積回路。 - 前記MOSトランジスタのソース・ドレイン電極間に電位差を形成するタイミングはワード線選択タイミングと同時又はそれ以降であることを特徴とする請求の範囲第1項記載の半導体集積回路。
- 前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とすることを特徴とする請求の範囲第1項記載の半導体集積回路。
- 前記電流経路への接続状態又はフローティング状態は、ビット線と反対側の一方のソース・ドレイン電極が所定の信号線に接続することの有無により決定されることを特徴とする請求の範囲第1項記載の半導体集積回路。
- 前記ビット線に沿って配置される複数のメモリセルの夫々に含まれるMOSトランジスタは、共通ウェルに形成され、オフ電位がゲート電極に与えられるダミーMOSトランジスタで電気的に分離されることを特徴とする請求の範囲第1項又は第4項記載の半導体集積回路。
- 1個のメモリセルは2個のMOSトランジスタを有し、2個のMOSトランジスタの他方のソース・ドレイン電極は相補ビット線を成す別々のビット線に接続され、2個のMOSトランジスタのゲート電極は共通のワード線に接続されることを特徴とする請求の範囲第4項記載の半導体集積回路。
- 1個のメモリセルは2個のMOSトランジスタを有し、2個のMOSトランジスタの他方のソース・ドレイン電極は相補ビット線を成す別々のビット線に接続され、2個のMOSトランジスタのゲート電極は共通のワード線に接続されることを特徴とする請求の範囲第5項記載の半導体集積回路。
- 前記相補ビット線の電位差を増幅するアンプを有することを特徴とする請求の範囲第6項記載の半導体集積回路。
- 前記相補ビット線の電位差を増幅するアンプを有することを特徴とする請求の範囲第7項記載の半導体集積回路。
- 不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを1個の半導体基板に有する半導体集積回路であって、
前記不揮発性メモリは、メモリセル、ワード線、相補ビット線、及び前記相補ビット線に接続する差動アンプを有し、
前記メモリセルはゲート電極が夫々同じワード線に接続された一対のMOSトランジスタを有し、夫々のMOSトランジスタの一方のソース・ドレイン電極は相補ビット線の対応するビット線に別々に接続され、一方のMOSトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続され、他方のMOSトランジスタの他方のソース・ドレイン電極はフローティング状態にされることを特徴とする半導体集積回路。 - 前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とすることを特徴とする請求の範囲第10項記載の半導体集積回路。
- 不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを1個の半導体基板に有する半導体集積回路であって、
前記不揮発性メモリは、メモリセル、ワード線、相補ビット線、及び前記相補ビット線に接続する差動アンプを有し、
前記メモリセルはゲート電極が夫々同じワード線に接続された一対のMOSトランジスタを有し、一方のMOSトランジスタのソース・ドレイン電極はビット線と所定の電圧が与えられる電圧信号線に接続され、他方のMOSトランジスタのソース・ドレイン電極はビット線又は前記電圧信号線に対してフローティング状態にされ、
前記電圧信号線には、前記メモリセルに対するアクセス動作の所定期間で前記ビット線との間に電位差を形成する電圧が印加され、前記所定期間以外では前記ビット線との間の電位差をゼロとする電圧が印加されることを特徴とする半導体集積回路。 - 前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とすることを特徴とする請求の範囲第12項記載の半導体集積回路。
- 前記アクセス動作の所定期間以外において前記電圧信号線及び相補ビット線は電源電圧にされ、前記所定期間において前記電圧信号線は回路の接地電圧にディスチャージされることを特徴とする請求の範囲第12項記載の半導体集積回路。
- 前記所定期間において前記電圧信号を回路の接地電圧にディスチャージするタイミングはワード線によるメモリセルの選択タイミングと同時又はそれよりも遅いことを特徴とする請求の範囲第14項記載の半導体集積回路。
- 不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを1個の半導体基板に有する半導体集積回路であって、
前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とし、
前記不揮発性メモリは、メモリセル、ワード線、相補ビット線、及び前記相補ビット線に接続する差動アンプを有し、
前記メモリセルはゲート電極が夫々同じワード線に接続された一対のMOSトランジスタを有し、一方のMOSトランジスタのソース・ドレイン電極はビット線と所定の電圧が与えられる電圧信号線に接続され、他方のMOSトランジスタのソース・ドレイン電極はビット線又は前記電圧信号線に対してフローティング状態にされ、
前記ビット線に沿って配置される複数のメモリセルの夫々に含まれる前記MOSトランジスタは共通ウェルに形成され、それらMOSトランジスタはオフ電位がゲート電極に与えられるダミーMOSトランジスタで電気的に分離されることを特徴とする半導体集積回路。 - 不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを1個の半導体基板に有する半導体集積回路であって、
前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とし、
前記不揮発性メモリは、ビット線、ワード線、及びメモリセルを有し、
前記メモリセルはゲート電極がワード線に接続されたMOSトランジスタを有し、前記MOSトランジスタの一方のソース・ドレイン電極が電流経路に接続された状態又はフローティングにされた状態に応じて情報記憶が行われており、
前記電流経路への接続状態又はフローティング状態は、ビット線と反対側の一方のソース・ドレイン電極が所定の信号線に接続することの有無により決定され、
前記ビット線に沿って配置される複数のメモリセルの夫々に含まれるMOSトランジスタは、共通ウェルに形成され、オフ電位がゲート電極に与えられるダミーMOSトランジスタで電気的に分離されることを特徴とする半導体集積回路。 - 不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、相補ビット線と、ワード線と、前記相補ビット線と前記ワード線に接続されたメモリセルと、前記相補ビット線に接続された差動アンプと、を含み、
前記メモリセルは、前記相補ビット線のうちの一方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第1MOSトランジスタと、前記相補ビット線のうちの他方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第2MOSトランジスタとを含み、
前記第1MOSトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続され、
前記第2MOSトランジスタの他方のソース・ドレイン電極はフローティング状態にされることを特徴とする半導体集積回路。 - 不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、相補ビット線と、ワード線と、前記相補ビット線と前記ワード線に接続されたメモリセルと、前記相補ビット線に接続された差動アンプと、を含み、
前記メモリセルは、前記相補ビット線のうちの一方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第1MOSトランジスタと、前記相補ビット線のうちの他方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第2MOSトランジスタとを含み、
前記第1MOSトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続され、
前記電圧信号線には、メモリセルのアクセス動作の所定期間以外において一方のソース・ドレイン電極との間の電位差をゼロにするための電圧が印加されることを特徴とする半導体集積回路。 - 前記メモリセルのアクセス動作の所定期間以外において前記電圧信号線とビット線は電源電圧にされることを特徴とする請求の範囲第19項記載の半導体集積回路。
- 前記メモリセルのアクセス動作の所定期間において前記電圧信号線は回路の接地電圧にディスチャージされることを特徴とする請求の範囲第19項記載の半導体集積回路。
- 前記所定期間において前記電圧信号を回路の接地電圧にディスチャージするタイミングはワード線によるメモリセルの選択タイミングと同時又はそれよりも遅いことを特徴とする請求の範囲第21項記載の半導体集積回路。
- 不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、相補ビット線と、ワード線と、前記相補ビット線と前記ワード線に接続されたメモリセルと、前記相補ビット線に接続された差動アンプと、を含み、
前記メモリセルは、前記相補ビット線のうちの一方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第1MOSトランジスタと、前記相補ビット線のうちの他方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第2MOSトランジスタとを含み、
個々のメモリセルにおいて前記第1MOSトランジスタ又は第2MOSトランジスタの何れか一方のトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続され、
ビット線を共有して隣接する第1MOSトランジスタの夫々の他方のソース・ドレイン電極の間に第3トランジスタが形成され、第3トランジスタはオフ状態に制御されることを特徴とする半導体集積回路。 - 不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、相補ビット線と、第1ワード線と、第2ワード線と、前記相補ビット線と前記第1ワード線に接続された第1メモリセルと、前記相補ビット線と前記第2ワード線に接続された第2メモリセルと、前記相補ビット線に接続された差動アンプと、を含み、
前記第1メモリセルは、所定の電圧が与えられる電圧信号線と前記相補ビット線のうちの一方のビット線との間に接続されるソース・ドレイン経路と前記第1ワード線に接続されたゲート電極とを有する第1MOSトランジスタと、その一方がフローティングとされるソース・ドレイン電極と前記第1ワード線に接続されたゲート電極とを有する第2MOSトランジスタとを含み、
前記第2メモリセルは、前記電圧信号線と前記相補ビット線のうちの前記一方のビット線との間に接続されるソース・ドレイン経路と前記第2ワード線に接続されたゲート電極とを有する第3MOSトランジスタと、その一方がフローティングとされるソース・ドレイン電極と前記第2ワード線に接続されたゲート電極とを有する第4MOSトランジスタとを含み、
前記第1MOSトランジスタのソース・ドレイン電極の一方と前記第3MOSトランジスタのトランジスタのソース・ドレイン電極の一方とに接続されたソース・ドレイン電極を有しオフ状態に制御される第5トランジスタを含み、
前記第2MOSトランジスタのソース・ドレイン電極の一方と前記第4MOSトランジスタのトランジスタのソース・ドレイン電極の一方とに接続されたソース・ドレイン電極を有しオフ状態に制御される第6トランジスタを含むことを特徴とする半導体集積回路。 - 前記第2MOSトランジスタの前記ソース・ドレイン電極の他方は前記相補ビット線の他方に接続され、
前記第4MOSトランジスタの前記ソース・ドレイン電極の他方は前記相補ビット線の他方に接続される請求の範囲第24項記載の半導体集積回路。 - 前記電圧信号線には、前記不揮発性メモリのアクセス動作の所定期間以外において前記第1及び第3MOSトランジスタのソース・ドレイン電極間の電位差を実質的にゼロにするための電圧が印加されることを特徴とする請求の範囲第25項記載の半導体集積回路。
- 前記不揮発性メモリのアクセス動作の第1期間において前記第1MOSトランジスタのソース・ドレイン電極間の電位差及び前記第3MOSトランジスタのソース・ドレイン電極間の電位差を実質的にゼロにし、前記不揮発性メモリのアクセス動作の第2期間において前記第1MOSトランジスタのソース・ドレイン電極間及び前記第3MOSトランジスタのソース・ドレイン電極間に所定の電位差を与える回路を含むことを特徴とする請求の範囲第25項記載の半導体集積回路。
- 前記不揮発性メモリのアクセス動作の第1期間において前記第1MOSトランジスタのソース・ドレイン電極間の電位差及び前記第3MOSトランジスタのソース・ドレイン電極間の電位差を実質的にゼロにし、前記不揮発性メモリのアクセス動作の第2期間において前記第1MOSトランジスタのソース・ドレイン電極間及び前記第3MOSトランジスタのソース・ドレイン電極間に所定の電位差を与える回路を含むことを特徴とする請求の範囲第24項記載の半導体集積回路。
- 不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、ビット線と、第1ワード線と、第2ワード線と、前記ビット線と前記第1ワード線に接続された第1メモリセルと、前記ビット線と前記第2ワード線に接続された第2メモリセルと、前記ビット線に接続されたアンプと、を含み、
前記第1メモリセルは、所定の電圧が与えられる電圧信号線と前記ビット線とに接続されるソース・ドレイン電極と前記第1ワード線に接続されたゲート電極とを有する第1MOSトランジスタを含み、
前記第2メモリセルは、その一方がフローティングとされその他方が前記ビット線に接続されるソース・ドレイン電極と前記第2ワード線に接続されたゲート電極とを有する第2MOSトランジスタを含み、
前記不揮発性メモリのアクセス動作の第1期間において前記第1MOSトランジスタのソース・ドレイン電極間の電位差を実質的にゼロにし、前記不揮発性メモリのアクセス動作の第2期間において前記第1MOSトランジスタのソース・ドレイン電極間に所定の電位差を与える回路を含むことを特徴とする半導体集積回路。 - 前記第1MOSトランジスタのソース・ドレイン電極の一方と前記第2MOSトランジスタのトランジスタのソース・ドレイン電極の一方とに接続されたソース・ドレイン電極を有しオフ状態に制御される第3トランジスタを含むことを特徴とする請求の範囲第29項記載の半導体集積回路。
- 不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、ビット線と、第1ワード線と、第2ワード線と、前記ビット線と前記第1ワード線に接続された第1メモリセルと、前記ビット線と前記第2ワード線に接続された第2メモリセルと、前記ビット線に接続されたアンプと、を含み、
前記第1メモリセルは、所定の電圧が与えられる電圧信号線と前記ビット線とに接続されるソース・ドレイン電極と前記第1ワード線に接続されたゲート電極とを有する第1MOSトランジスタを含み、
前記第2メモリセルは、その一方がフローティングとされその他方が前記ビット線に接続されるソース・ドレイン電極と前記第2ワード線に接続されたゲート電極とを有する第2MOSトランジスタを含み、
前記第1MOSトランジスタのソース・ドレイン電極の一方と前記第2MOSトランジスタのトランジスタのソース・ドレイン電極の一方とに接続されたソース・ドレイン電極を有しオフ状態に制御される第3トランジスタを含むことを特徴とする半導体集積回路。
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