JPS62249478A

JPS62249478A - 半導体記憶装置

Info

Publication number: JPS62249478A
Application number: JP61092180A
Authority: JP
Inventors: Kikuo Sakai; 酒井　菊雄; Takashi Shibata; 柴田　隆嗣; Isamu Kobayashi; 勇小林; Hisahiro Moriuchi; 久裕森内; Shinko Ogata; 尾方　真弘
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1986-04-23
Filing date: 1986-04-23
Publication date: 1987-10-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
イオン打ち込み法によって書き込みが行われるマスク型
ＲＯＭ　（リード・オンリー・メモリ）に利用して有効
な技術に関するものである。

〔従来の技術〕

ワード線とデータ線との交叉点に記憶情報に従って記憶
用ＭＯＳＦＥＴを形成する横型マスク型ＲＯＭが公知で
ある（例えば、産報出版ｎｉｌ、１９７７年９月３０日
付ｒｌｃメモリの使い方Ｊ新田松雄、大表良−共著、頁
７３〜頁７６参照）。

このマスク型ＲＯＭにあっては、ワード線とデータ線と
の交叉点にＭＯＳＦＥＴのゲート絶縁膜を厚く形成して
正常に動作しないＭＯＳ　Ｆ　ＥＴかあるいはゲート絶
縁膜を薄く形成して正常に動作するＭＯＳ　Ｆ　ＥＴを
形成することによって、記憶情報を書き込むものである
。

〔発明が解決しようとする問題点〕

本願発明者等は、イオン打ち込み法によってＭＯＳＦＥ
Ｔのチャンネル領域表面に、アルミニュウムのデータ線
を形成後に、その基板ゲートと同導電型の不純物を導入
することによって、大きなしきい値電圧を持つような記
憶ＭＯＳＦＥＴを形成することによって書き込みを行う
マスク型ＲＯＭを開発した。この場合、半導体集積回路
のはｙ゛Ｒ８％工程において、上記イオン打ち込み法に
より書き込みを行うことができる。これによって、半導
体集積回路の製造工程の共通化が図れるので製造効率の
向上を図ることができる。

しかし、約１Ｍビット又は２Ｍビットのような大記憶容
量化されたマスク型ＲＯＭにおいては、非選択状ｃ、（
スタンバイ状態）での記憶用ＭＯＳＦＥＴのドレインリ
ーク電流による消費電流が無視できなくなる。特に、上
記のように、イオン打ち込み法による書き込みが行われ
る記憶用ＭＯＳＦＥＴにおいては、アルミニュウム等比
較的低い温度の融点を持つ金属が形成されているため、
上記融点以上の高温処理を必要とするソース、ドレイン
のアニールが完全には行えない。したがって、記ｊｌｌ
用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのドレイン領域の結晶欠陥等に
より上記リーク電流が比較的大きくされるため、上記非
選択状態における消費電流が比較的大きくなってしまう
。

この発明の目的は、低消費電力化を実現した半導体記憶
装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、記憶清報に従って比較的高いしきい値電圧か
又は比較的低いしきい値電圧かを持つようにされた記憶
素子をデータ線とワード線との交点にマトリックス配置
して、選択されるデータ線が属するメモリアレイ又は上
記メモリアレイを分割して構成されるメモリブロックを
単位として、上記データ線に設けられるＭＯＳＦＥＴを
動作状態としてバイアス電圧を供給するものである。

〔作　用〕

上記した手段によれば、選択されたデータ線が属するメ
モリアレイ又はメモリブロックの単位で、データ線に所
定のバイアス電圧を供給するＭＯ３ＦＦ、Ｔを動作状態
にさせて読み出し動作を行うものであり、非選択状態で
は全てのデータ線をハイインピーダンス状態にできるか
ら、読み出し動作時及び非選択状態での低消費電力化を
実現できる。

〔実施例〕

第１図には、この発明が適用されたマスク型ＲＯＭの一
実施例の主要ブロック図が示されている。

同図において、メモリアレイと去の選択回路を構成する
デコーダ及びセンスアンプのみが示され、アドレスバッ
ファ、データ出力回路及びタイミング制御回路及びこれ
ら各回路ブロック間の信号線は、本発明と直接関係がな
いので省略されている。

特に制限されないが、メモリアレイは、ＭＯないしＭ３
のように４つからなり、各メモリアレイＭＯないしＭ３
は、それぞれ点線で示すように８つのメモリブロックＢ
ＯないしＢ７から構成される。上記メモリアレイＭＯと
Ｍｌ及びＭ２とＭ３との間に、それぞれＸデコーダＸＤ
ＣＲＯ及びＸＤＣＲ１が配置される。

同図において、メモリアレイＭＯないしＭ３は、それぞ
れ後述するようなＹゲート回路（カラム選択回路）を含
んでいる。メモリアレイＭＯないしＭ３において、上記
Ｙゲート回路によりそれぞれ選択されたデータ線からの
読み出し信号は、一対のセンスアンプＳＡＯ，ＳＡＩな
いしＳＡ６．ＳＡ７によりそれぞれ増幅される。

上記各メモリアレイＭＯないしＭ３のＹゲート回路には
、それぞれＹデコーダ回路ＹＤＣＲＯないしＹＤＣＲ３
により形成される選択信号が供給される。

特に制限されないが、上記Ｘデコーダ回路ＸＤＣＲＯと
ＸＤＣＲｌにより、メモリアレイＭＯとＭｌ及びＭ２と
Ｍ３のそれぞれ１つのワード線の選択動作が行われる。

また、上記Ｙデコーダ回路ＹＤＣＲＯないしＹＤＣＲ３
により、メモリアレイＭＯないしＭ３に対してそれぞれ
センスアンプＳＡＯ，ＳＡＩないしＳＡ６．ＳＡ７に対
応して一対のデータ線の選択信号が形成される。これに
より、上記各メモリアレイＭＯないしＭ３から、それぞ
れ２ビツトつづの読み出し信号が得られるから、合計で
８ビツトの単位での読み出し動作が行われる。

この実施例では、非選択状態及び読み出し状態での低消
費電力化を図るため、メモリアレイＭＯないしＭ３は、
同図に点線で示すようにそれぞれメモリブロックＢＯな
いしＢ７に対応されて分割される負荷回路ＬＯないしＬ
７を含んでいる。これらの負荷回路ＬＯないしＬ７は、
プリデコード回路ＰＤにより形成された選択信号ＳＢＯ
ないしＳＢ７により、必要な動作電圧が供給される。す
なわち、各メモリアレイＭＯないしＭ３において、それ
ぞれ８つに分割されてなるメモリブロックＢＯないしＢ
７のうち、それぞれ選択されるデータ線が属する１つの
メモリブロックに対応した１つの負荷回路が、上記選択
信号ＳＢＯないしＳＢ７により択一的に動作状態にされ
る。

第２図には、上記第１図に示した１つのメモリブロック
ＢＯの一実施例を示す回路図が示されている。同図の各
回路素子は、特に制限されないが、公知のＣＭＯ３回路
の製造技術によって、単結晶シリコンのような１個の半
δ体基板上において形成される。特に制限されないが、
集積回路は、単結晶Ｐ型シリコンからなる半シ体基板に
形成される。ＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔは、か
かる半導体基板表面に形成されたソース領域、ドレイン
領域及びソース領域とドレイン領域との間の半導体基板
（チャンネル領域）表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコニ／からなるようなゲート７
４ｍから構成される。Ｐチャンネル間Ｏ３ＦＥＴは、上
記半導体基板表面に形成されたＮ型ウェル領域に形成さ
れる。これによって、半導体基板は、その上に形成され
た複数のＮチャンネルＭＯ５ＦＥＴの共通の基板ゲート
を構成する。

Ｎ型ウェル領域は、その上に形成されたＰチャンネル領
域　Ｓ　Ｆ　ＥＴの基板ゲートを構成する。

メモリブロックＢＯは、例示的に示されている横方向に
配置された複数のワード線ＷＯ−Ｗｎと、縦方向に配置
された複数のデータ線（ビット線又はディシソＩ−線）
ＤＯＯ〜Ｄ０１等との交叉点に記憶用Ｍ　ＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ　ｍが形成される。

この実施例では、記憶素子の高密度化と読み出し動作時
の低消費電力化のために、特に制限されないが、一対の
データ８１００．０１０との間に、それらと並行に走る
共通ソース線Ｃ８Ｏが設けられる。共通ソース′Ｉａｃ
ｓｏは、それに対応された上記一対のデータ線ＤＯ０，
０１０に、そのドレインが接続された記憶用ＭＯＳＦＥ
ＴＱｍのソースがそれぞれ共通接続される。また、上記
データ線ＤＩＯは、隣りの共通ソース線Ｃ８１に、その
ソースが結合された記憶用ＭＯＳＦＥＴのドレインが共
通に接続される。上記共通ソース線Ｃ３Ｉに対応された
他の記憶用ＭＯＳ　Ｆ　ＥＴのドレインは、データ’ｉ
＝Ｉ　Ｄ　Ｏ１に接続される。このデータ線Ｄ１０には
、その隣りに設けられた共通ソース線Ｃ３２に、そのソ
ースが結合された記憶用ＭＯＳＦＥＴのドレインが共通
に結合される。

このように、′データ線と共通ソース線は交互に配置さ
れ、端部のデータ線ＤＯＯを除いて、異なるＹアドレス
が割り当てられた記憶用ＭＯＳＦＥＴのドレインに共通
に接Ｖｔされる。

すなわち、データ線ＤＯＯは、Ｙケート回路（カラムス
イッチ）を構成するＭＯＳＦＥＴＱ５を介して共通デー
タ線ＣＤＯに結合される。それに対応された共通ソース
ｙＡｃ　ｓ　、ｏは、スイッチＭＯＳＦＥＴＱ６を介し
て回路の接地這位点に結合される。また、上記共通ソー
ス線Ｃ３Ｏに対応された他のデータＨａＤ１０は、Ｙゲ
ート回路を構成するＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　７を介
して共通データ線ＣＤＩに結合される。これらのスーイ
ッチＭＯＳ　Ｆ　ＥＴＱ５〜Ｑ７のゲートには、前記Ｙ
デコーダＹＤＣＲＯにより形成された選択信号ＹＯが共
通に供給される。

上記データ＞１Ｄｔｏは、また他のＹアドレス（Ｙ２）
が割り当てられたＹゲート回路を構成するＭＯＳＦＥＴ
Ｑ８を介して共通データ線ＣＤＩに結合される。上記デ
ータ５５１Ｄ１０の右隣りに配置された共通ソース線Ｃ
５Ｉは、スイッチＭＯＳＦＥＴＱ９を介して回路の接地
電位点に結合される。この共通ソース線Ｃ３１の右隣り
に配置されたデータ線ＤＯＩは、Ｙゲート回路を構成す
るＭＯＳＦＥＴＱＩＯを介して共通データ線ＣＤＯに結
合される。これらのＭＯＳＦＥＴＱ８〜ＱＩＯのゲート
には、上記ＹデコーダＹＤＣＲＯにより形成された選択
信号Ｙ１が供給される。以下、同様なパターンの操り；
ヌしにより、データ線、共通データ線及びスイッチＭＯ
Ｓ　Ｆ　ＥＴが形成される。

同じ行に配置された記憶用ＭＯＳＦＥＴのゲートは、そ
れに対応されたワード線Ｗ　Ｏ−Ｗ　ｎにそれぞれ結合
される。ワード線ＷＯ〜Ｗｎは、前記ＸデコーダＸＤＣ
ＲＯにより形成された選択信号が供給される。

例えば、選択信号ＹＯがハイレベルにされると、スイ・
ンチＭＯＳ　Ｆ　ＥＴＱ　５〜Ｑ７がオン状態にされる
ため、データ線ＤＯＯとＤＩＯに結合された２つの記憶
用ＭＯＳ　Ｆ　ＥＴの記憶情報が共通データ線ＣＤＯ，
ＣＤＩに読み出される。このとき、選択されたワード線
に結合された池のデータ線に結合された記憶用ＭＯ’５
ＦＥＴは、それに対応された共通ソース線に設けられろ
スイン′５−Ｍ０８ＦＥＴがオフ状態にされる結果、記
憶用Ｍ　ＯＳ　Ｆ　ＥＴを通して電流が流れなくされる
。このような共通ソース線の選択動作によって、上記選
択されたデータ線ＤＩＯと共通ソース線Ｃ３ｉとの間に
設けられた記憶用人（ＯＳ　Ｆ　ＥＴも非動作状態にさ
れる。このため、データ線ＤｉＯは、共通ソース線Ｃ３
Ｏとの間に設けられた記憶用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの記
憶情報に従った電位にされる。

また、選択信号Ｙ１がハイレベルにされたなら、スイッ
チＭＯＳＦＥＴＱ８〜ＱＩＯがオン状態にされるため、
データ′！ｉ、Ｄ１０とＤＯＩに結合された２つの記憶
用ＭＯ３ＦＥ’ｒの記憶情報が共通データ線ｃ　Ｄ　１
　、　　ＣＤ　Ｏに読み出される。このとき、上記同様
に上記選択されたデータ４％Ｄ１０と共通ソース線ｃ　
ｓ　ｏ及びデータ線Ｄ０１と共通ソース線Ｃ３２との間
に設けられた記憶用ＭＯＳ　Ｆ　ＥＴは、それに対応さ
れたスイッチＭＯＳＦＥＴＱ６及びＱｌｌがオフ状態に
されるため非動作状態にされる。このため、データ線Ｄ
ＩＯとＤＯＩは、それぞれ共通ソーズ線Ｃ３Ｉとの間に
設けろれた２つの記憶用ＭＯ３ＦＥ’Ｔ’の記憶情報に
従った電位にされる。

上記のようなメモリアレイ　（メモリブロック）１本の
ワード線に多数の記憶用ＭＯＳＦＥＴが結合されている
にもかかわらず、データ線が選択された記憶用ＭＯＳＦ
ＥＴにしかその記憶情報に従った電流しか流れないため
、低消費電力化を図ることができる。また、共通ソース
線のＹアドレスに従った選択動作により、データ線に異
なるＹアドレスが割り当てられた記憶用ＭＯＳ　Ｆ　Ｅ
Ｔが結合できるから、記憶用ＭＯＳ　Ｆ　ＥＴを高密度
で配置することができる。

この実施例では、読み出し動作における非選択のメモリ
ブロックの記憶用ＭＯＳＦＥＴＱｍ等及び非選択状態で
の記憶用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍ等のドレインリ
ーク電流による消費電流の増大を防止するために、上記
各データＴｊｌＡＤＯＯ〜Ｄ１０等及び共通ソース線Ｃ
８Ｏ〜Ｃ３２等に設けられる負荷回路ＬＯは、所定のバ
イアス電圧■Ｓを受けるＭＯＳＦＥＴＱＩ　２ないしＣ
１８等から構成される。

これらのＭＯＳＦＥＴＱＩ　２ないしＣ１８等のドレイ
ンは、前記プリデコーダＰＤにより形成されるメモリブ
ロック選択信号ＳＢＯと内部チップ選択信号Ｃ８とを受
けるＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦ
ＥＴとからなる公知のＣＭＯＳナンド（ＮＡ、ＮＤ）ゲ
ート回路ＧＯとＣＭＯＳインバータ回路ＮＯを介して電
源供給が行われろ。

第２図のマスク型ＲＯＭの構造を、第３図及び第４図に
示す。第４図は第３図のＡ−Ａ切断線に沿う断面図であ
る。第３図において、図面を筒路にするために、絶縁膜
２．９及び１５は省略している。

第２図のマスク型ＲＯＭの１つのメモリセルは、、・−
スＳＭＭあるいはドレイン領域として用いられる一対の
ｎ゛型半導体領域１、ゲート絶縁膜（ＳｉＯ□）２及び
ゲート電極３を備えた１つのＭＯＳＦＥＴＱｍを用いて
構成される。半導体領域１は、ｐ−型シリコン単結晶半
導体基板４の表面に設けられている。隣接するＭＯＳＦ
ＥＴＱｍはの間はフィールド絶縁膜５で電気的に分離し
である。

ゲート電極３は、フィールド絶縁膜５上を延在してワー
ド線Ｗを構成している。ゲート電極３　（及びワード線
Ｗ）は、多結晶シリコン層３Ａとその上部に設けたモリ
ブデンシリサイドｌｆｉ　３　Ｂとで構成されるポリサ
イド構造う有する。７はアルミニュウムからなる感電層
であり、データ線り又は共通ソース線Ｃ３として用いら
れ、眉間絶縁膜９に形成されたコンタクトホール８を通
して、半導体領域１に接続される。絶縁膜９は例えばフ
ォスフオシリケードガラス膜からなる。４つのメモリセ
ルに共通のドレインとされた領域１に対して、データ線
りが接続される。４つのメモリセルに共通のソースとさ
れた領域１に対して、共通ソース線Ｃ８が接続される。

ゲート電極３を通したイオン打ち込みを行うため、ゲー
ト電極３上にはアルミニュウム層７が存在しない。開口
１３は、その下部のＭＯ５ＦＥＴＱｍに不純物、例えば
ｐ型不純物であるボロンを導入するため、層間！１！ｌ
縁膜９を一部エッチングにより除去して形成する。導入
された不純物をアニールにより活性化してｐ型半導体領
域１４が形成される。ｐ型不純物が導入されたＭＯＳＦ
ＥＴＱｍのしきい値電圧は、他のＭＯＳＦＥＴＱｍのし
きい値電圧より高くなる。１５は保護膜であり、半導体
基板４の上部を覆うように形成される。

上記記憶用ＭＯ５ＦＥＴＱｍは、記憶情仰に従って異な
るしきい値電圧を持つようにされる。特に制限されない
が、論理“１”の書き込みが行われる記憶用ＭＯＳ　Ｆ
　ＥＴは、開口１３を通しての（開口１３形成のための
レジストマスクを残した状態での）選択的なイオン打ち
込み技術によって、そのゲート電極３下の半導体基板（
チャンネル領域）４に、その半導体基板と同じ導電型の
不純物（ボロン）が導入されることにより、比較的高い
しきい値電圧を持つようにされる。このようなイオン打
ち込み技術による書き込み工程は、半導体ウェハ上に形
成される半導体集積回路のぼり最終工程、例えば、アル
ミニュウム層７からなるデータｖＡＤ又は共通ソース線
Ｃ８形成後のメモリセルであるＭＯＳＦＥＴＱｍのゲー
ト電極３を通してのイオン打ち込み工程により実施され
る。このため、記憶用ＭＯＳＦＥＴＱｍのアニールが完
全に施されない（約４５０℃以下の低温で行われる）た
め、上記イオン打ち込みによる結晶欠陥が回復しない。

このため、そのＰＮ接合でのリーク電流が比較的大きく
されるとともに、ドレイン耐圧が比較的低くされる。

したがって、上記負荷ＭＯＳＦＥＴＱＩ　２ないしＱ１
８等のゲートには、約３ｖ程度の比較的低い電圧にされ
たバイアス電圧ｖＳが供給される。

これにより、上記メモリブロックＢＯが選択された場合
において、各データ線及び共通ソース線には上記バイア
ス電圧ＶＳからＭＯＳＦＥＴＱ１２等のしきい値電圧を
差し引いた約２ｖのような比較的低いバイアス電圧が供
給されるものとなる。

上記記憶用ＭＯＳ　Ｆ　ＥＴの読み出し動作において、
例えばメモリブロックＢＯに設けられた一対のデータ線
の読み出しを行うとき、他のメモリブロックＢ１ないし
Ｂ７においては、それに対応した負荷ＭＯＳ　Ｆ　ＥＴ
からバイアス電圧の供給が行われないから、上記のよう
なドレインリーク電流による消費電力の増加を防止でき
る。

また、上記のようにメモリアレイＭＯないしＭ３のそれ
ぞれをメモリブロックＢＯないしＢ７のように分割して
、各メモリアレイＭＯないしＭ３のそれぞれから１個の
メモリブロックからの読み出しを行うようにすることに
よって、センスアンプの数を減らすことができる。すな
わち、メモリアレイＭＯないしＭ３毎に、それぞれ合計
８ビツトの読み出し信号を得る場合には、それぞれに８
個のセンスアンプを設けることが必要になる。また、上
記のようにメモリブロック毎に負荷回路を設けた場合に
は、動作開始時の電流集中を分散させることができる。

すなわち、上述のようにメモリアレイ毎の負荷回路を設
けると、メモリアレイＭＯないしＭ３のうち、選択され
た１つのメモリアレイの電源配線に多数の負荷ＭＯＳＦ
ＥＴの動作開始による電流集中が生じてしまう。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、＋ｌ）読み出し動作において、選択されたデータ線が属
するメモリブロックを単位として、それに設けられる負
荷ＭＯＳＦＥＴのみを動作状態にすることによって、他
のメモリブロックにおいては、それに対応した負荷ＭＯ
ＳＦＥＴからバイアス電圧の供給が行われないから、記
憶用ＭＯＳ　Ｆ　ＥＴのドレインリーク電流による消費
電力の増加を防止できる。また、非選択状態においては
、データ線又はデータ線と共通ソース線から記憶用ＭＯ
ＳＦＥＴのドレイン、ソースと基板間に流れるリーク電
流の発生を防止することができる。これによって、大記
憶容量化を図った場合でも低消費推力化を図ることがで
きるという効果が得られる。

（２）複数のメモリアレイをそれぞれ複数のメモリブロ
ックに分割して、それぞれから１つのメモリブロックを
選択することにより、センスアンプの数を減らすことが
できるという効果が得られる。

（３）データ線と平行に走るよう構成される記憶用ＭＯ
ＳＦＥＴの共通ソース線をＹ（カラム）選択信号によっ
て選択的に接地することにより、非選択の記憶用ＭＯＳ
　Ｆ　ＥＴに電流を流れなくできるから選択されたメモ
リブロックにおける低消費電力化を図ることができると
いう効果が得られる。

（４）上記（３）により、共通ソース線に選択機能を持
たせることができるから、データ線に異なるＹアドレス
が割り当てられる記憶用ＭＯＳＦＥＴを共通に接続する
ことができる。これによって、データ線の数を減らすこ
とができるから、記憶用ＭＯＳＦＥＴを高密度に形成す
ることができるという効果が得られる。

（５）上記（１）により、読み出し動作及び非選択状態
での記憶用ＭＯＳ　Ｆ　ＥＴのドレインリーク電流の発
生を防止できるから、半導体ウェハ上に形成される半導
体記憶装置の最終工程において、イオン打ち込み技術に
よる書き込みを行うマスク型ＲＯＭの大記憶容量化を図
ることができるという効果が得られる。

以上本発明を実施例に基づき具体的に説明したが、この
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。例えば、第２図において、負荷ＭＯＳＦＥＴＱ
１２ないしＱ１８等は、ディプレフジョン型ＭＯＳ　Ｆ
　ＥＴを用いるものであってもよい。この場合、上記デ
ィプレッション型ＭＯＳ　Ｆ　ＥＴのゲートに回路の接
地電位を供給して、そのしきい値電圧を利用してデータ
線及び共通ソース線の電位を約２ｖのような電位にバイ
アスさせることができる。このようなディプレッション
型ＭＯ５ＦＥＴを用いた場合には、前記バイアス電圧Ｖ
Ｓを発生させる定電圧回路が不要となることの他、その
しきい値電圧（データ線及び共通ソース線のバイアス電
圧）のプロセスバラツキを±０．２■のような高精度で
設定できる。

また、第１図又は第２図において、メモリブロックから
１ビツトの単位での読み出しを行う場合、一対のセンス
アンプをＹアドレス信号に従って選択的に動作させ、共
通のデータ出カバソファから出力させるものとしてもよ
い。また、メモリアレイ　（メモリブロック）の構成は
、記憶用ＭＯＳＦＥＴは、そのソースが直接回路の接地
電位に接続されるものであってもよい。この場合には、
記憶用ＭＯＳ　Ｆ　ＥＴのドレインは、それぞれ独立し
た１つのデータ線に結合される。また、複数のメモリア
レイの中から１つのメモリアレイに配置される複数のデ
ータ線を選択するようにして、メモリアレイ毎に設けら
れる負荷回路をそれに応じて動作状態にするものであっ
てもよい。

さらに、記憶用ＭＯＳ　Ｆ　ＥＴに対する書き込み方法
は何であってもよい。例えば、記憶用ＭＯ５ＦＥＴとし
てＦＡＭＯ３（フローティングゲート・アバランシェイ
ンジェクションＭＯＳＦＥＴ）等を用いて、その書き込
みを電気的に行うものであってもよい。

この発明は、マスク型ＲＯＭ、ＥＰＲＯＭ　（イレーザ
プル・プログラマブル・リード・オンリー・メモリ）等
のように記憶情報に従って異なる２つのしきい値電圧を
持つようにされた記憶素子からなる半導体記憶Ｈに広く
利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、選択されたデータ線が属するメモリブロッ
クを単位として、それに設けられる負荷ＭＯＳ　Ｆ　Ｅ
Ｔのみを動作状態にすることによって、他のメモリブロ
ックにおいては、読み出し動作のときでもそれに対応し
た負荷ＭＯＳＦＥＴからバイアス電圧の供給が行われな
いから、記憶用ＭＯＳ　Ｆ　ＥＴのドレインリーク電流
による消費電力の増加を防止でき、非選択状Ｂ（スタン
バイ状態）においては、データ線又はデータ線と共通ソ
ース線から記憶用ＭＯＳＦＥＴのドレイン、ソースと基
板間に流れるリーク電流の発生を防止する、二とができ
る。

【図面の簡単な説明】

第１図は、この発明が適用されたマスク型ＲＯＭの要部
一実施例を示す要部ブロック図、第２図は、そのメモリ
ブロックの一実施例を示す回路図、第３図は、第２図のマスク型ＲＯＭのメモリセルの平面
図、第４図は、第２図のマスク型ＲＯＭのメモリセルの断面
図である。

Claims

【特許請求の範囲】１、記憶情報に従って比較的高いしきい値電圧か又は比
較的低いしきい値電圧かを持つようにされた記憶素子が
データ線とワード線との交点にマトリックス配置されて
なる複数のメモリアレイを含み、アドレス信号を解読し
て形成される信号に基づいて、選択されるデータ線が属
する１つのメモリアレイ又は上記メモリアレイが分割さ
れて構成されるメモリブロックの単位で、データ線又は
データ線と共通ソース線に所定のバイアス電圧を供給す
る負荷ＭＯＳＦＥＴを動作状態にさせることを特徴とす
る半導体記憶装置。２、上記記憶素子は、メモリセルであるＭＯＳＦＥＴの
ゲート電極を通したイオン打ち込み法によりそのチャン
ネル領域に不純物が選択的に導入されることにより、他
のメモリセルと異なるしきい値電圧を持つようにされる
ものであることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。