JPH0661458A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0661458A JPH0661458A JP20833792A JP20833792A JPH0661458A JP H0661458 A JPH0661458 A JP H0661458A JP 20833792 A JP20833792 A JP 20833792A JP 20833792 A JP20833792 A JP 20833792A JP H0661458 A JPH0661458 A JP H0661458A
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Abstract
(57)【要約】
【目的】 読出し速度の短縮された不揮発性メモリを提
供する。 【構成】 メモリセルＡ0 〜Ａ7 、Ｂ0 〜Ｂ7 のソー
ス、ドレインは、第１データ線である半導体基板１内の
ｎ+ 埋込み層ｄ0 〜ｄ8 に接続され、ｎ+ 埋込み層ｄ0
〜ｄ8 は、トランスファＭＩＳＦＥＴＴ0 〜Ｔ8 を介し
て第２データ線Ｄ0〜Ｄ4 に接続されている。トランス
ファＭＩＳＦＥＴＴ0 〜Ｔ8 のゲートは、メモリセルＡ
0 〜Ａ7 、Ｂ0 〜Ｂ7 のフローティングゲートと同一層
の多結晶シリコンで構成され、かつその寄生抵抗を低減
するため、多結晶シリコンよりも低抵抗のＡｌ配線２０
により８ｂｉｔ毎にシャントされている。
供する。 【構成】 メモリセルＡ0 〜Ａ7 、Ｂ0 〜Ｂ7 のソー
ス、ドレインは、第１データ線である半導体基板１内の
ｎ+ 埋込み層ｄ0 〜ｄ8 に接続され、ｎ+ 埋込み層ｄ0
〜ｄ8 は、トランスファＭＩＳＦＥＴＴ0 〜Ｔ8 を介し
て第２データ線Ｄ0〜Ｄ4 に接続されている。トランス
ファＭＩＳＦＥＴＴ0 〜Ｔ8 のゲートは、メモリセルＡ
0 〜Ａ7 、Ｂ0 〜Ｂ7 のフローティングゲートと同一層
の多結晶シリコンで構成され、かつその寄生抵抗を低減
するため、多結晶シリコンよりも低抵抗のＡｌ配線２０
により８ｂｉｔ毎にシャントされている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、電気的に書込み／消去
可能な不揮発性メモリを有する半導体集積回路装置に適
用して有効な技術に関する。
よびその製造技術に関し、特に、電気的に書込み／消去
可能な不揮発性メモリを有する半導体集積回路装置に適
用して有効な技術に関する。
【０００２】
【従来の技術】この種の不揮発性メモリを有する半導体
集積回路装置の一例として、第１ゲート絶縁膜、フロー
ティングゲート、第２ゲート絶縁膜およびコントロール
ゲートを有するＭＩＳＦＥＴで構成された不揮発性メモ
リの複数をマトリクス状に配置したメモリアレイを有
し、このメモリアレイを１本以上のワード線からなる複
数のブロックに分割してアクセスタイムの短縮や信頼性
の向上を図ったものが知られている。
集積回路装置の一例として、第１ゲート絶縁膜、フロー
ティングゲート、第２ゲート絶縁膜およびコントロール
ゲートを有するＭＩＳＦＥＴで構成された不揮発性メモ
リの複数をマトリクス状に配置したメモリアレイを有
し、このメモリアレイを１本以上のワード線からなる複
数のブロックに分割してアクセスタイムの短縮や信頼性
の向上を図ったものが知られている。
【０００３】上記メモリアレイの各ブロック内におい
て、不揮発性メモリのソース、ドレインは、例えば半導
体基板内に埋込み層として形成された第１データ線に接
続され、この第１データ線は、トランスファＭＩＳＦＥ
Ｔを介してＡｌ系の導電材料からなる第２データ線に接
続されている。そして、メモリアレイの各ブロックの選
択は、このトランスファＭＩＳＦＥＴのＯＮ／ＯＦＦに
より行われる。
て、不揮発性メモリのソース、ドレインは、例えば半導
体基板内に埋込み層として形成された第１データ線に接
続され、この第１データ線は、トランスファＭＩＳＦＥ
Ｔを介してＡｌ系の導電材料からなる第２データ線に接
続されている。そして、メモリアレイの各ブロックの選
択は、このトランスファＭＩＳＦＥＴのＯＮ／ＯＦＦに
より行われる。
【０００４】なお、メモリアレイを複数のブロックに分
割した不揮発性メモリについては、特開平２−２４１０
６０号公報、特開平３−１４２７２号公報、特開平３−
２５０４９５号公報などに記載がある。
割した不揮発性メモリについては、特開平２−２４１０
６０号公報、特開平３−１４２７２号公報、特開平３−
２５０４９５号公報などに記載がある。
【０００５】また、上記の構成を備えた不揮発性メモリ
の製造方法として、第１データ線である埋込み層の形成
後に不揮発性メモリのフローティングゲートを形成する
方法（第１方法）と、フローティングゲートに対して自
己整合的に埋め込み層を形成する方法（第２方法）とが
知られている。
の製造方法として、第１データ線である埋込み層の形成
後に不揮発性メモリのフローティングゲートを形成する
方法（第１方法）と、フローティングゲートに対して自
己整合的に埋め込み層を形成する方法（第２方法）とが
知られている。
【０００６】上記第１方法では、まず半導体基板上に形
成した窒化シリコン膜をストライプ状にパターニング
し、この窒化シリコン膜が除去された領域を第１領域、
窒化シリコンが残った領域を第２領域とする。続いて、
第２領域上の窒化シリコン膜をマスクにして第１領域の
半導体基板にこの基板と逆導電型の不純物をイオン注入
することにより、埋込み層（第１データ線）を形成す
る。
成した窒化シリコン膜をストライプ状にパターニング
し、この窒化シリコン膜が除去された領域を第１領域、
窒化シリコンが残った領域を第２領域とする。続いて、
第２領域上の窒化シリコン膜をマスクにして第１領域の
半導体基板にこの基板と逆導電型の不純物をイオン注入
することにより、埋込み層（第１データ線）を形成す
る。
【０００７】次に、上記埋込み層の上部に素子分離用の
厚い酸化シリコン膜（フィールド絶縁膜）を形成した
後、第２領域の窒化シリコン膜を除去し、そこに薄い酸
化シリコン膜からなる第１ゲート絶縁膜を形成する。続
いて、上記第１ゲート絶縁膜上に多結晶シリコン膜から
なるフローティングゲートを形成した後、その上部に第
２ゲート絶縁膜（通常、酸化シリコン膜／窒化シリコン
膜／酸化シリコン膜の３層膜で構成される）およびポリ
サイド膜からなるコントロールゲートを順次形成する。
厚い酸化シリコン膜（フィールド絶縁膜）を形成した
後、第２領域の窒化シリコン膜を除去し、そこに薄い酸
化シリコン膜からなる第１ゲート絶縁膜を形成する。続
いて、上記第１ゲート絶縁膜上に多結晶シリコン膜から
なるフローティングゲートを形成した後、その上部に第
２ゲート絶縁膜（通常、酸化シリコン膜／窒化シリコン
膜／酸化シリコン膜の３層膜で構成される）およびポリ
サイド膜からなるコントロールゲートを順次形成する。
【０００８】これに対し、第２方法では、まず素子分離
用の厚い酸化シリコン膜を形成した半導体基板上に酸化
シリコン膜からなる第１ゲート絶縁膜を形成した後、そ
の上部にフローティングゲート用の多結晶シリコン膜お
よび第２ゲート絶縁膜（酸化シリコン膜／窒化シリコン
膜／酸化シリコン膜）を順次形成する。
用の厚い酸化シリコン膜を形成した半導体基板上に酸化
シリコン膜からなる第１ゲート絶縁膜を形成した後、そ
の上部にフローティングゲート用の多結晶シリコン膜お
よび第２ゲート絶縁膜（酸化シリコン膜／窒化シリコン
膜／酸化シリコン膜）を順次形成する。
【０００９】次に、上記多結晶シリコン膜および第２ゲ
ート絶縁膜をストライプ状にパターニングし、これらの
膜が除去された領域を第１領域、これらの膜が残った領
域を第２領域とする。続いて、上記第２ゲート絶縁膜を
マスクにして第１領域の半導体基板にこの基板と逆導電
型の不純物をイオン注入して埋め込み層（第１データ
線）を形成した後、第２ゲート絶縁膜上にポリサイド膜
からなるコントロールートを形成する。
ート絶縁膜をストライプ状にパターニングし、これらの
膜が除去された領域を第１領域、これらの膜が残った領
域を第２領域とする。続いて、上記第２ゲート絶縁膜を
マスクにして第１領域の半導体基板にこの基板と逆導電
型の不純物をイオン注入して埋め込み層（第１データ
線）を形成した後、第２ゲート絶縁膜上にポリサイド膜
からなるコントロールートを形成する。
【００１０】
【発明が解決しようとする課題】本発明者は、前記第１
方法または第２方法において、トランスファＭＩＳＦＥ
Ｔのゲートをフローティングゲートと同一層の多結晶シ
リコン膜またはコントロールゲートと同一層のポリサイ
ド膜で形成した場合には、不揮発性メモリの読出し速度
がトランスファＭＩＳＦＥＴのスイッチング速度によっ
て規定されてしまうという問題があることを見いだし
た。
方法または第２方法において、トランスファＭＩＳＦＥ
Ｔのゲートをフローティングゲートと同一層の多結晶シ
リコン膜またはコントロールゲートと同一層のポリサイ
ド膜で形成した場合には、不揮発性メモリの読出し速度
がトランスファＭＩＳＦＥＴのスイッチング速度によっ
て規定されてしまうという問題があることを見いだし
た。
【００１１】すなわち、不揮発性メモリのコントロール
ゲートが選択レベル“Ｈ”になるまでの遅延時間
（ＴW ) は、ワード線の寄生抵抗（ＲW ) と寄生容量
（ＣW ) との積（ＣW ×ＲW ＝ＴW ) で表され、他方、
第１データ線に接続されたドレインが選択レベル“Ｈ”
になるまでの遅延時間（ＴDB) は、主としてトランスフ
ァＭＩＳＦＥＴのゲートの寄生抵抗（ＲT ) と寄生容量
（ＣT ) との積（ＣT ×ＲT ＝ＴDB) で表されるとこ
ろ、トランスファＭＩＳＦＥＴのゲートを不揮発性メモ
リのフローティングゲートまたはコントロールゲートと
同一の導電材料（多結晶シリコンまたはポリサイド）で
形成した場合には、両者の寄生抵抗は同じであっても、
トランスファＭＩＳＦＥＴのゲートの寄生容量がワード
線の寄生容量よりも大きくなるために、コントロールゲ
ートの遅延時間がドレインの遅延時間よりも大きくなり
（ＴW ＞ＴDB）、不揮発性メモリの読出し速度がトラン
スファＭＩＳＦＥＴの遅延時間によって規定されること
になる。
ゲートが選択レベル“Ｈ”になるまでの遅延時間
（ＴW ) は、ワード線の寄生抵抗（ＲW ) と寄生容量
（ＣW ) との積（ＣW ×ＲW ＝ＴW ) で表され、他方、
第１データ線に接続されたドレインが選択レベル“Ｈ”
になるまでの遅延時間（ＴDB) は、主としてトランスフ
ァＭＩＳＦＥＴのゲートの寄生抵抗（ＲT ) と寄生容量
（ＣT ) との積（ＣT ×ＲT ＝ＴDB) で表されるとこ
ろ、トランスファＭＩＳＦＥＴのゲートを不揮発性メモ
リのフローティングゲートまたはコントロールゲートと
同一の導電材料（多結晶シリコンまたはポリサイド）で
形成した場合には、両者の寄生抵抗は同じであっても、
トランスファＭＩＳＦＥＴのゲートの寄生容量がワード
線の寄生容量よりも大きくなるために、コントロールゲ
ートの遅延時間がドレインの遅延時間よりも大きくなり
（ＴW ＞ＴDB）、不揮発性メモリの読出し速度がトラン
スファＭＩＳＦＥＴの遅延時間によって規定されること
になる。
【００１２】また、前記のような不揮発性メモリの製造
方法（第１方法、第２方法）には、それぞれ次のような
問題がある。
方法（第１方法、第２方法）には、それぞれ次のような
問題がある。
【００１３】まず、埋込み層（第１データ線）の形成後
に不揮発性メモリのフローティングゲートを形成する第
１方法は、埋込み層をイオン注入で形成する際に使用す
るフォトマスクとフローティングゲート加工用のフォト
マスクとの合わせ余裕が必要となるため、その分、メモ
リサイズの微細化が妨げられるという問題がある。
に不揮発性メモリのフローティングゲートを形成する第
１方法は、埋込み層をイオン注入で形成する際に使用す
るフォトマスクとフローティングゲート加工用のフォト
マスクとの合わせ余裕が必要となるため、その分、メモ
リサイズの微細化が妨げられるという問題がある。
【００１４】他方、フローティングゲートに対して自己
整合的に埋込み層を形成する第２方法では上記のような
問題は生じないが、この方法は、第２ゲート絶縁膜をマ
スクにして半導体基板に不純物をイオン注入して埋込み
層（第１データ線）を形成するため、このイオン注入に
よるダメージによって第２ゲート絶縁膜が劣化するとい
う問題がある。
整合的に埋込み層を形成する第２方法では上記のような
問題は生じないが、この方法は、第２ゲート絶縁膜をマ
スクにして半導体基板に不純物をイオン注入して埋込み
層（第１データ線）を形成するため、このイオン注入に
よるダメージによって第２ゲート絶縁膜が劣化するとい
う問題がある。
【００１５】なお、その対策として、フローティングゲ
ート用多結晶シリコン膜とその上部の第２ゲート絶縁膜
とをパターニングする際に使用したフォトマスクを第２
ゲート絶縁膜上に残し、これをマスクとしてイオン注入
することが考えられるが、フローティングゲート用多結
晶シリコン膜と第２ゲート絶縁膜とをパターニングする
と、その周囲の半導体基板上の第１ゲート絶縁膜も幾分
かエッチングされてその膜厚が薄くなると共に、膜質も
劣化する。そのため、この第１ゲート絶縁膜を残したま
ま埋込み層形成用のイオン注入を行うと、半導体基板中
に汚染が入ってしまう。
ート用多結晶シリコン膜とその上部の第２ゲート絶縁膜
とをパターニングする際に使用したフォトマスクを第２
ゲート絶縁膜上に残し、これをマスクとしてイオン注入
することが考えられるが、フローティングゲート用多結
晶シリコン膜と第２ゲート絶縁膜とをパターニングする
と、その周囲の半導体基板上の第１ゲート絶縁膜も幾分
かエッチングされてその膜厚が薄くなると共に、膜質も
劣化する。そのため、この第１ゲート絶縁膜を残したま
ま埋込み層形成用のイオン注入を行うと、半導体基板中
に汚染が入ってしまう。
【００１６】従って、この汚染を防止するためには、フ
ローティングゲート用多結晶シリコン膜とその上部の第
２ゲート絶縁膜とをパターニングした後、第２ゲート絶
縁膜上のフォトマスクを除去し、半導体基板上に新たな
第１ゲート絶縁膜を形成する必要がある。すなわち、フ
ローティングゲート用多結晶シリコン膜とその上部の第
２ゲート絶縁膜とをパターニングする際に使用したフォ
トマスクを第２ゲート絶縁膜上に残したままで埋込み層
形成用のイオン注入を行うことはできない。
ローティングゲート用多結晶シリコン膜とその上部の第
２ゲート絶縁膜とをパターニングした後、第２ゲート絶
縁膜上のフォトマスクを除去し、半導体基板上に新たな
第１ゲート絶縁膜を形成する必要がある。すなわち、フ
ローティングゲート用多結晶シリコン膜とその上部の第
２ゲート絶縁膜とをパターニングする際に使用したフォ
トマスクを第２ゲート絶縁膜上に残したままで埋込み層
形成用のイオン注入を行うことはできない。
【００１７】本発明は、従来技術の上述した問題点に鑑
みてなされたものであり、その目的は、不揮発性メモリ
の読出し速度を短縮することのできる技術を提供するこ
とにある。
みてなされたものであり、その目的は、不揮発性メモリ
の読出し速度を短縮することのできる技術を提供するこ
とにある。
【００１８】本発明の他の目的は、不揮発性メモリの微
細化を促進することのできる技術を提供することにあ
る。
細化を促進することのできる技術を提供することにあ
る。
【００１９】本発明の他の目的は、不揮発性メモリの信
頼性を向上させることのできる技術を提供することにあ
る。
頼性を向上させることのできる技術を提供することにあ
る。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
とおりである。
発明のうち、代表的なものの概要を説明すれば、以下の
とおりである。
【００２２】(1) 本発明は、第１ゲート絶縁膜、フロー
ティングゲート、第２ゲート絶縁膜およびコントロール
ゲートを有するＭＩＳＦＥＴで構成された電気的に書込
み、消去可能な不揮発性メモリの複数をマトリクス状に
配置したメモリアレイを有する半導体集積回路装置であ
って、前記メモリアレイは、前記不揮発性メモリのコン
トロールゲートに接続されたワード線を１本以上含む複
数のブロックに分割され、前記それぞれのブロック内の
不揮発性メモリのソース、ドレインは、半導体基板に埋
込み層として形成され、かつブロック毎に分割して形成
された第１データ線に接続され、前記第１データ線は、
前記ブロックを選択するトランスファＭＩＳＦＥＴを介
して第２データ線に接続され、前記トランスファＭＩＳ
ＦＥＴのゲートは、前記不揮発性メモリのコントロール
ゲートまたはフローティングゲートと同一の導電材料に
より構成され、前記導電材料よりも低抵抗の導電材料か
らなる配線によりシャントされている。
ティングゲート、第２ゲート絶縁膜およびコントロール
ゲートを有するＭＩＳＦＥＴで構成された電気的に書込
み、消去可能な不揮発性メモリの複数をマトリクス状に
配置したメモリアレイを有する半導体集積回路装置であ
って、前記メモリアレイは、前記不揮発性メモリのコン
トロールゲートに接続されたワード線を１本以上含む複
数のブロックに分割され、前記それぞれのブロック内の
不揮発性メモリのソース、ドレインは、半導体基板に埋
込み層として形成され、かつブロック毎に分割して形成
された第１データ線に接続され、前記第１データ線は、
前記ブロックを選択するトランスファＭＩＳＦＥＴを介
して第２データ線に接続され、前記トランスファＭＩＳ
ＦＥＴのゲートは、前記不揮発性メモリのコントロール
ゲートまたはフローティングゲートと同一の導電材料に
より構成され、前記導電材料よりも低抵抗の導電材料か
らなる配線によりシャントされている。
【００２３】(2) 本発明は、第１ゲート絶縁膜、フロー
ティングゲート、第２ゲート絶縁膜およびコントロール
ゲートを有するＭＩＳＦＥＴで構成された電気的に書込
み、消去可能な不揮発性メモリの製造方法であって、半
導体基板上に第１ゲート絶縁膜、フローティングゲート
用第１導体層、少なくともその最上層が第２ゲート絶縁
膜用の窒化シリコン膜からなる絶縁膜および酸化シリコ
ン膜を順次形成する工程、前記酸化シリコン膜、絶縁膜
および第１導体層をストライプ状にパターニングする工
程、前記ストライプ状にパターニングした酸化シリコン
膜をマスクにして半導体基板に前記半導体基板と逆導電
型の不純物をイオン注入して半導体領域を形成する工程
を有している。
ティングゲート、第２ゲート絶縁膜およびコントロール
ゲートを有するＭＩＳＦＥＴで構成された電気的に書込
み、消去可能な不揮発性メモリの製造方法であって、半
導体基板上に第１ゲート絶縁膜、フローティングゲート
用第１導体層、少なくともその最上層が第２ゲート絶縁
膜用の窒化シリコン膜からなる絶縁膜および酸化シリコ
ン膜を順次形成する工程、前記酸化シリコン膜、絶縁膜
および第１導体層をストライプ状にパターニングする工
程、前記ストライプ状にパターニングした酸化シリコン
膜をマスクにして半導体基板に前記半導体基板と逆導電
型の不純物をイオン注入して半導体領域を形成する工程
を有している。
【００２４】
【作用】上記した手段(1) によれば、不揮発性メモリの
コントロールゲートまたはフローティングゲートと同一
の導電材料で構成されたトランスファＭＩＳＦＥＴのゲ
ートを前記導電材料よりも低抵抗の導電材料からなる配
線でシャントすることにより、トランスファＭＩＳＦＥ
Ｔのゲートの寄生抵抗を不揮発性メモリのコントロール
ゲート（ワード線）の寄生抵抗よりも小さくすることが
できるので、不揮発性メモリの読出し速度を短縮するこ
とができる。
コントロールゲートまたはフローティングゲートと同一
の導電材料で構成されたトランスファＭＩＳＦＥＴのゲ
ートを前記導電材料よりも低抵抗の導電材料からなる配
線でシャントすることにより、トランスファＭＩＳＦＥ
Ｔのゲートの寄生抵抗を不揮発性メモリのコントロール
ゲート（ワード線）の寄生抵抗よりも小さくすることが
できるので、不揮発性メモリの読出し速度を短縮するこ
とができる。
【００２５】上記した手段(2) によれば、不揮発性メモ
リのフローティングゲートを構成する第１導体層に対し
て自己整合的に半導体領域を形成するので、この半導体
領域を形成する際に使用するフォトマスクとフローティ
ングゲート加工用のフォトマスクとの合わせ余裕を必要
とする従来技術に比べてメモリセルサイズを微細化する
ことができる。
リのフローティングゲートを構成する第１導体層に対し
て自己整合的に半導体領域を形成するので、この半導体
領域を形成する際に使用するフォトマスクとフローティ
ングゲート加工用のフォトマスクとの合わせ余裕を必要
とする従来技術に比べてメモリセルサイズを微細化する
ことができる。
【００２６】上記した手段(2) によれば、イオン注入法
により半導体領域を形成する際、第２ゲート絶縁膜の一
部を構成する窒化シリコン膜の上部に酸化シリコン膜を
設けておくことにより、イオン注入による窒化シリコン
膜のダメージを防止することができる。
により半導体領域を形成する際、第２ゲート絶縁膜の一
部を構成する窒化シリコン膜の上部に酸化シリコン膜を
設けておくことにより、イオン注入による窒化シリコン
膜のダメージを防止することができる。
【００２７】以下、本発明の不揮発性メモリおよびその
製造方法を実施例により説明する。
製造方法を実施例により説明する。
【００２８】なお、実施例を説明するための全図におい
て同一の機能を有するものは同一の符号を付け、その繰
り返しの説明は省略する。
て同一の機能を有するものは同一の符号を付け、その繰
り返しの説明は省略する。
【００２９】
【実施例】以下、図１〜図６を用いて本発明の一実施例
であるフラッシュメモリを有する半導体集積回路装置の
構成を説明する。
であるフラッシュメモリを有する半導体集積回路装置の
構成を説明する。
【００３０】図４に示すように、本実施例のフラッシュ
メモリは、半導体基板（チップ）１上に形成されたマイ
クロコンピュータに搭載されている。このマイクロコン
ピュータは、一例としてＣＰＵ、ＲＡＭ、ＲＯＭ、シリ
アルコミュニケーションインターフェイス（ＳＣＩ）、
タイマ（ＴＩＭＥＲ）、アナログ／ディジタル変換器
（Ａ／Ｄ）および入出力部（Ｉ／Ｏ）で構成されてい
る。
メモリは、半導体基板（チップ）１上に形成されたマイ
クロコンピュータに搭載されている。このマイクロコン
ピュータは、一例としてＣＰＵ、ＲＡＭ、ＲＯＭ、シリ
アルコミュニケーションインターフェイス（ＳＣＩ）、
タイマ（ＴＩＭＥＲ）、アナログ／ディジタル変換器
（Ａ／Ｄ）および入出力部（Ｉ／Ｏ）で構成されてい
る。
【００３１】ＣＰＵは演算部であり、その内部に演算の
ための種々のレジスタや制御回路を含んでいる。本実施
例のフラッシュメモリを含んだＲＯＭは、プログラムお
よび辞書データを記憶しておくために使用される。ＲＡ
Ｍは、演算途中のデータを一時記憶しておくために使用
される。これらＣＰＵ、ＲＯＭ、ＲＡＭ、ＳＣＩ、ＴＩ
ＭＥＲ、Ａ／ＤおよびＩ／Ｏは、ＢＵＳを介して相互に
接続されている。ＢＵＳは、データバス、アドレスバス
および制御バスで構成されている。
ための種々のレジスタや制御回路を含んでいる。本実施
例のフラッシュメモリを含んだＲＯＭは、プログラムお
よび辞書データを記憶しておくために使用される。ＲＡ
Ｍは、演算途中のデータを一時記憶しておくために使用
される。これらＣＰＵ、ＲＯＭ、ＲＡＭ、ＳＣＩ、ＴＩ
ＭＥＲ、Ａ／ＤおよびＩ／Ｏは、ＢＵＳを介して相互に
接続されている。ＢＵＳは、データバス、アドレスバス
および制御バスで構成されている。
【００３２】図５に示すように、上記ＲＯＭは、ＢＵＳ
からの信号により制御回路（ＣＣ）を通じて全体の制御
が行われる。ＢＵＳからのアドレスデータは、一旦アド
レスラッチ（ＡＤ−Ｌ）に記憶され、制御回路（ＣＣ）
によってＸデコーダ（Ｘ−ＤＥＣ）およびＹデコーダ
（Ｙ−ＤＥＣ）が制御され、メモリマット（Ｍ−ＭＡ
Ｔ）の所望のメモリセルが選択される。後述するよう
に、このメモリマット（Ｍ−ＭＡＴ）は、複数のブロッ
クに分割されている。
からの信号により制御回路（ＣＣ）を通じて全体の制御
が行われる。ＢＵＳからのアドレスデータは、一旦アド
レスラッチ（ＡＤ−Ｌ）に記憶され、制御回路（ＣＣ）
によってＸデコーダ（Ｘ−ＤＥＣ）およびＹデコーダ
（Ｙ−ＤＥＣ）が制御され、メモリマット（Ｍ−ＭＡ
Ｔ）の所望のメモリセルが選択される。後述するよう
に、このメモリマット（Ｍ−ＭＡＴ）は、複数のブロッ
クに分割されている。
【００３３】データを読出すには、Ｙセレクト（Ｙ−Ｓ
ＥＬＥＣＴ）によって選択されたデータ線出力をセンス
アンプ（ＳＡ）でセンスし、一旦データラッチ（ＤＡＴ
Ａ−Ｌ）に記憶した後、制御回路（ＣＣ）の制御により
出力バッファ（ＤＯＢ）を介してＢＵＳに出力する。
ＥＬＥＣＴ）によって選択されたデータ線出力をセンス
アンプ（ＳＡ）でセンスし、一旦データラッチ（ＤＡＴ
Ａ−Ｌ）に記憶した後、制御回路（ＣＣ）の制御により
出力バッファ（ＤＯＢ）を介してＢＵＳに出力する。
【００３４】データを書込むには、入力バッファ（ＤＩ
Ｂ）を介してＢＵＳから入力された書込みデータを一旦
データラッチ（ＤＡＴＡ−Ｌ）に記憶した後、制御回路
（ＣＣ）の制御により書込み回路（ＷＲＩＴＥ）を通じ
て行う。
Ｂ）を介してＢＵＳから入力された書込みデータを一旦
データラッチ（ＤＡＴＡ−Ｌ）に記憶した後、制御回路
（ＣＣ）の制御により書込み回路（ＷＲＩＴＥ）を通じ
て行う。
【００３５】データの消去は、ブロック単位で行われ
る。すなわち、消去ブロック指定レジスタ（ＥＲ）によ
り消去すべきブロックを指定し、指定されたブロック内
のデータを消去回路（ＥＲＡＳＥ）を通じて一括消去す
る。
る。すなわち、消去ブロック指定レジスタ（ＥＲ）によ
り消去すべきブロックを指定し、指定されたブロック内
のデータを消去回路（ＥＲＡＳＥ）を通じて一括消去す
る。
【００３６】図６(a) に示すように、上記メモリマット
（Ｍ−ＭＡＴ）は、一例として７つの大ブロックと１つ
の小ブロックとに分割されている。大ブロック（０〜
６）は、それぞれが８ＫＢの容量を有するように均一分
割され、小ブロックは、さらに２５６Ｂ、５１２Ｂまた
は１ＫＢの容量を有する８つのブロック（０〜７）に不
均一分割されている。
（Ｍ−ＭＡＴ）は、一例として７つの大ブロックと１つ
の小ブロックとに分割されている。大ブロック（０〜
６）は、それぞれが８ＫＢの容量を有するように均一分
割され、小ブロックは、さらに２５６Ｂ、５１２Ｂまた
は１ＫＢの容量を有する８つのブロック（０〜７）に不
均一分割されている。
【００３７】そして、同図(b) に示すように、上記１５
のブロックのそれぞれに対応する１５のレジスタ（７つ
の大ブロック指定用レジスタ（ＥＢＲ１）と８つの小ブ
ロック指定用レジスタ（ＥＢＲ２））とによって前記消
去ブロック指定レジスタ（ＥＲ）が構成されている。
のブロックのそれぞれに対応する１５のレジスタ（７つ
の大ブロック指定用レジスタ（ＥＢＲ１）と８つの小ブ
ロック指定用レジスタ（ＥＢＲ２））とによって前記消
去ブロック指定レジスタ（ＥＲ）が構成されている。
【００３８】次に、図１を用いて上記メモリマット（Ｍ
−ＭＡＴ）の回路構成をより詳細に説明する。なお、同
図には、前記図６(a) に示す１５のブロックのうち、２
つのブロック（ブロックＡおよびブロックＢ）の各一部
のみを示してある。
−ＭＡＴ）の回路構成をより詳細に説明する。なお、同
図には、前記図６(a) に示す１５のブロックのうち、２
つのブロック（ブロックＡおよびブロックＢ）の各一部
のみを示してある。
【００３９】ブロックＡのメモリセルＡ0 〜Ａ7 、ブロ
ックＢのメモリセルＢ0 〜Ｂ7 は、コントロールゲー
ト、フローティングゲート、ソースおよびドレインから
なるｎチャネル型のＭＩＳＦＥＴで構成されている。
ックＢのメモリセルＢ0 〜Ｂ7 は、コントロールゲー
ト、フローティングゲート、ソースおよびドレインから
なるｎチャネル型のＭＩＳＦＥＴで構成されている。
【００４０】上記ＭＩＳＦＥＴは、コントロールゲート
がポリサイドで構成され、フローティングゲートが多結
晶シリコンで構成されている。また、このＭＩＳＦＥＴ
のソース、ドレインは、第１データ線である半導体基板
１内のｎ+ 埋込み層ｄ0 〜ｄ8 に接続されている。
がポリサイドで構成され、フローティングゲートが多結
晶シリコンで構成されている。また、このＭＩＳＦＥＴ
のソース、ドレインは、第１データ線である半導体基板
１内のｎ+ 埋込み層ｄ0 〜ｄ8 に接続されている。
【００４１】上記ｎ+ 埋込み層ｄ0 〜ｄ8 は、メモリマ
ット（Ｍ−ＭＡＴ）のブロック毎に分割して形成され、
トランスファＭＩＳＦＥＴＴ0 〜Ｔ8 を介して第２デー
タ線Ｄ0 〜Ｄ4 に接続されている。また、ｎ+ 埋込み層
ｄ0 〜ｄ8 と交差する方向には、メモリセルＡ0 〜
Ａ7 、Ｂ0 〜Ｂ7 のコントロールゲートを兼ねたワード
線ＷA0〜ＷA15 、ＷB0〜ＷB15 が延在している。これら
のワード線ＷA0〜ＷA15 、ＷB0〜ＷB15 は、スイッチ
（ＳＷ−Ｃ）を介してＸデコーダ（Ｘ−ＤＥＣ）に接続
されている。
ット（Ｍ−ＭＡＴ）のブロック毎に分割して形成され、
トランスファＭＩＳＦＥＴＴ0 〜Ｔ8 を介して第２デー
タ線Ｄ0 〜Ｄ4 に接続されている。また、ｎ+ 埋込み層
ｄ0 〜ｄ8 と交差する方向には、メモリセルＡ0 〜
Ａ7 、Ｂ0 〜Ｂ7 のコントロールゲートを兼ねたワード
線ＷA0〜ＷA15 、ＷB0〜ＷB15 が延在している。これら
のワード線ＷA0〜ＷA15 、ＷB0〜ＷB15 は、スイッチ
（ＳＷ−Ｃ）を介してＸデコーダ（Ｘ−ＤＥＣ）に接続
されている。
【００４２】上記第２データ線Ｄ0 〜Ｄ4 は、ワード線
ＷA0〜ＷA15 、ＷB0〜ＷB15 よりも上層の配線層に形成
されたＡｌ配線で構成され、かつワード線ＷA0〜
ＷA15 、ＷB0〜ＷB15 と交差する方向に延在している。
また、第２データ線Ｄ0 〜Ｄ4 は、第１データ線である
ｎ+ 埋込み層ｄ0 〜ｄ8 の２本に対して１本の割合で設
けられており、その一端はスイッチ（ＳＷ−Ａ）を介し
てＹセレクト（Ｙ−ＳＥＬＥＣＴ）に接続され、他端は
スイッチ（ＳＷ−Ｂ）を介して〔ＶS 〕電位に接続され
ている。〔ＶS 〕は、回路の電源電位〔ＶCC〕または基
準電位（ＧＮＤ）である。
ＷA0〜ＷA15 、ＷB0〜ＷB15 よりも上層の配線層に形成
されたＡｌ配線で構成され、かつワード線ＷA0〜
ＷA15 、ＷB0〜ＷB15 と交差する方向に延在している。
また、第２データ線Ｄ0 〜Ｄ4 は、第１データ線である
ｎ+ 埋込み層ｄ0 〜ｄ8 の２本に対して１本の割合で設
けられており、その一端はスイッチ（ＳＷ−Ａ）を介し
てＹセレクト（Ｙ−ＳＥＬＥＣＴ）に接続され、他端は
スイッチ（ＳＷ−Ｂ）を介して〔ＶS 〕電位に接続され
ている。〔ＶS 〕は、回路の電源電位〔ＶCC〕または基
準電位（ＧＮＤ）である。
【００４３】上記トランスファＭＩＳＦＥＴＴ0 〜Ｔ8
は、各ブロックにおいてｎ+ 埋込み層ｄ0 〜ｄ8 の両端
部に設けられている。また、トランスファＭＩＳＦＥＴ
Ｔ0〜Ｔ8 のゲート（ＳＥＬＯ、ＳＥＬＥ）は、スイッ
チｔ0 、ｔ1 を介してブロック選択ワード線ＷA 、ＷB
に接続され、このブロック選択ワード線ＷA 、ＷB は、
Ｘデコーダ（Ｘ−ＤＥＣ）に接続されている。
は、各ブロックにおいてｎ+ 埋込み層ｄ0 〜ｄ8 の両端
部に設けられている。また、トランスファＭＩＳＦＥＴ
Ｔ0〜Ｔ8 のゲート（ＳＥＬＯ、ＳＥＬＥ）は、スイッ
チｔ0 、ｔ1 を介してブロック選択ワード線ＷA 、ＷB
に接続され、このブロック選択ワード線ＷA 、ＷB は、
Ｘデコーダ（Ｘ−ＤＥＣ）に接続されている。
【００４４】本実施例では、トランスファＭＩＳＦＥＴ
Ｔ0 〜Ｔ8 のゲート（ＳＥＬＯ、ＳＥＬＥ）がメモリセ
ルＡ0 〜Ａ7 、Ｂ0 〜Ｂ7 のフローティングゲートと同
一層の多結晶シリコンで構成され、かつその寄生抵抗を
低減するため、多結晶シリコンよりも低抵抗のＡｌ配線
２０により８ｂｉｔ毎にシャントされている。このＡｌ
配線２０は、前記第２データ線Ｄ0 〜Ｄ4 を構成するＡ
ｌ配線よりも上層の配線層に形成され、かつトランスフ
ァＭＩＳＦＥＴＴ0 〜Ｔ8 のゲート（ＳＥＬＯ、ＳＥＬ
Ｅ）と平行に延在している。
Ｔ0 〜Ｔ8 のゲート（ＳＥＬＯ、ＳＥＬＥ）がメモリセ
ルＡ0 〜Ａ7 、Ｂ0 〜Ｂ7 のフローティングゲートと同
一層の多結晶シリコンで構成され、かつその寄生抵抗を
低減するため、多結晶シリコンよりも低抵抗のＡｌ配線
２０により８ｂｉｔ毎にシャントされている。このＡｌ
配線２０は、前記第２データ線Ｄ0 〜Ｄ4 を構成するＡ
ｌ配線よりも上層の配線層に形成され、かつトランスフ
ァＭＩＳＦＥＴＴ0 〜Ｔ8 のゲート（ＳＥＬＯ、ＳＥＬ
Ｅ）と平行に延在している。
【００４５】次に、図１〜図３を用いて上記メモリマッ
ト（Ｍ−ＭＡＴ）の回路動作を説明する。
ト（Ｍ−ＭＡＴ）の回路動作を説明する。
【００４６】データを書込むには、まずスイッチ（ＳＷ
−Ａ）をＯＮ、スイッチ（ＳＷ−Ｂ）をＯＦＦにし、Ｙ
セレクト（Ｙ−ＳＥＬＥＣＴ）を介してＹデコーダ（Ｙ
−ＤＥＣ）により第２データ線Ｄ0 〜Ｄ4 の電位を制御
する。また、スイッチ（ＳＷ−Ｃ）をＯＮ、スイッチ
（ＳＷ−Ｄ）をＯＦＦにし、Ｘデコーダ（Ｘ−ＤＥＣ）
によりワード線ＷA0〜ＷA15 、ＷB0〜ＷB15 の電位を制
御する。
−Ａ）をＯＮ、スイッチ（ＳＷ−Ｂ）をＯＦＦにし、Ｙ
セレクト（Ｙ−ＳＥＬＥＣＴ）を介してＹデコーダ（Ｙ
−ＤＥＣ）により第２データ線Ｄ0 〜Ｄ4 の電位を制御
する。また、スイッチ（ＳＷ−Ｃ）をＯＮ、スイッチ
（ＳＷ−Ｄ）をＯＦＦにし、Ｘデコーダ（Ｘ−ＤＥＣ）
によりワード線ＷA0〜ＷA15 、ＷB0〜ＷB15 の電位を制
御する。
【００４７】ブロックの選択は、ブロック選択ワード線
ＷA 、ＷB により行い、各ブロック内の埋込みＮ+ 層ｄ
0 〜ｄ8 の選択は、第２データ線Ｄ0 〜Ｄ4 とスイッチ
ｔ0、ｔ1 とにより行う。
ＷA 、ＷB により行い、各ブロック内の埋込みＮ+ 層ｄ
0 〜ｄ8 の選択は、第２データ線Ｄ0 〜Ｄ4 とスイッチ
ｔ0、ｔ1 とにより行う。
【００４８】ブロックＡのメモリセルＡ0 、Ａ2 、Ａ4
およびＡ6 の選択は、スイッチｔ０をＯＮにし、（ＳＥ
ＬＯ）に接続されたトランスファＭＩＳＦＥＴＴ０ 〜
Ｔ8 をＯＮにすることにより行う。また、メモリセルＡ
1 、Ａ3 、Ａ5 およびＡ7 の選択は、スイッチｔ1 をＯ
Ｎにし、（ＳＥＬＥ）に接続されたトランスファＭＩＳ
ＦＥＴＴ0 〜Ｔ8 をＯＮにすることにより行う（ブロッ
クＢのメモリセルＢ0 〜Ｂ7 の選択も同様に行う）。
およびＡ6 の選択は、スイッチｔ０をＯＮにし、（ＳＥ
ＬＯ）に接続されたトランスファＭＩＳＦＥＴＴ０ 〜
Ｔ8 をＯＮにすることにより行う。また、メモリセルＡ
1 、Ａ3 、Ａ5 およびＡ7 の選択は、スイッチｔ1 をＯ
Ｎにし、（ＳＥＬＥ）に接続されたトランスファＭＩＳ
ＦＥＴＴ0 〜Ｔ8 をＯＮにすることにより行う（ブロッ
クＢのメモリセルＢ0 〜Ｂ7 の選択も同様に行う）。
【００４９】第２データ線Ｄ0 〜Ｄ4 の選択は、Ｙセレ
クト（Ｙ−ＳＥＬＥＣＴ）を介してＹデコーダ（Ｙ−Ｄ
ＥＣ）により行う。第２データ線Ｄ0 〜Ｄ4 の１本（例
えばＤ1)を選択すると、その右隣りの第２データ線（Ｄ
2)は、ＧＮＤレベルとなり、その他の第２データ線は、
すべてフローティング状態（ＯＰＥＮ）となる。
クト（Ｙ−ＳＥＬＥＣＴ）を介してＹデコーダ（Ｙ−Ｄ
ＥＣ）により行う。第２データ線Ｄ0 〜Ｄ4 の１本（例
えばＤ1)を選択すると、その右隣りの第２データ線（Ｄ
2)は、ＧＮＤレベルとなり、その他の第２データ線は、
すべてフローティング状態（ＯＰＥＮ）となる。
【００５０】例えば、メモリセルＡ2 にデータを書込む
場合には、図２に示すように、第２データ線は、Ｄ1 が
選択レベル“Ｈ”、Ｄ2 がＧＮＤレベル（非選択レベル
“Ｌ”）、その他がフローティング状態となる。また、
（ＳＥＬＯ）に接続されたトランスファＭＩＳＦＥＴＴ
0 〜Ｔ8 をＯＮにすることにより、ｎ+ 埋込み層ｄ1、
ｄ2 が選択レベル“Ｈ”、ｄ3 、ｄ4 がＧＮＤレベル、
その他がフローティング状態となる。
場合には、図２に示すように、第２データ線は、Ｄ1 が
選択レベル“Ｈ”、Ｄ2 がＧＮＤレベル（非選択レベル
“Ｌ”）、その他がフローティング状態となる。また、
（ＳＥＬＯ）に接続されたトランスファＭＩＳＦＥＴＴ
0 〜Ｔ8 をＯＮにすることにより、ｎ+ 埋込み層ｄ1、
ｄ2 が選択レベル“Ｈ”、ｄ3 、ｄ4 がＧＮＤレベル、
その他がフローティング状態となる。
【００５１】この結果、メモリセルＡ2 のドレインに接
続されたｎ+ 埋込み層ｄ2 が選択レベル“Ｈ”、ソース
に接続された埋込みＮ+ 層ｄ3 がＧＮＤレベルとなるの
で、メモリセルＡ2 が選択される。この時、メモリセル
Ａ0 は、ｎ+ 埋込み層ｄ1 、ｄ2 が共に選択レベル
“Ｈ”となり、ソース、ドレインが同電位となるので書
込みは行われない。また、メモリセルＡ1 は、ソースに
接続されたｎ+ 埋込み層ｄ1 が選択レベル“Ｈ”となる
が、ドレインに接続されたｎ+ 埋込み層ｄ0 がフローテ
ィング状態となるので、やはり書込みは行われない。
続されたｎ+ 埋込み層ｄ2 が選択レベル“Ｈ”、ソース
に接続された埋込みＮ+ 層ｄ3 がＧＮＤレベルとなるの
で、メモリセルＡ2 が選択される。この時、メモリセル
Ａ0 は、ｎ+ 埋込み層ｄ1 、ｄ2 が共に選択レベル
“Ｈ”となり、ソース、ドレインが同電位となるので書
込みは行われない。また、メモリセルＡ1 は、ソースに
接続されたｎ+ 埋込み層ｄ1 が選択レベル“Ｈ”となる
が、ドレインに接続されたｎ+ 埋込み層ｄ0 がフローテ
ィング状態となるので、やはり書込みは行われない。
【００５２】また、メモリセルＡ3 にデータを書込む場
合、第２データ線は、Ｄ1 が選択レベル“Ｈ”、Ｄ2 が
ＧＮＤレベル、その他がフローティング状態となる。ま
た、（ＳＥＬＥ）に接続されたトランスファＭＩＳＦＥ
ＴＴ0 〜Ｔ8 をＯＮにすることにより、ｎ+ 埋込み層ｄ
2 、ｄ3 が選択レベル“Ｈ”、ｄ4 、ｄ5 がＧＮＤレベ
ル、その他がフローティング状態となる。
合、第２データ線は、Ｄ1 が選択レベル“Ｈ”、Ｄ2 が
ＧＮＤレベル、その他がフローティング状態となる。ま
た、（ＳＥＬＥ）に接続されたトランスファＭＩＳＦＥ
ＴＴ0 〜Ｔ8 をＯＮにすることにより、ｎ+ 埋込み層ｄ
2 、ｄ3 が選択レベル“Ｈ”、ｄ4 、ｄ5 がＧＮＤレベ
ル、その他がフローティング状態となる。
【００５３】この結果、メモリセルＡ3 のドレインに接
続されたｎ+ 埋込み層ｄ3 が選択レベル“Ｈ”、ソース
に接続されたｎ+ 埋込み層ｄ4 がＧＮＤレベルとなるの
で、メモリセルＡ3 が選択される。なお、選択されたメ
モリセルのコントロールゲート（ワード線）に印加され
る書込み電圧〔ＶPP〕は、例えば１２Ｖ、ドレイン（ｎ
+ 埋込み層）に印加される電圧は、例えば６Ｖである。
続されたｎ+ 埋込み層ｄ3 が選択レベル“Ｈ”、ソース
に接続されたｎ+ 埋込み層ｄ4 がＧＮＤレベルとなるの
で、メモリセルＡ3 が選択される。なお、選択されたメ
モリセルのコントロールゲート（ワード線）に印加され
る書込み電圧〔ＶPP〕は、例えば１２Ｖ、ドレイン（ｎ
+ 埋込み層）に印加される電圧は、例えば６Ｖである。
【００５４】次に、データを読出す場合、メモリセルの
選択は、前述した書込み動作と同様に行う。本実施例で
は、前記のように、多結晶シリコンからなるトランスフ
ァＭＩＳＦＥＴＴ0 〜Ｔ8 のゲートがＡｌ配線２０によ
りシャントされている（ちなみに、Ａｌのシート抵抗
は、多結晶シリコンよりもさらに低抵抗の配線材料であ
るポリサイドの約１／１００程度である）。
選択は、前述した書込み動作と同様に行う。本実施例で
は、前記のように、多結晶シリコンからなるトランスフ
ァＭＩＳＦＥＴＴ0 〜Ｔ8 のゲートがＡｌ配線２０によ
りシャントされている（ちなみに、Ａｌのシート抵抗
は、多結晶シリコンよりもさらに低抵抗の配線材料であ
るポリサイドの約１／１００程度である）。
【００５５】これにより、トランスファＭＩＳＦＥＴＴ
0 〜Ｔ8 のゲートの寄生抵抗がメモリセルＡ0 〜Ａ7 、
Ｂ0 〜Ｂ7 のコントロールゲート（ワード線ＷA0〜Ｗ
A15 、ＷB0〜ＷB15)の寄生抵抗よりも小さくなり、選択
されたメモリセルＡ0 〜Ａ7 、Ｂ0 〜Ｂ7 のドレインが
選択レベル“Ｈ”になるまでの遅延時間（ＴDB) は、ワ
ード線ＷA0〜ＷA15 、ＷB0〜ＷB15 の遅延時間（ＴW )
よりも小さくなるので、従来技術に比べてメモリセルＡ
0 〜Ａ7 、Ｂ0 〜Ｂ7 の読出し速度を大幅に短縮するこ
とができる。
0 〜Ｔ8 のゲートの寄生抵抗がメモリセルＡ0 〜Ａ7 、
Ｂ0 〜Ｂ7 のコントロールゲート（ワード線ＷA0〜Ｗ
A15 、ＷB0〜ＷB15)の寄生抵抗よりも小さくなり、選択
されたメモリセルＡ0 〜Ａ7 、Ｂ0 〜Ｂ7 のドレインが
選択レベル“Ｈ”になるまでの遅延時間（ＴDB) は、ワ
ード線ＷA0〜ＷA15 、ＷB0〜ＷB15 の遅延時間（ＴW )
よりも小さくなるので、従来技術に比べてメモリセルＡ
0 〜Ａ7 、Ｂ0 〜Ｂ7 の読出し速度を大幅に短縮するこ
とができる。
【００５６】一方、データの消去は、消去方式によって
動作が異なる。図３に示すように、消去方式には、ゲー
ト負バイアス方式、基板正バイアス方式、ソース／ドレ
イン方式などがある。
動作が異なる。図３に示すように、消去方式には、ゲー
ト負バイアス方式、基板正バイアス方式、ソース／ドレ
イン方式などがある。
【００５７】まず、ゲート負バイアス方式では、消去す
るブロックの選択は、ブロック選択ワード線ＷA 、ＷB
によりｐチャネルＭＩＳＦＥＴ（ｐ）を介して行う。選
択されたブロック内のｎ+ 埋込み層ｄ0 〜ｄ8 には、ト
ランスファＭＩＳＦＥＴＴ0〜Ｔ8 を介して〔ＶS 〕電
位（〔ＶCC〕またはＧＮＤ）を供給する。
るブロックの選択は、ブロック選択ワード線ＷA 、ＷB
によりｐチャネルＭＩＳＦＥＴ（ｐ）を介して行う。選
択されたブロック内のｎ+ 埋込み層ｄ0 〜ｄ8 には、ト
ランスファＭＩＳＦＥＴＴ0〜Ｔ8 を介して〔ＶS 〕電
位（〔ＶCC〕またはＧＮＤ）を供給する。
【００５８】そして、スイッチ（ＳＷ−Ａ）およびスイ
ッチ（ＳＷ−Ｃ）をＯＦＦにして選択されたブロックを
Ｙデコーダ（Ｙ−ＤＥＣ）およびＸデコーダ（Ｘ−ＤＥ
Ｃ）から切り離し（スイッチ（ＳＷ−Ｂ）はＯＮ）、ス
イッチ（ＳＷ−Ｄ）をＯＮにしてブロック内のワード線
に消去用の高負電位〔−ＶPP〕を印加する。
ッチ（ＳＷ−Ｃ）をＯＦＦにして選択されたブロックを
Ｙデコーダ（Ｙ−ＤＥＣ）およびＸデコーダ（Ｘ−ＤＥ
Ｃ）から切り離し（スイッチ（ＳＷ−Ｂ）はＯＮ）、ス
イッチ（ＳＷ−Ｄ）をＯＮにしてブロック内のワード線
に消去用の高負電位〔−ＶPP〕を印加する。
【００５９】基板正バイアス方式の消去動作は、実質的
に上記ゲート負バイアス方式と同じであり、選択したブ
ロック内のｎ+ 埋込み層ｄ0 〜ｄ8 に消去用の高電位
〔ＶPP〕を印加した状態で基板側に高電位〔ＶPP〕（ま
たは〔ＶCC〕）を印加する。また、ソース／ドレイン方
式は、〔ＶS 〕電位を高電位〔ＶPP〕にし、これを選択
したブロック内のｎ+ 埋込み層ｄ0 〜ｄ8 に印加して行
う。
に上記ゲート負バイアス方式と同じであり、選択したブ
ロック内のｎ+ 埋込み層ｄ0 〜ｄ8 に消去用の高電位
〔ＶPP〕を印加した状態で基板側に高電位〔ＶPP〕（ま
たは〔ＶCC〕）を印加する。また、ソース／ドレイン方
式は、〔ＶS 〕電位を高電位〔ＶPP〕にし、これを選択
したブロック内のｎ+ 埋込み層ｄ0 〜ｄ8 に印加して行
う。
【００６０】図７は、本実施例のフラッシュメモリの他
の回路構成であり、トランスファＭＩＳＦＥＴＴ0 〜Ｔ
4 がメモリセルＡ0 〜Ａ7 、Ｂ0 〜Ｂ7 の２個に対して
１個の割合で設けられている。また、このトランスファ
ＭＩＳＦＥＴＴ0 〜Ｔ4 のゲートは、Ａｌ配線２０によ
りシャントされている。
の回路構成であり、トランスファＭＩＳＦＥＴＴ0 〜Ｔ
4 がメモリセルＡ0 〜Ａ7 、Ｂ0 〜Ｂ7 の２個に対して
１個の割合で設けられている。また、このトランスファ
ＭＩＳＦＥＴＴ0 〜Ｔ4 のゲートは、Ａｌ配線２０によ
りシャントされている。
【００６１】上記のような回路構成を有するフラッシュ
メモリにおいても、選択されたメモリセルＡ0 〜Ａ7 、
Ｂ0 〜Ｂ7 のドレインが選択レベル“Ｈ”になるまでの
遅延時間（ＴDB) は、ワード線ＷA0〜ＷA15 、ＷB0〜Ｗ
B15 の遅延時間（ＴW ) よりも小さくなるので、従来技
術に比べてメモリセルＡ0 〜Ａ7 、Ｂ0 〜Ｂ7 の読出し
速度を大幅に短縮することができる。
メモリにおいても、選択されたメモリセルＡ0 〜Ａ7 、
Ｂ0 〜Ｂ7 のドレインが選択レベル“Ｈ”になるまでの
遅延時間（ＴDB) は、ワード線ＷA0〜ＷA15 、ＷB0〜Ｗ
B15 の遅延時間（ＴW ) よりも小さくなるので、従来技
術に比べてメモリセルＡ0 〜Ａ7 、Ｂ0 〜Ｂ7 の読出し
速度を大幅に短縮することができる。
【００６２】図８および図１０は、本実施例のフラッシ
ュメモリのさらに他の回路構成である。図８は、隣接す
るブロック間のｎ+ 埋込み層ｄ0 〜ｄ8 にスイッチ（Ｓ
Ｗ−Ａ）を設けた例であり、その書込みおよび読出し動
作を図９に示す。一方、図１０は、第１データ線である
ｎ+ 埋込み層１本に対して第２データ線Ｄ0 〜Ｄ4 を１
本の割合で設けた例である。
ュメモリのさらに他の回路構成である。図８は、隣接す
るブロック間のｎ+ 埋込み層ｄ0 〜ｄ8 にスイッチ（Ｓ
Ｗ−Ａ）を設けた例であり、その書込みおよび読出し動
作を図９に示す。一方、図１０は、第１データ線である
ｎ+ 埋込み層１本に対して第２データ線Ｄ0 〜Ｄ4 を１
本の割合で設けた例である。
【００６３】図示は省略するが、これらの回路構成を有
するフラッシュメモリにおいても、トランスファＭＩＳ
ＦＥＴのゲートをＡｌ配線２０でシャントすることによ
り、従来技術に比べてメモリセルＡ0 〜Ａ7 、Ｂ0 〜Ｂ
7 の読出し速度を大幅に短縮することができる。
するフラッシュメモリにおいても、トランスファＭＩＳ
ＦＥＴのゲートをＡｌ配線２０でシャントすることによ
り、従来技術に比べてメモリセルＡ0 〜Ａ7 、Ｂ0 〜Ｂ
7 の読出し速度を大幅に短縮することができる。
【００６４】次に、図１１〜図２２を用いて本実施例の
フラッシュメモリ（ゲート負バイアス方式でデータの消
去を行う）の製造方法を説明する。なお、以下の説明で
は、メモリセルを構成するｎチャネル型ＭＩＳＦＥＴお
よびブロックを選択するトランスファＭＩＳＦＥＴの製
造方法のみを説明し、周辺回路などを構成するその他の
素子の説明は省略する。
フラッシュメモリ（ゲート負バイアス方式でデータの消
去を行う）の製造方法を説明する。なお、以下の説明で
は、メモリセルを構成するｎチャネル型ＭＩＳＦＥＴお
よびブロックを選択するトランスファＭＩＳＦＥＴの製
造方法のみを説明し、周辺回路などを構成するその他の
素子の説明は省略する。
【００６５】まず、図１１に示すように、シリコン単結
晶からなるｐ- 型の半導体基板１内にイオン注入法を用
いてｐ型のウエル（ｐウエル）２を形成した後、このｐ
ウエル２の主面に酸化シリコンからなる素子分離用の厚
いフィールド絶縁膜３を形成する。また、このときフィ
ールド絶縁膜３の下部にｐ- 形のチャネルストッパ領域
４を形成する。
晶からなるｐ- 型の半導体基板１内にイオン注入法を用
いてｐ型のウエル（ｐウエル）２を形成した後、このｐ
ウエル２の主面に酸化シリコンからなる素子分離用の厚
いフィールド絶縁膜３を形成する。また、このときフィ
ールド絶縁膜３の下部にｐ- 形のチャネルストッパ領域
４を形成する。
【００６６】続いて、メモリセル形成領域（図の左側）
の半導体基板１の主面に膜厚８〜１２nm程度の第１ゲー
ト絶縁膜５ａを、またトランスファＭＩＳＦＥＴ形成領
域（図の右側）の半導体基板１の主面に膜厚４０〜５０
nm程度のゲート絶縁膜５ｂをそれぞれ形成する。この第
１ゲート絶縁膜５ａおよびゲート絶縁膜５ｂは、熱酸化
法により形成した酸化シリコンからなる。
の半導体基板１の主面に膜厚８〜１２nm程度の第１ゲー
ト絶縁膜５ａを、またトランスファＭＩＳＦＥＴ形成領
域（図の右側）の半導体基板１の主面に膜厚４０〜５０
nm程度のゲート絶縁膜５ｂをそれぞれ形成する。この第
１ゲート絶縁膜５ａおよびゲート絶縁膜５ｂは、熱酸化
法により形成した酸化シリコンからなる。
【００６７】次に、図１２に示すように、半導体基板１
の主面にメモリセルのフローティングゲート６ａおよび
トランスファＭＩＳＦＥＴのゲートをそれぞれ構成する
第１導体層６を形成した後、この第１導体層６の上部に
酸化シリコンと窒化シリコンとの２層膜からなる第２ゲ
ート絶縁膜７を形成し、さらにこの第２ゲート絶縁膜５
の上部に酸化シリコン膜８を形成する。
の主面にメモリセルのフローティングゲート６ａおよび
トランスファＭＩＳＦＥＴのゲートをそれぞれ構成する
第１導体層６を形成した後、この第１導体層６の上部に
酸化シリコンと窒化シリコンとの２層膜からなる第２ゲ
ート絶縁膜７を形成し、さらにこの第２ゲート絶縁膜５
の上部に酸化シリコン膜８を形成する。
【００６８】上記第１導体層６は、ＣＶＤ法で堆積した
膜厚２００〜３００nm程度のｎ型多結晶シリコンからな
る。多結晶シリコン膜中へのｎ型不純物のドープは、多
結晶シリコン膜堆積後の熱拡散により行うか、多結晶シ
リコン膜の堆積中に行う。
膜厚２００〜３００nm程度のｎ型多結晶シリコンからな
る。多結晶シリコン膜中へのｎ型不純物のドープは、多
結晶シリコン膜堆積後の熱拡散により行うか、多結晶シ
リコン膜の堆積中に行う。
【００６９】上記第２ゲート絶縁膜７は、上記多結晶シ
リコン膜を熱酸化してその表面に膜厚２０nm程度の酸化
シリコン層を形成した後、この酸化シリコン層の上部に
ＣＶＤ法で膜厚２０nm程度の窒化シリコン膜を堆積して
形成する。また、上記酸化シリコン膜８は、ＣＶＤ法を
用いて膜厚５０〜１００nm程度に堆積する。
リコン膜を熱酸化してその表面に膜厚２０nm程度の酸化
シリコン層を形成した後、この酸化シリコン層の上部に
ＣＶＤ法で膜厚２０nm程度の窒化シリコン膜を堆積して
形成する。また、上記酸化シリコン膜８は、ＣＶＤ法を
用いて膜厚５０〜１００nm程度に堆積する。
【００７０】次に、図１３に示すように、上記酸化シリ
コン膜８、第２ゲート絶縁膜７および第１導体層６をス
トライプ状にパターニングし、これらの膜が除去された
領域を第１領域、これらの膜が残った領域を第２領域と
する。
コン膜８、第２ゲート絶縁膜７および第１導体層６をス
トライプ状にパターニングし、これらの膜が除去された
領域を第１領域、これらの膜が残った領域を第２領域と
する。
【００７１】図１４は、上記図１３の製造工程に対応す
る半導体基板１の平面図であり、メモリセルのフローテ
ィングゲートを構成する第１導体層６は、同図の縦方向
に沿ってストライプ状に延在し、トランスファＭＩＳＦ
ＥＴのゲート（ワード線ＳＥＬＯおよびＳＥＬＥ）を構
成する第１導体層６は、同図の横方向に沿ってストライ
プ状に延在している（同図では、第１導体層６の上部の
第２ゲート絶縁膜７および酸化シリコン膜８の図示は省
略してある）。
る半導体基板１の平面図であり、メモリセルのフローテ
ィングゲートを構成する第１導体層６は、同図の縦方向
に沿ってストライプ状に延在し、トランスファＭＩＳＦ
ＥＴのゲート（ワード線ＳＥＬＯおよびＳＥＬＥ）を構
成する第１導体層６は、同図の横方向に沿ってストライ
プ状に延在している（同図では、第１導体層６の上部の
第２ゲート絶縁膜７および酸化シリコン膜８の図示は省
略してある）。
【００７２】同図に示すように、メモリセルのフローテ
ィングゲートを構成する第１導体層６は、８本（８ビッ
ト）毎にフィールド絶縁膜３で分離されている（なお、
図１３では、上記８本の第１導体層６のうちの４本のみ
を図示してある。）また、この第１導体層６は、各ブロ
ックの端部において、１本おきにフィールド絶縁膜３の
一部と重なるように配置されている。
ィングゲートを構成する第１導体層６は、８本（８ビッ
ト）毎にフィールド絶縁膜３で分離されている（なお、
図１３では、上記８本の第１導体層６のうちの４本のみ
を図示してある。）また、この第１導体層６は、各ブロ
ックの端部において、１本おきにフィールド絶縁膜３の
一部と重なるように配置されている。
【００７３】次に、図１６に示すように、第１領域の第
１ゲート絶縁膜５ａおよびゲート絶縁膜５ｂをエッチン
グにより除去した後、ＣＶＤ法を用いて半導体基板１の
全面に膜厚２０nm程度の酸化シリコン膜９を堆積する。
１ゲート絶縁膜５ａおよびゲート絶縁膜５ｂをエッチン
グにより除去した後、ＣＶＤ法を用いて半導体基板１の
全面に膜厚２０nm程度の酸化シリコン膜９を堆積する。
【００７４】次に、図１７に示すように、上記酸化シリ
コン膜９をマスクにしてメモリセル形成領域に不純物を
イオン注入し、９５０℃程度の熱処理で不純物を引伸し
拡散することにより、メモリセルのソース、ドレイン、
かつ第１データ線を構成するｎ+ 埋込み層１０とｐ型半
導体領域１１とを形成する。
コン膜９をマスクにしてメモリセル形成領域に不純物を
イオン注入し、９５０℃程度の熱処理で不純物を引伸し
拡散することにより、メモリセルのソース、ドレイン、
かつ第１データ線を構成するｎ+ 埋込み層１０とｐ型半
導体領域１１とを形成する。
【００７５】上記ｎ+ 埋込み層１０は、ｎ型不純物であ
るヒ素を１〜５×１０15/cm2程度またはこれに加えてリ
ンを１×１０15/cm2程度導入することにより形成する。
また、このｎ+ 埋込み層１０の下部のｐ型半導体領域１
１は、ｐ型不純物であるホウ素を１×１０14/cm2程度導
入することにより形成する。
るヒ素を１〜５×１０15/cm2程度またはこれに加えてリ
ンを１×１０15/cm2程度導入することにより形成する。
また、このｎ+ 埋込み層１０の下部のｐ型半導体領域１
１は、ｐ型不純物であるホウ素を１×１０14/cm2程度導
入することにより形成する。
【００７６】また、図示は省略するが、上記酸化シリコ
ン膜９をマスクにしてトランスファＭＩＳＦＥＴ形成領
域にリンを１〜５×１０15/cm2程度イオン注入すること
により、トランスファＭＩＳＦＥＴのソース、ドレイン
を構成するｎ型半導体領域を形成する。
ン膜９をマスクにしてトランスファＭＩＳＦＥＴ形成領
域にリンを１〜５×１０15/cm2程度イオン注入すること
により、トランスファＭＩＳＦＥＴのソース、ドレイン
を構成するｎ型半導体領域を形成する。
【００７７】このように、本実施例のフラッシュメモリ
の製造方法は、メモリセルのフローティングゲートを構
成する第１導体層６に対して自己整合的にｎ+ 埋込み層
１０を形成する。従って、ｎ+ 埋め込み層を形成する際
に使用するフォトマスクとフローティングゲート加工用
のフォトマスクとの合わせ余裕を必要する従来技術に比
べて、メモリセルサイズを微細化することができる。
の製造方法は、メモリセルのフローティングゲートを構
成する第１導体層６に対して自己整合的にｎ+ 埋込み層
１０を形成する。従って、ｎ+ 埋め込み層を形成する際
に使用するフォトマスクとフローティングゲート加工用
のフォトマスクとの合わせ余裕を必要する従来技術に比
べて、メモリセルサイズを微細化することができる。
【００７８】また、本実施例のフラッシュメモリの製造
方法は、イオン注入法でｎ+ 埋込み層１０を形成する
際、第１導体層６の上部の第２ゲート絶縁膜７の上に酸
化シリコン膜８が保護膜として設けられているので、イ
オン注入のダメージによる第２ゲート絶縁膜７の劣化を
有効に防止することができる。
方法は、イオン注入法でｎ+ 埋込み層１０を形成する
際、第１導体層６の上部の第２ゲート絶縁膜７の上に酸
化シリコン膜８が保護膜として設けられているので、イ
オン注入のダメージによる第２ゲート絶縁膜７の劣化を
有効に防止することができる。
【００７９】次に、上記イオン注入のマスクに用いた酸
化シリコン膜９および第２ゲート絶縁膜７上の酸化シリ
コン膜８をエッチングにより除去した後、図１８に示す
ように、熱酸化法を用いてメモリセルのｎ+ 埋込み層１
０の上部と第１導体層６の側壁とに膜厚１００〜３００
nm程度の酸化シリコン膜１２を形成する。また、図示は
省略するが、このとき同時にトランスファＭＩＳＦＥＴ
のｎ型半導体領域の上部と第１導体層６の側壁にも上記
酸化シリコン膜１２を形成する。
化シリコン膜９および第２ゲート絶縁膜７上の酸化シリ
コン膜８をエッチングにより除去した後、図１８に示す
ように、熱酸化法を用いてメモリセルのｎ+ 埋込み層１
０の上部と第１導体層６の側壁とに膜厚１００〜３００
nm程度の酸化シリコン膜１２を形成する。また、図示は
省略するが、このとき同時にトランスファＭＩＳＦＥＴ
のｎ型半導体領域の上部と第１導体層６の側壁にも上記
酸化シリコン膜１２を形成する。
【００８０】次に、図１９に示すように、ＣＶＤ法を用
いて半導体基板１の全面に膜厚１０〜１５nm程度の窒化
シリコン膜１３を堆積する。この窒化シリコン膜１３
は、図示しない周辺回路形成領域の半導体基板１の表面
の酸化シリコン膜をエッチングにより除去し、新たにロ
ジック系ＭＩＳＦＥＴのゲート絶縁膜を形成する際のマ
スクとして用いる。
いて半導体基板１の全面に膜厚１０〜１５nm程度の窒化
シリコン膜１３を堆積する。この窒化シリコン膜１３
は、図示しない周辺回路形成領域の半導体基板１の表面
の酸化シリコン膜をエッチングにより除去し、新たにロ
ジック系ＭＩＳＦＥＴのゲート絶縁膜を形成する際のマ
スクとして用いる。
【００８１】なお、図示は省略するが、半導体基板１上
に窒化シリコン膜１３を堆積する上記手段に代えて、第
１導体層６の上部の第２ゲート絶縁膜７をエッチングに
より除去した後、半導体基板１の全面に酸化シリコンと
窒化シリコンとの２層膜からなる絶縁膜、または酸化シ
リコン、窒化シリコン、酸化シリコンおよび窒化シリコ
ンの４層膜からなる絶縁膜を堆積してもよい。
に窒化シリコン膜１３を堆積する上記手段に代えて、第
１導体層６の上部の第２ゲート絶縁膜７をエッチングに
より除去した後、半導体基板１の全面に酸化シリコンと
窒化シリコンとの２層膜からなる絶縁膜、または酸化シ
リコン、窒化シリコン、酸化シリコンおよび窒化シリコ
ンの４層膜からなる絶縁膜を堆積してもよい。
【００８２】上記絶縁膜は、メモリセルの第２ゲート絶
縁膜として用いられると共に、前記窒化シリコン膜１３
と同様、周辺回路形成領域の半導体基板１の表面の酸化
シリコン膜をエッチングにより除去し、新たにロジック
系ＭＩＳＦＥＴのゲート絶縁膜を形成する際のマスクと
して用いられる。
縁膜として用いられると共に、前記窒化シリコン膜１３
と同様、周辺回路形成領域の半導体基板１の表面の酸化
シリコン膜をエッチングにより除去し、新たにロジック
系ＭＩＳＦＥＴのゲート絶縁膜を形成する際のマスクと
して用いられる。
【００８３】次に、半導体基板１の全面に第２導体層
（図示せず）を形成した後、図２０および図１５に示す
ように、この第２導体層をパターニングしてメモリセル
のコントロールゲート（ワード線）１４を形成する。こ
の第２導体層は、ＣＶＤ法を用いて堆積したｎ型多結晶
シリコンの上部にタングステンシリサイドを積層したポ
リサイド膜からなる。
（図示せず）を形成した後、図２０および図１５に示す
ように、この第２導体層をパターニングしてメモリセル
のコントロールゲート（ワード線）１４を形成する。こ
の第２導体層は、ＣＶＤ法を用いて堆積したｎ型多結晶
シリコンの上部にタングステンシリサイドを積層したポ
リサイド膜からなる。
【００８４】また、このとき同時にメモリセル形成領域
の窒化シリコン膜１３、第２ゲート絶縁膜７および第１
導体層６をパターニングしてフローティングゲート６ａ
を形成することにより、メモリセルを構成するＭＩＳＦ
ＥＴが完成する。なお、除去された第１導体層６は、図
１５に一点鎖線で示してある。
の窒化シリコン膜１３、第２ゲート絶縁膜７および第１
導体層６をパターニングしてフローティングゲート６ａ
を形成することにより、メモリセルを構成するＭＩＳＦ
ＥＴが完成する。なお、除去された第１導体層６は、図
１５に一点鎖線で示してある。
【００８５】次に、図２１に示すように、半導体基板１
の全面に層間絶縁膜１５を形成し、トランスファＭＩＳ
ＦＥＴのゲートを構成する第１導体層６および同図には
示さないトランスファＭＩＳＦＥＴのソース、ドレイン
のそれぞれの上部の層間絶縁膜１５を開孔してコンタク
トホール１６を形成した後、層間絶縁膜１５の上部に第
２データ線を構成するＡｌ配線１７を形成する。
の全面に層間絶縁膜１５を形成し、トランスファＭＩＳ
ＦＥＴのゲートを構成する第１導体層６および同図には
示さないトランスファＭＩＳＦＥＴのソース、ドレイン
のそれぞれの上部の層間絶縁膜１５を開孔してコンタク
トホール１６を形成した後、層間絶縁膜１５の上部に第
２データ線を構成するＡｌ配線１７を形成する。
【００８６】上記層間絶縁膜１５は、ＣＶＤ法を用いて
堆積した酸化シリコン膜とＰＳＧ(Phospho Silicate Gl
ass)膜またはＢＰＳＧ(Boro Phospho Silicate Glass)
膜との２層膜からなる。また、Ａｌ配線１７は、スパッ
タ法を用いて層間絶縁膜１５の上部に堆積したＡｌ−Ｓ
ｉ−Ｃｕ合金膜をパターニングして形成する。
堆積した酸化シリコン膜とＰＳＧ(Phospho Silicate Gl
ass)膜またはＢＰＳＧ(Boro Phospho Silicate Glass)
膜との２層膜からなる。また、Ａｌ配線１７は、スパッ
タ法を用いて層間絶縁膜１５の上部に堆積したＡｌ−Ｓ
ｉ−Ｃｕ合金膜をパターニングして形成する。
【００８７】次に、図２２に示すように、半導体基板１
の全面に層間絶縁膜１８を形成し、トランスファＭＩＳ
ＦＥＴのゲートを構成する第１導体層６の上部の層間絶
縁膜１８を開孔してスルーホール１９を形成した後、層
間絶縁膜１８の上部にＡｌ配線２０を形成することによ
り、トランスファＭＩＳＦＥＴのゲートを構成する第１
導体層６をＡｌ配線１７を介してＡｌ配線２０によりシ
ャントする。
の全面に層間絶縁膜１８を形成し、トランスファＭＩＳ
ＦＥＴのゲートを構成する第１導体層６の上部の層間絶
縁膜１８を開孔してスルーホール１９を形成した後、層
間絶縁膜１８の上部にＡｌ配線２０を形成することによ
り、トランスファＭＩＳＦＥＴのゲートを構成する第１
導体層６をＡｌ配線１７を介してＡｌ配線２０によりシ
ャントする。
【００８８】上記層間絶縁膜１８は、ＣＶＤ法を用いて
堆積した酸化シリコン膜の中間にスピンオングラス膜を
挟んだ３層膜からなる。また、Ａｌ配線２０は、スパッ
タ法を用いて層間絶縁膜１８の上部に堆積したＡｌ−Ｓ
ｉ−Ｃｕ合金膜をパターニングして形成する。
堆積した酸化シリコン膜の中間にスピンオングラス膜を
挟んだ３層膜からなる。また、Ａｌ配線２０は、スパッ
タ法を用いて層間絶縁膜１８の上部に堆積したＡｌ−Ｓ
ｉ−Ｃｕ合金膜をパターニングして形成する。
【００８９】その後、半導体基板１の全面に図示しない
パッシベーション膜を形成することにより、本実施例の
半導体集積回路装置が完成する。このパッシベーション
膜は、ＣＶＤ法で堆積した酸化シリコン膜と窒化シリコ
ン膜との積層膜からなる。
パッシベーション膜を形成することにより、本実施例の
半導体集積回路装置が完成する。このパッシベーション
膜は、ＣＶＤ法で堆積した酸化シリコン膜と窒化シリコ
ン膜との積層膜からなる。
【００９０】図２３は、上記図２２の製造工程に対応す
る半導体基板１の平面図であり、同図の横方向に沿って
トランスファＭＩＳＦＥＴのゲート（第１導体層６）が
延在し、その上部には、これと重なるようにしてシャン
ト用のＡｌ配線２０が延在している。このＡｌ配線２０
は、メモリアレイ端部のフィールド絶縁膜３の上部にお
いて、スルーホール１９、Ａｌ配線２０およびコンタク
トホール１６を介してトランスファＭＩＳＦＥＴのゲー
ト（第１導体層６）に接続されている。
る半導体基板１の平面図であり、同図の横方向に沿って
トランスファＭＩＳＦＥＴのゲート（第１導体層６）が
延在し、その上部には、これと重なるようにしてシャン
ト用のＡｌ配線２０が延在している。このＡｌ配線２０
は、メモリアレイ端部のフィールド絶縁膜３の上部にお
いて、スルーホール１９、Ａｌ配線２０およびコンタク
トホール１６を介してトランスファＭＩＳＦＥＴのゲー
ト（第１導体層６）に接続されている。
【００９１】このように、本実施例によれば、多結晶シ
リコンからなるトランスファＭＩＳＦＥＴＴ0 〜Ｔ8 の
ゲートがＡｌ配線２０によりシャントされている。
リコンからなるトランスファＭＩＳＦＥＴＴ0 〜Ｔ8 の
ゲートがＡｌ配線２０によりシャントされている。
【００９２】これにより、トランスファＭＩＳＦＥＴＴ
0 〜Ｔ8 のゲートの寄生抵抗（ＲT) がメモリセルＡ0
〜Ａ7 、Ｂ0 〜Ｂ7 のコントロールゲート（ワード線Ｗ
A0〜ＷA15 、ＷB0〜ＷB15)の寄生抵抗（ＲW ) よりも小
さくなり、選択されたメモリセルＡ0 〜Ａ7 、Ｂ0 〜Ｂ
7 のドレインが選択レベル“Ｈ”になるまでの遅延時間
（ＴDB) は、ワード線ＷA0〜ＷA15 、ＷB0〜ＷB15 の遅
延時間（ＴW ) よりも小さくなるので、従来技術に比べ
てメモリセルＡ0 〜Ａ7 、Ｂ0 〜Ｂ7 の読出し速度を大
幅に短縮することができる。
0 〜Ｔ8 のゲートの寄生抵抗（ＲT) がメモリセルＡ0
〜Ａ7 、Ｂ0 〜Ｂ7 のコントロールゲート（ワード線Ｗ
A0〜ＷA15 、ＷB0〜ＷB15)の寄生抵抗（ＲW ) よりも小
さくなり、選択されたメモリセルＡ0 〜Ａ7 、Ｂ0 〜Ｂ
7 のドレインが選択レベル“Ｈ”になるまでの遅延時間
（ＴDB) は、ワード線ＷA0〜ＷA15 、ＷB0〜ＷB15 の遅
延時間（ＴW ) よりも小さくなるので、従来技術に比べ
てメモリセルＡ0 〜Ａ7 、Ｂ0 〜Ｂ7 の読出し速度を大
幅に短縮することができる。
【００９３】また、メモリセルＡにデータを書込む場
合、トランスファＭＩＳＦＥＴＴ0 〜Ｔ8 を介してメモ
リセルＡのドレインに接続されたｎ+ 埋込層１０に書込
み電流を供給するので、トランスファＭＩＳＦＥＴＴ0
〜Ｔ8 のゲート幅（Ｗ）は大きい方が書込電流が大きく
なり、書込み効率が向上する。
合、トランスファＭＩＳＦＥＴＴ0 〜Ｔ8 を介してメモ
リセルＡのドレインに接続されたｎ+ 埋込層１０に書込
み電流を供給するので、トランスファＭＩＳＦＥＴＴ0
〜Ｔ8 のゲート幅（Ｗ）は大きい方が書込電流が大きく
なり、書込み効率が向上する。
【００９４】しかし、書込み効率を向上させるためにト
ランスファＭＩＳＦＥＴＴ0 〜Ｔ８のゲート幅（Ｗ）を
大きくすると、そのゲート容量（寄生容量（ＣＴ ））
が大きくなるため、その遅延時間（ＴDB＝ＣT ×ＲT ）
が大きくなり、読出し速度が低下するおそれがある。
ランスファＭＩＳＦＥＴＴ0 〜Ｔ８のゲート幅（Ｗ）を
大きくすると、そのゲート容量（寄生容量（ＣＴ ））
が大きくなるため、その遅延時間（ＴDB＝ＣT ×ＲT ）
が大きくなり、読出し速度が低下するおそれがある。
【００９５】これに対し、本実施例では、トランスファ
ＭＩＳＦＥＴＴ0 〜Ｔ8 のゲートをＡｌ配線２０でシャ
ントすることにより、ゲートの寄生抵抗（ＲT ) を低減
しているので、書込み効率を低減させずに遅延時間（Ｔ
DB) を低減して読出し速度を向上させることができる。
ＭＩＳＦＥＴＴ0 〜Ｔ8 のゲートをＡｌ配線２０でシャ
ントすることにより、ゲートの寄生抵抗（ＲT ) を低減
しているので、書込み効率を低減させずに遅延時間（Ｔ
DB) を低減して読出し速度を向上させることができる。
【００９６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００９７】前記実施例では、フラッシュメモリのフロ
ーティングゲートとトランスファＭＩＳＦＥＴのゲート
を同一層の多結晶シリコンで構成したが、フラッシュメ
モリのフローティングゲートとトランスファＭＩＳＦＥ
Ｔのゲートを同一層のポリサイドで構成する場合や、フ
ラッシュメモリのコントロールゲートとトランスファＭ
ＩＳＦＥＴのゲートを同一層の多結晶シリコンまたはポ
リサイドで構成する場合にも適用することができる。
ーティングゲートとトランスファＭＩＳＦＥＴのゲート
を同一層の多結晶シリコンで構成したが、フラッシュメ
モリのフローティングゲートとトランスファＭＩＳＦＥ
Ｔのゲートを同一層のポリサイドで構成する場合や、フ
ラッシュメモリのコントロールゲートとトランスファＭ
ＩＳＦＥＴのゲートを同一層の多結晶シリコンまたはポ
リサイドで構成する場合にも適用することができる。
【００９８】前記実施例では、ゲート負バイアス方式で
データの消去を行うフラッシュメモリの製造方法を説明
したが、半導体基板に高電位〔ＶPP〕を印加してデータ
の消去を行う基板正バイアス方式のフラッシュメモリの
製造方法などにも適用することができる。
データの消去を行うフラッシュメモリの製造方法を説明
したが、半導体基板に高電位〔ＶPP〕を印加してデータ
の消去を行う基板正バイアス方式のフラッシュメモリの
製造方法などにも適用することができる。
【００９９】上記の場合のウエル形成方法としては、
ｎ型の半導体基板を使用し、メモリセル形成領域にｐウ
エルを形成する方法、ｐ型の半導体基板を使用してメ
モリセル形成領域に深いｎウエルを形成し、このｎウエ
ル内にｐウエルを形成する方法、ｐ型の半導体基板を
使用して深いｎウエルを形成し、メモリセル形成領域の
深いｎウエル内にｐウエルを形成する方法、などがあ
る。
ｎ型の半導体基板を使用し、メモリセル形成領域にｐウ
エルを形成する方法、ｐ型の半導体基板を使用してメ
モリセル形成領域に深いｎウエルを形成し、このｎウエ
ル内にｐウエルを形成する方法、ｐ型の半導体基板を
使用して深いｎウエルを形成し、メモリセル形成領域の
深いｎウエル内にｐウエルを形成する方法、などがあ
る。
【０１００】前記実施例では、フラッシュメモリおよび
その製造方法を説明したが、ＥＥＰＲＯＭおよびその製
造方法に適用することもできる。
その製造方法を説明したが、ＥＥＰＲＯＭおよびその製
造方法に適用することもできる。
【０１０１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１０２】(1) 本発明によれば、不揮発性メモリのコ
ントロールゲートまたはフローティングゲートと同一の
導電材料で構成されたトランスファＭＩＳＦＥＴのゲー
トを前記導電材料よりも低抵抗の導電材料からなる配線
でシャントすることにより、トランスファＭＩＳＦＥＴ
のゲートの寄生抵抗を不揮発性メモリのコントロールゲ
ート（ワード線）の寄生抵抗よりも小さくすることがで
きるので、不揮発性メモリの読出し速度を短縮すること
ができる。
ントロールゲートまたはフローティングゲートと同一の
導電材料で構成されたトランスファＭＩＳＦＥＴのゲー
トを前記導電材料よりも低抵抗の導電材料からなる配線
でシャントすることにより、トランスファＭＩＳＦＥＴ
のゲートの寄生抵抗を不揮発性メモリのコントロールゲ
ート（ワード線）の寄生抵抗よりも小さくすることがで
きるので、不揮発性メモリの読出し速度を短縮すること
ができる。
【０１０３】(2) 本発明によれば、不揮発性メモリのフ
ローティングゲートを構成する第１導体層に対して自己
整合的に半導体領域を形成するので、この半導体領域を
形成する際に使用するフォトマスクとフローティングゲ
ート加工用のフォトマスクとの合わせ余裕を必要する従
来技術に比べてメモリセルサイズを微細化することがで
きる。
ローティングゲートを構成する第１導体層に対して自己
整合的に半導体領域を形成するので、この半導体領域を
形成する際に使用するフォトマスクとフローティングゲ
ート加工用のフォトマスクとの合わせ余裕を必要する従
来技術に比べてメモリセルサイズを微細化することがで
きる。
【０１０４】(3) 本発明によれば、イオン注入法により
半導体領域を形成する際、不揮発性メモリの第２ゲート
絶縁膜の一部を構成する窒化シリコン膜の上部に酸化シ
リコン膜を設けておくことにより、イオン注入による窒
化シリコン膜のダメージを防止することができるので、
第２ゲート絶縁膜の劣化を防止することができる。
半導体領域を形成する際、不揮発性メモリの第２ゲート
絶縁膜の一部を構成する窒化シリコン膜の上部に酸化シ
リコン膜を設けておくことにより、イオン注入による窒
化シリコン膜のダメージを防止することができるので、
第２ゲート絶縁膜の劣化を防止することができる。
【図１】本発明の一実施例である不揮発性メモリの回路
構成を示す図である。
構成を示す図である。
【図２】本発明の不揮発性メモリのデータ書込み動作を
説明する図である。
説明する図である。
【図３】本発明の不揮発性メモリのデータ読出し動作を
説明する図である。
説明する図である。
【図４】本発明の不揮発性メモリを搭載したマイクロコ
ンピュータのブロック図である
ンピュータのブロック図である
【図５】本発明の不揮発性メモリを有するＲＯＭの回路
構成を示す図である。
構成を示す図である。
【図６】(a) は、メモリマットのブロック構成を示す図
であり、(b) は、このブロック構成に対応する消去ブロ
ック指定レジスタの構成を示す図である。
であり、(b) は、このブロック構成に対応する消去ブロ
ック指定レジスタの構成を示す図である。
【図７】本発明の他の実施例である不揮発性メモリの回
路構成を示す図である。
路構成を示す図である。
【図８】本発明の他の実施例である不揮発性メモリの回
路構成を示す図である。
路構成を示す図である。
【図９】図８に示す不揮発性メモリの書込みおよび読出
し動作を説明する図である。
し動作を説明する図である。
【図１０】本発明の他の実施例である不揮発性メモリの
回路構成を示す図である。
回路構成を示す図である。
【図１１】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施例である不揮発性メモリの製
造方法を示すメモリマットの要部平面図である。
造方法を示すメモリマットの要部平面図である。
【図１５】本発明の一実施例である不揮発性メモリの製
造方法を示すメモリマットの要部平面図である。
造方法を示すメモリマットの要部平面図である。
【図１６】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施例である不揮発性メモリの製
造方法を示すメモリマットの要部平面図である。
造方法を示すメモリマットの要部平面図である。
【符号の説明】 １ 半導体基板 ２ ｐウエル ３ フィールド絶縁膜 ４ チャネルストッパ領域 ５ａ 第１ゲート絶縁膜 ５ｂ ゲート絶縁膜 ６ 第１導体層 ６ａ フローティングゲート ７ 第２ゲート絶縁膜 ８ 酸化シリコン膜 ９ 酸化シリコン膜 １０ ｎ+ 埋込み層 １１ ｐ形半導体領域 １２ 酸化シリコン膜 １３ 窒化シリコン膜 １４ コントロールゲート １５ 層間絶縁膜 １６ コンタクトホール １７ Ａｌ配線 １８ 層間絶縁膜 １９ スルーホール ２０ Ａｌ配線 Ａ0 〜Ａ7 メモリセル Ｂ0 〜Ｂ7 メモリセル Ｄ0 〜Ｄ4 第２データ線 ｄ0 〜ｄ8 ｎ+ 埋込み層 ｐ ｐチャネル型ＭＩＳＦＥＴ ＳＷ−Ａ スイッチ ＳＷ−Ｂ スイッチ ＳＷ−Ｃ スイッチ ＳＷ−Ｄ スイッチ Ｔ0 〜Ｔ8 トランスファＭＩＳＦＥＴ ｔ0 、ｔ1 スイッチ ＷA 、ＷB ブロック選択ワード線 ＷA0〜ＷA15 ワード線 ＷB0〜ＷB15 ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 寺沢 正明 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 松原 清 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内
Claims (8)
- 【請求項１】 第１ゲート絶縁膜、フローティングゲー
ト、第２ゲート絶縁膜およびコントロールゲートを有す
るＭＩＳＦＥＴで構成された電気的に書込み、消去可能
な不揮発性メモリの複数をマトリクス状に配置したメモ
リアレイを有し、前記メモリアレイは、前記不揮発性メ
モリのコントロールゲートに接続されたワード線を１本
以上含む複数のブロックに分割され、前記それぞれのブ
ロック内の不揮発性メモリのソース、ドレインは、ブロ
ック毎に分割して形成された第１データ線に接続され、
前記第１データ線は、前記ブロックを選択するトランス
ファＭＩＳＦＥＴを介して第２データ線に接続され、前
記トランスファＭＩＳＦＥＴのゲートは、前記不揮発性
メモリのコントロールゲートまたはフローティングゲー
トと同一の導電材料により構成されてなる半導体集積回
路装置であって、前記トランスファＭＩＳＦＥＴのゲー
トを前記不揮発性メモリのコントロールゲートまたはフ
ローティングゲートを構成する導電材料よりも低抵抗の
導電材料からなる配線によりシャントしたことを特徴と
する半導体集積回路装置。 - 【請求項２】 第１データ線を半導体基板に埋込んだこ
とを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 トランスファＭＩＳＦＥＴのゲートは、
多結晶シリコンまたはポリサイドからなり、前記トラン
スファＭＩＳＦＥＴのゲートをシャントする配線は、Ａ
ｌ系導電材料からなることを特徴とする請求項１または
２記載の半導体集積回路装置。 - 【請求項４】 トランスファＭＩＳＦＥＴのゲートをシ
ャントする配線を第２データ線よりも上層の配線層に設
け、前記配線を前記第２データ線と同一の配線層に設け
た配線を介して前記トランスファＭＩＳＦＥＴのゲート
に接続したことを特徴とする請求項１、２または３記載
の半導体集積回路装置。 - 【請求項５】 トランスファＭＩＳＦＥＴのゲートをシ
ャントする配線を前記トランスファＭＩＳＦＥＴのゲー
トと重なるように配置したことを特徴とする請求項４記
載の半導体集積回路装置。 - 【請求項６】 不揮発性メモリは、フラッシュメモリで
あることを特徴とする請求項１、２、３、４または５記
載の半導体集積回路装置。 - 【請求項７】 マイクロコンピュータであることを特徴
とする請求項１、２、３、４、５または６記載の半導体
集積回路装置。 - 【請求項８】 第１ゲート絶縁膜、フローティングゲー
ト、第２ゲート絶縁膜およびコントロールゲートを有す
るＭＩＳＦＥＴで構成された電気的に書込み、消去可能
な不揮発性メモリの製造方法であって、半導体基板上に
第１ゲート絶縁膜、フローティングゲート用第１導体
層、少なくともその最上層が第２ゲート絶縁膜用の窒化
シリコン膜からなる絶縁膜および酸化シリコン膜を順次
形成する工程、前記酸化シリコン膜、絶縁膜および第１
導体層をストライプ状にパターニングする工程、前記ス
トライプ状にパターニングした酸化シリコン膜をマスク
にして半導体基板に前記半導体基板と逆導電型の不純物
をイオン注入して半導体領域を形成する工程を有するこ
とを特徴とする半導体集積回路装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20833792A JP3433808B2 (ja) | 1992-08-05 | 1992-08-05 | 半導体集積回路装置 |
| KR1019930014279A KR100298546B1 (ko) | 1992-08-05 | 1993-07-27 | 반도체집적회로장치및그제조방법 |
| US08/098,779 US5445987A (en) | 1992-08-05 | 1993-07-29 | Method of manufacturing a nonvolatile memory including a memory cell having a MISFET |
| US08/427,253 US5610420A (en) | 1992-08-05 | 1995-04-24 | Semiconductor integrated circuit device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20833792A JP3433808B2 (ja) | 1992-08-05 | 1992-08-05 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661458A true JPH0661458A (ja) | 1994-03-04 |
| JP3433808B2 JP3433808B2 (ja) | 2003-08-04 |
Family
ID=16554606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20833792A Expired - Lifetime JP3433808B2 (ja) | 1992-08-05 | 1992-08-05 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5445987A (ja) |
| JP (1) | JP3433808B2 (ja) |
| KR (1) | KR100298546B1 (ja) |
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