JP2565213B2

JP2565213B2 - 読み出し専用メモリ装置

Info

Publication number: JP2565213B2
Application number: JP28016289A
Authority: JP
Inventors: 明中川原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-10-27
Filing date: 1989-10-27
Publication date: 1996-12-18
Anticipated expiration: 2011-12-18
Also published as: KR100223130B1; DE69024173T2; KR910008846A; EP0424964A3; JPH03142877A; US5278089A; US5202848A; DE69024173D1; US5401990A; EP0424964B1; EP0424964A2

Description

【発明の詳細な説明】〔産業上利用分野〕本発明は、メモリセルにプログラムされたデータを読
み出して使用する読み出し専用メモリ装置及びその製造
方法に関し、特にNOR型セルを有する読み出し専用メモ
リ装置に関する。

〔発明の概要〕

本発明は、NOR型セルに有する読み出し専用メモリ装
置において、マトリクス状にセルを構成するMISトラン
ジスタが配列され、各列で共通とされ且つワード線の延
長される方向に隣接するセルで共用する副ビット線と副
カラム線を交互に配設し、複数の副ビット線と副カラム
線からなる群を選択する第１の選択手段と、その群の中
の副ビット線を選択する第２の選択手段及び副カラム線
を選択する第３の選択手段とを設け、それぞれ主ビット
線および主カラム線に接続することにより、高密度に配
列されたメモリトランジスタからの高速な読み出しを実
現するものである。

〔従来の技術〕

大量のデータを格納し、必要な時に読み出して用いる
読み出し専用メモリ装置（ROM）は、OA機器、コンピュ
ータ等の普及とともに、その集積化が要求されている。
ところで、そのような高集積化を実現するための構造の
一例として、NAND型セルの回路構成のものでは、２層の
ポリシリコン層からなるゲート電極層と、浅い溝（所謂
シャロートレンチ構造）を有した所謂マルチゲート構造
のマスクROMが知られる（例えば、月刊Semiconductro W
orld 1987年10月号、33〜38頁、“シャロートレンチを
用いた8M、16M マスクROM"参照。）。また、NOR型のセ
ルを有する例としては、ソース・ドレイン領域を拡散領
域で構成するマスクROMが知られている（例えば、1988
Symposium on VLSIcircuits（日本応用物理学会）資
料、VL−7,85〜86頁“16Mb ROM DESIGN USING BANK SEL
ECT ARCHITECTURE"参照）。

ここで、18図は、そのNOR型のセルを有するマスクROM
の要部の回路図である。このマスクROMでは、マトリク
ス状に配列されワード線W₁〜W₈より選択されるメモリセ
ル200が各々１つのMOSトランジスタで構成され、拡散領
域からなるソース・ドレイン領域がそのまま各列で共通
のビット線205、206、207とされる。このマスクROMで
は、仮想接地線201と主ビット線202が交互に形成され、
且つワード線の延長方向と垂直な方向を長手方向として
形成される。これら仮想接地線201と主ビット線202は、
メモリセルのブロックの一方と他方とで、異なる列に接
続するようにビット線１本分だけシフトするように配線
されている。従って、選択トランジスタ203、204を択一
的に選択（バンクセレクト）することで、同じビット線
が仮想接地線201に接続したり、主ビット線202に接続し
たりする。読み出しは、列選択トランジスタ208により
或る列を選択し、１つのワード線を選択することで、デ
ータが主ビット線202とセンスアンプ209を介して読みだ
され出力端子にデータが現れることになる。

図19は、図18に示したマスクROMのレイアウトであ
る。図中、散点を付した領域はポリシリコン層であり、
それぞれＸ方向を長手方向として互いに平行に形成され
る。Ｙ方向で一対のコンタクトホール211に挟まれた領
域がメモリブロックであり、コンタクトホール211の形
成される領域の拡散領域213は略Ｈ字状のパターンとさ
れている。太い実線で囲まれた拡散領域205〜207…は、
ソース・ドレイン領域として機能するビット線である。
各セルのトランジスタのチャンネルは、ワード線W₁〜W₈
の下部に形成される。そして、このチャンネルにマスク
パターン212を利用して不純物を導入することでプログ
ラムが行われる。また、バンクセレクトに用いられる選
択トランジスタ203のゲート電極SE_i、SE_i-1や選択トラ
ンジスタ204のゲート電極SO_i、SO_i+1は、上記ワード線W
₁〜W₈と平行に延在され、上記メモリブロックを挟むよ
うに配設されている。

〔発明が解決しようとする課題〕

しかしながら、上記NAND型セルでは、高集積化を図り
直列接続されるトランジスタの数を増大させた場合に、
メモリセルの駆動力が低下することになる。一方、NOR
型セルのマスクROMでは、レイアウト上、次のような問
題が生じる。

すなわち、各セルのトランジスタのチャンネルは、ワ
ード線W₁〜W₈の下部に形成され、そのチャンネル方向は
図中Ｘ方向である。ところが、バンクセレクト用の選択
トランジスタ203、204は、そのゲート電極SE_i、SE_i-1、
SO_i、SO_i+1がワード線W₁〜W₈と平行に延在されているに
も拘わらず、ビット線205〜207…と略Ｈ字状の拡散領域
213の間にチャンネルが形成されるため、チャンネル方
向は図中Ｙ方向となる。従って、このバンクセレクト用
の選択トランジスタ203、204では、各ゲート電極SE_i、S
E_i-1、SO_i、SO_i+1の下部において隣接するチャンネルと
の間にチャンネルスッパー領域を形成する必要が生じて
いる。このため、メモリセルの領域では、ワード線W₁〜
W₈と整合的にチャンネルストッパー用のイオン注入を行
えば良いが、その選択トランジスタ203、204の領域で
は、メモリセルの領域とは別個のイオン注入が必要であ
り、そのチャンネルストッパー領域はポリシリコン層と
整合的には形成できないために、マスクずれを考慮した
マージンが不可欠とされる。このようなマージンが必要
となる結果、逆にメモリブロック側の領域が制約を受け
ることになり、集積度を向上させることが困難になる。

そこで、本発明は、高集積化を図るとともに、小型化
を図ることのできる読み出し専用メモリ装置を提供する
ことを目的とする。

〔課題を解決するための手段〕

上述の目的を達成するために、本発明の読み出し専用
メモリ装置は、行毎に配置されるワード線と、列毎にワ
ード線と略直交して配置される副ビット線と、副ビット
線の間に、副ビット線と平行して配置される副カラム線
と、ワード線をゲート電極とし、副ビットと副カラム線
の間の領域をチャンネル領域とし、該チャンネル領域が
プログラムするデータに従って選択的に高い閾値電圧若
しくは低い閾値電圧とされるMISトランジスタが副ビッ
ト線と副カラム線を隣接する列と互いに共有して行列状
に配列されるメモリセルブロックと、副ビット線２本毎
に配置される主ビット線と、副カラム線２本毎に配置さ
れる主カラム線と、主ビット線の１つを選択的に情報読
み出し用の共通バス線に接続すると共に、該選択された
主ビット線に隣接する主カラム線の一つを選択的に接地
する第１の選択手段と、副ビット線のうち、奇数列又は
偶数列に属する副ビット線を選択的に主ビット線に接続
する第２の選択手段と、副カラム線のうち、奇数列また
は偶数列に属する副カラム線を選択的に主カラム線に接
続する第３の選択手段とを有し、第２の選択手段はメモ
リセルブロックを挟んで第３の選択手段と対向して配置
されている。

上記副ビット線は、上記ワード線と略直交して配置さ
れ各セル列の上記MISトランジスタで共通にソース・ド
レインの一方とされる。そして、上記副ビット線は、隣
接するセル列の一方と共通にデータ読み出しに用いられ
る。この副ビット線は、基板表面の拡散領域から構成す
ることができ、厚い絶縁膜の下部に形成することができ
る。また、これらビット線の終端部には負荷回路を設け
ることができる。

上記副カラム線は、上記各ビット線の間に該ビット線
と交互に配置されるように各々略平行して配される。こ
れら副カラム線は、隣接するセル列の他方と共通に用い
られ各セル列の上記MISトランジスタで共通にソース・
ドレインの他方とされる。各副カラム線は、その選択時
に、選択時の上記ワード線の電圧に対して上記MISトラ
ンジスタの上記低い閾値電圧以上であって上記高い閾値
電圧以下の電位差が与えられる。これら副カラム線も上
記副ビット線と同様に、基板表面の拡散領域から構成す
ることができ、厚い絶縁膜の下部に形成することができ
る。また、これらカラム線の終端部には負荷回路を設け
ることができる。

上記第１の選択手段は、各々複数本の上記ビット線と
上記カラム線からなる群を選択する。上記第２の選択手
段は、上記各群の中での上記ビット線を選択する。第２
の選択手段は、主ビット線に接続する構成を採ることが
できる。上記第３の選択手段は、上記各群の中での上記
カラム線を選択する。この第３の選択手段は、主カラム
線（仮想接地線）に隣接する構成にできる。１つの群
は、副ビット線を主体とする時では、例えば２本の副ビ
ット線と３本の副カラム線から構成でき、逆に副カラム
線を主体とする時では、例えば３本の副ビット線と２本
の副カラム線から構成できる。

ここで、上記第２の選択手段は、セルアレイを挟んで
第３の選択手段と対向して配置される構成とすることも
可能である。１つの群を構成する副ビット線又は副カラ
ム線の数を２本とした場合では、上記第２又は第３の選
択手段は一例として２つのMISトランジスタのチャンネ
ル方向をビット線と副カラム線の長手方向と略垂直な方
向にすることができる。

また、本発明の読み出し専用メモリ装置において、行
列状のセルを副ビット線の方向にブロック分割し、それ
ら各ブロックで上記第１の選択手段や上記負荷回路を共
通しても良い。

〔作用〕

副ビット線はデータの読み出しに、副カラム線は読み
出される定電位（例えば接地電位）を供給するために、
それぞれ不可欠であるが、副ビット線と副カラム線を交
互に配置し、ワード線の延長される方向で隣接するセル
の間で共通することで、副ビット線は定常的にビット線
として使用され、副カラム線も定常的に副カラム線とし
て使用される。従って、第18図の例のように、１つの拡
散副ビット線が副カラム線としても機能するようなこと
がなくなる。このように副ビット線と副カラム線を固定
的に交互に配列した場合、任意の群内の第１の選択手段
は、１つの群をなす範囲のビット線とカラム線の間隔の
内部に収まるように形成すればよくなり、ワード線の延
長方向での余裕が生ずる。特に第１の選択手段と第２の
選択手段をMISトランジスタで形成した時は、そのチャ
ンネル方向をメモリトランジスタと同じ方向にすること
もでき、チャンネルストッパー領域等をメモリセルと同
様に整合的に形成することができるようになる。

また、第２の選択手段と第３の選択手段をセルアレイ
を挟むように配置することで、平面的な配線で選択動作
が可能となる。

上記負荷回路は、高速動作を図る場合に必要であり、
セルをブロック分割した場合に、その負荷回路や第１の
選択手段を共通化することで、重複してこれらの回路を
形成しない分だけ面積の縮小化が可能である。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明す
る。

第１の実施例本実施例は、行列状に配列されるメモリセルを有し、
そのメモリセルのMOSトランジスタの各列共通のソース
・ドレイン領域が副ビット線と副カラム線とされ、これ
ら副ビット線と副カラム線が交互に配列される読み出し
専用メモリ装置（ROM）として用いられる。そのメモリ
セルの各MOSトランジスタのチャンネル領域には、選択
的に不純物がイオン注入され、プログラムが行われる。

全体の概略的な説明（第３図）読み出し専用メモリ装置は、例えば第３図に示すよう
な全体的な回路構成を有する。すなわち、読み出し専用
メモリ装置は、後述するように、メモリセルがマトリク
ス状に配列されてなるセルアレイ４を有し、それぞれセ
ルアレイ４内の行と列を選択するための行デコーダ６と
列デコーダ７を有している。これら行デコーダ６と列デ
コーダ７には、アドレスバッファ５から信号が送られ
る。このアドレスバッファ５からの信号は、外部からの
アドレス信号A_Xに基づき生成される。セルアレイ４から
のデータは、列デコーダ７を介してセンスアンプ８で増
幅され、さらに出力バッファ９に送られる。そして、そ
の出力バッファ９から外部に出力信号Doutが取り出され
る。

セルアレイの構成（第１図）次に、本実施例のROMのセルアレイ部分の構成につい
て、第１図を参照しながら説明する。なお、この第１図
は、ワード線の延長方向に連続的に繰り返した構造の一
部のみを取り出して図示している。また、ワード線の数
も第１図では、便宜上４本で説明しているが、実際は後
述するように８本に設定される。

まず、そのメモリセルブロック１には、行列状にセル
が配列される。この各セルは、１つのｎチャンネルMOS
トランジスタからなる。各MOSトランジスタの閾値電圧
は、それぞれプログラムされたデータに応じて高い閾値
電圧と低い閾値電圧に選択的に調整されている。これら
MOSトランジスタのゲート電極は、ワード線W₁〜W₄であ
り、図中横方向を長手方向として延在され、各行で共通
に用いられる。各セルのMOSトランジスタのソース・ド
レイン領域の一方は、副ビット線B₁₂、B₂₁、B₂₂、B₃₁と
され、各セルのMOSトランジスタのソース・ドレイン領
域の他方は、副カラム線C₁₁、C₁₂、C₂₁、C₂₂とされる。
これら副ビット線と副カラム線は、上記ワード線W₁〜W₄
と垂直な方向を長手方向として延在される。これら副ビ
ット線と副カラム線は、さらにワード線の延長方向に隣
接するMOSトランジスタで共用とされる。従って、副ビ
ット線B₁₂、B₂₁、B₂₂、B₃₁と副カラム線C₁₁、C₁₂、
C₂₁、C₂₂は、ワード線の延長方向に交互に形成され、副
ビット線B₁₂の次に副カラム線C₁₁が配され、その副カラ
ム線C₁₁の次にビット線B₂₁が配され、以下、同様にカラ
ム線とビット線が順番に位置する。

このようなメモリセルブロック１の一方の端部には、
各副ビット線B₁₂、B₂₁、B₂₂、B₃₁を択一的に主ビット線
B₁、B₂、B₃に接続するための第２の選択手段であるMOS
トランジスタT₁、T₂、T₃、T₄が設けられている。すなわ
ち、副ビット線B₁₂は、MOトランジスタT₁を介して主ビ
ット線B₁に接続され、副ビット線B₂₁は、MOSトランジス
タT₂を介して主ビット線B₂に接続され、副ビット線B₂₂
は、MOSトランジスタT₃を介して主ビット線B₂に接続さ
れ、副ビット線B₃₁は、MOSトランジスタT₄を介して主ビ
ット線B₃に接続される。このような接続関係から、主ビ
ット線は、第２の選択手段としてのMOSトランジスタに
よって、一対の副ビット線の一方と電気的に接続する。

ここで、MOSトランジスタT₁、T₃は、そのゲート電極
が選択線▲▼とされ、MOSトランジスタT₂、T
₄は、そのゲート電極が選択線WBSとされる。従って、選
択線▲▼と選択線WBSに供給される信号は、互い
に逆相とされる。従って、選択線WBSが高レベルの時、
例えば主ビット線B₂は、MOSトランジスタT₂を介してビ
ット線B₂₁に接続され、逆に選択線▲▼が高レベ
ルの時、同じ主ビット線B₂は、MOSトランジスタT₃を介
してビット線B₂₂に接続される。また、他の副ビット線
に関しても同様に動作する。

そのメモリセルブロック１の他方の端部には、MOSト
ランジスタT₅、T₆、T₇、T₈、T₉が配設されている。これ
らMOSトランジスタT₅、T₆、T₇、T₈、T₉は、主カラム線C
₁、C₂を各副カラム線₁₁、C₁₂、C₂₁、C₂₂に択一的に電気
的に接続されるためのスイッチとして用いられる。すな
わち、主カラム線C₁は、MOSトランジスタT₆を介して副
カラム線C₁₁に接続されるとともに、MOSトランジスタT₇
を介して副カラム線C₁₂に接続される。また、主カラム
線C₂は、MOSトランジスタT₈を介して副カラム線C₂₁に接
続されるとともに、MOSトランジスタT₉を介して副カラ
ム線C₂₂に接続される。さらに、他のビット線に関して
も同様である。そして、MOSトランジスタT₅、T₆、T₇、T
₈、T₉のうち、MOSトランジスタT₆、T₈は、そのゲート電
極が選択線▲▼とされ、MOTトランジスタT₅、
T₇、T₉は、そのゲート電極が選択線WCSとされる。そし
て、選択線▲▼に供給される信号と選択線WCSに
供給される信号は、互いに逆相とされる。従って、選択
線▲▼が高いレベルの時、MOSトランジスタT₆、T
₈がオン状態となって、主カラム線C₁が副カラム線C₁₁に
電気的に接続され、同時に、主カラム線C₂が副カラム線
C₂₁に電気的に接続される。また、逆に選択線WCSが高レ
ベルの時、MOSトランジスタT₇、T₉がオン状態となっ
て、主カラム線C₁が副カラム線C₁₂に電気的に接続さ
れ、これと同時に、主カラム線C₂が副カラム線C₂₂に電
気的に接続される。

このように各選択線に供給される各信号に応じて、各
副ビット線や各副カラム線に択一的に接続される主ビッ
ト線B₁、B₂、B₃や主カラム線C₁、C₂は、上記メモリセル
ブロック１をワード線の延長方向に垂直な方向に亘って
延在される。そして、各主ビット線B₁、B₂、B₃や主カラ
ム線C₁、C₂の一方の端部には、負荷回路３が接続され
る。この負荷回路３は、負荷トランジスタT₁₈、T₁₉、T
₂₀、T₂₁、T₂₂からなり、具体的には、主ビット線B₁に負
荷トランジスタT₁₈が接続され、主ビット線B₂に負荷ト
ランジスタT₂₀が接続され、主ビット線B₃に負荷トラン
ジスタT₂₂が接続され、主カラム線C₁に負荷トランジス
タT₁₉が接続され、主カラム線C₂に負荷トランジスタT₂₁
が接続される。これら主ビット線B₁、B₂、B₃や主カラム
線C₁、C₂は、各負荷トランジスタT₁₈、T₁₉、T₂₀、T₂₁、
T₂₂を介して電源電圧Vccが与えられる。各負荷トランジ
スタT₁₈、T₁₉、T₂₀、T₂₁、T₂₂のゲート電極は共通さ
れ、インピーダンスを制御するための信号Φ_１が供給さ
れる。

このような負荷回路３が配設されるメモリセルブロッ
ク１の反対側には、このメモリセルブロック１を挟んで
列選択回路２が配設される。この列選択回路２は、列デ
コーダーからの信号Y₁、Y₂に応じて、群単位でメモリセ
ルブロック１のある列を選択する。すなわち、上記信号
Y₁、Y₂によって、選択される主カラム線が決定される
が、その主カラム線がどのカラム線に接続されるかは、
MOSトランジスタT₅、T₆、T₇、T₈、T₉の動作によって決
定される。また、上記信号Y₁、Y₂によって選択される主
ビット線（本例では２本）は、決定されるが、その主ビ
ット線がどのカラム線に接続されるかは、MOSトランジ
スタT₁、T₂、T₃、T₄の動作によって決定される。

本実施例の列選択回路２では、信号Y₁、Y₂により主カ
ラム線を主体に選択し、その主カラム線に関連する主ビ
ット線が同時に選択されるようにしているが、信号Y₁、
Y₂により主ビット線を主体に選択するようにしても良
い。１つの群は、本実施例の場合、２本の副カラム線と
３本の副ビット線により構成される。すなわち、例え
ば、信号Y₁のみが高レベルとされて、信号Y₁にかかる列
が選択されており、未だ第２及び第３の選択手段が作動
しないものとすると、選択される可能性のある列は副カ
ラム線C₁₁、C₁₂のそれぞれ両側のセルだけとなり、その
群内部だけが読み出し可能となる。そして、その群の内
部での択一的な副ビット線、副カラム線の選択が第２の
選択手段と第３の選択手段によって行われる。

ここで、その列選択回路２について具体的な構成につ
いて説明すると、すなわち、主ビット線B₁は、MOSトラ
ンジスタT₁₀と図示しない１つのMOSトランジスタを介し
てデータバス線に接続され、主ビット線B₂は、MOSトラ
ンジスタT₁₃、T₁₄を介して接続され、主ビット線B₂は、
MOSトランジスタT₁₇と図示しない１つのMOSトランジス
タを介してデータバス線に接続される。主カラム線C
₁は、MOSトランジスタT₁₁、T₁₂を介して接地線に接続さ
れ、主カラム線C₂は、MOSトランジスタT₁₅、T₁₆を介し
て接地線に接続される。

上記MOSトランジスタT₁₀、T₁₁のゲートは、AND回路21
の出力端子に接続され、上記MOSトランジスタT₁₂、T₁₃
のゲートは、AND回路22の出力端子に接続され、上記MOS
トランジスタT₁₄、T₁₅のゲートは、AND回路23の出力端
子に接続され、上記MOSトランジスタT₁₆、T₁₇のゲート
は、AND回路24の出力端子に接続される。これらAND回路
21〜24は、共に２入力ゲートとされ、その一方は、信号
Y₁、Y₂が入力される。そのAND回路21は、信号Y₁が入力
されると共に選択線▲▼と選択線▲▼の各
信号の論理積が入力される。AND回路22は、信号Y₁が入
力されると共に選択線WBSと選択線WCSの各信号の論理和
が入力される。AND回路23は、信号Y₂が入力されると共
に選択線▲▼と選択線▲▼の各信号の論理
積が入力される。AND回路24は、信号Y₂が入力されると
ともに選択線WBSと選択線WCSの各信号の論理和が入力さ
れる。従って、それらAND回路21、23の出力が高レベル
となるのは、選択線▲▼と選択線▲▼の各
信号が共に高レベルの時だけであり、他の場合には、AN
D回路22、24の出力が高レベルとなる。

読み出し動作の説明（第１図及び第２図）次に、上記第１図の構成の本実施例の読み出し専用メ
モリ装置について、第２図を参照しながらその読み出し
動作について説明する。

読み出し専用装置は、第２図に示すように、最初に信
号Φ_１が“L"レベル（低レベル）から“H"レベル（高レ
ベル）に変化し、負荷回路３の各負荷トランジスタ
T₁₈、T₁₉、T₂₀、T₂₁、T₂₂のインピーダンスが所定の値
にされ、主ビット線B₁、B₂、B₃と主カラム線C₁、C₂は、
電源電圧Vcc側にその電位が非選択状態として引き上げ
られる。

ここから、第１行のメモリトランジスタM₁〜M₇が順に
読み出される場合の動作について説明すると、ワード線
W₁の電位が“L"レベルから“H"レベルに立ち上がり、こ
れで第１行にかかるワード線W₁が選択されたことにな
る。また、他のワード線W₂〜W₄の電位は、“L"レベルの
まま、或いは“L"レベルに遷移され、非選択の状態とさ
れる。また、列デコーダからの信号により、先ず信号Y₁
のみが“L"レベルから“H"レベルに立ち上がり、他の信
号Y₂は、“L"レベルのままとされる。このため、信号Y₁
が入力されるAND回路21、22のみが作動可能となり、他
のAND回路23、24等は、不動作とされる。そして、この
信号Y₁の立ち上がりとともに、MOSトランジスタT₁、
T₂、T₃、T₄及びMOSトランジスタT₅、T₆、T₇、T₈、T₉を
動作させる選択線WBS、選択線WCSの信号も供給される。
先ず、選択線WBSが“L"レベルとされ、選択線WCS“L"レ
ベルとされる。従って、選択線▲▼と選択線▲
▼は、ともに“H"レベルとされる。その結果、選択
線▲▼と選択線▲▼の論理積が入力される
AND回路21のみが“H"レベルとなり、他のAND回路22〜24
は、“L"レベルのままとされる。

AND回路21が“H"レベルとなることで、MOSトランジス
タT₁₀、T₁₁がオン状態にされる。他のAND回路21〜24に
より駆動されるMOSトランジスタT₁₂〜T₁₇は、オフのま
まである。このようにMOSトランジスタT₁₀、T₁₁がオン
状態となり、主ビット線B₁は、データバス線にMOSトラ
ンジスタT₁₀を介して電気的に接続される。また、これ
と同時に、主カラム線C₁は、MOSトランジスタT₁₁を介し
て接地線に電気的に接続され、仮層接地線として機能す
る。このように、主カラム線C₁が接地線に電気的に接続
されることで、主カラム線C₁の電位が下がる。

これと同時に、上述のように選択線▲▼と選択
線▲▼がともに“H"レベルとなることから、第２
の選択手段のMOSトランジスタT₁、T₃がオン状態にな
り、第３の選択手段のMOSトランジスタT₆、T₈がオン状
態になる。なお、第２、第３の選択手段の他のMOSトラ
ンジスタT₂、T₄、T₅、T₇、T₉は、オフ状態のままであ
る。そして、上述のように作動状態に入るのは、主ビッ
ト線B₁と主カラム線C₁だけであることから、主ビット線
B₁は、MOSトランジスタT₁を介して択一的に副ビット線B
₁₂に接続され、主カラム線C₁は、MOSトランジスタT₆を
介して択一的に副カラム線C₁₁に接続されることにな
る。ワード線では、ワード線W₁だけがオン状態である。
従って、この段階でメモリトランジスタM₁が選択されて
いることになる。

この選択されたメモリトランジスタM₁が不純物の選択
的なイオン注入によるプログラムによって高い閾値電圧
を有する場合、メモリトランジスタM₁は、オン状態とな
らず、副ビット線B₁₂の電位が下がることはない。ま
た、メモリトランジスタM₁が低い閾値電圧を有する場
合、ワード線W₁の電位からオン状態になり、副ビット線
B₁₂の電位が下がる。その結果、主ビット線B₁の電位も
低下し、データバス線の電位も下がる。従って、メモリ
トランジスタM₁の閾値電圧によって、データバス線の電
位が変化することになり、そのデータバス線の電位変化
をセンスアンプで検知して増幅することで、出力信号Do
utが得られる。

このようにトランジスタM₁のデータが読みだされた
後、選択線WBSが“L"レベルから“H"レベルに変化す
る。すると、まず、信号Y₁に選択されているAND回路21
の出力が“L"レベルになり、逆にAND回路22の出力が
“H"レベルに切り替わる。その結果、MOSトランジスタT
₁₀がオフになり、主ビット線B₁は、データバス線から電
気的に切り離される。また、主カラム線C₁は、MOSトラ
ンジスタT₁₁を介して接地線に接続されるのではなく、M
OSトランジスタT₁₂を介して接地線に電気的に接続され
る。また、MOSトランジスタT₁₃がオン状態になり、今度
は主ビット線B₂がそのMOSトランジスタT₁₃を介してデー
タバス線に電気的に接続されることになる。選択線WCS
は、そのまま“L"レベルのため、主カラム線C₁は、MOS
トランジスタT₆を介して副カラム線C₁₁に接続される。
選択線WBSが“L"レベルから“H"レベルになるために、M
OSトランジスタT₂がオン状態になり、MOSトランジスタT
₃はオフ状態である。従って、主ビット線B₂は、MOSトラ
ンジスタT₂を介して択一的に副ビット線B₂₁に電気的に
接続される。

このように、副ビット線B₂₁と副カラム線C₁₁が選択さ
れることにより、同じワード線W₁にかかる行のメモリト
ランジスタM₂が選択されたことになる。そして、前記メ
モリアルトランジスタM₁と同様にプログラムされたデー
タに従って、副ビット線B₂₁が変化し、それが主ビット
線B₂を介してデータバス線に現れる。

次のサイクルでは、メモリトランジスタM₃を選択する
ために、選択線WCSの電位が“L"レベルから“H"レベル
に遷移する。すると、AND回路22の出力は“H"レベルに
されたままであるが、主ビット線C₁に接続するMOSトラ
ンジスタT₆がオフ状態に変化し、MOSトランジスタT₇が
オン状態に変化する。その結果、主カラム線C₁に電気的
に接続されている副カラム線が副カラム線C₁₁から副カ
ラム線C₁₂に切り替わる。これで、メモリトランジスタM
₃が選択されたことになる。そして、前記メモリトラン
ジスタM₁と同様にプログラムされたデータに従って、副
ビット線B₂₁が変化し、それが主ビット線B₂を介してデ
ータバス線に現れる。

次のサイクルでは、選択線WBSの電位が“H"レベルか
ら“L"レベルに立ち下がる。その結果、MOSトランジス
タT₂がオフ状態になり、MOSトランジスタT₃がオン状態
にされる。すると、主ビット線B₂に電気的に接続するビ
ット線は、副ビット線B₂₂に切り替わる。既に主カラム
線C₁は接地されており、その主カラム線C₁がMOSトラン
ジスタT₇を介して副カラム線C₁₂に電気的に接続される
ために、その副カラム線C₁₂と上記副ビット線B₂₂で挟ま
れたメモリトランジスタM₄が選択されることになる。そ
して、同様に主ビット線B₂を介してデータバス線にデー
タが読み出されることになる。

メモリトランジスタM₄のデータが読み出された後、第
２図に示すように、信号Y₁が立ち下がり、信号Y₂が立ち
上がって、第１の選択手段として次の群を選択したこと
になる。そして、選択線WBSとWCSの電位をそれぞれ“L"
レベルにすることで、信号線▲▼、▲▼の
電位が“H"レベルになり、AND回路23の出力が“H"レベ
ルとなる。この時、他のAND回路21、22、24の出力は、
“L"レベルである。AND回路23の出力が“H"レベルであ
るために、MOSトランジスタT₁₄、T₁₅がオン状態にされ
る。その結果、主ビット線B₂、主カラム線C₂がそれぞれ
選択されたものとなる。これと同時に、選択線▲
▼の電位が“H"レベルであることから、MOSトランジス
タT₃が選択され、主ビット線B₂は、そのMOSトランジス
タT₃を介して副ビット線B₂₂に接続される。また、信号
線選択線▲▼の電位が“H"レベルであることか
ら、MOSトランジスタT₈がオン状態とされ、副カラム線C
₂₁が主カラム線C₂に電気的に接続される。このように、
副カラム線C₂₁と副ビット線B₂₂が使用されることで、メ
モリトランジスタM₅が選択されたことになる。

以下、信号Y₂だけが“H"レベルのまま、信号Y₁が“H"
レベルの時と同様に選択線WBS、WCSの電位が順次変化し
て行き、メモリトランジスタM₆、M₇…と順に選択されて
行く。そして、信号Y₂のサイクルが終了した後、信号
Y₃、Y₄、…と群を選択する信号が進んで行く。最終の列
まで到達したところで、ワード線W₁の電位が下がり、ワ
ード線W₂の電位が立ち上がる。そして、同様に順次メモ
リトランジスタが選択されて行って、データがデータバ
ス線に読みだされて行くことになる。

ブロック分割構成（第４図）本実施例のROMは、第４図に示すように、メモリセル
ブロックを分割した構成にできる。なお、ワード線は、
ここでは８本としているが、第１図のROMと本質的な差
を有するものではない。

第４図に示すROMは、ワード線の延長方向に垂直な方
向にｎ個に分割されたセルブロックMB₁、MB₂…MBnを有
している。各セルブロックMB₁、MB₂…MBnは、上述の第
１図に示したように、交互に配置され定常的にカラム線
とビット線として用いられる各線と、行列状に配列され
るメモリトランジスタを有し、選択線WBS・X₁〜WBS・X
n、▲▼・X₁〜▲▼・Xnにより制御されるM
OSトランジスタと、選択線WCS・X₁〜WCS・Xn、▲
▼・X₁〜▲▼・Xnにより制御されるMONトランジ
スタを有している。このように、ブロック分割をするこ
とで、各セルブロックMB₁、MB₂…MB_n内の図示しないカ
ラム線とビット線は、ワード線の延長方向に垂直な方向
に短くなる。このため、抵抗や寄生容量等の値を小さく
することができ、高速な動作が可能となる。特に後述す
るように、ビット線、カラム線をそれぞれ拡散領域で形
成する場合に有利である。

このように、ｎ個のセルブロックMB₁、MB₂…MB_nで
は、共通に主ビット線B₀〜Bmが設けられており、この主
ビット線B₀〜Bmは、ビット線の形成方向と同じ方向に形
成されている。また、ｎ個のセルブロックMB₁、MB₂…MB
nでは、共通に主カラム線C₁〜Cmも設けられており、同
様に、これら主カラム線C₁〜Cmも主ビット線と平行に設
けられている。そして、各主ビット線B₀〜Bmと主カラム
線C₁〜Cmはワード線の延長方向で交互に配置される。

上記セルブロックMB₁のワード線の延長方向と垂直な
方向での端部には、負荷回路30が設けられている。この
負荷回路30には、負荷回路30を構成するMOSトランジス
タのインピーダンスを制御するための信号Φ_１が供給さ
れる。このように各主ビット線B₀〜Bmと主カラム線C₁〜
Cmを各セルブロックMB₁、MB₂…MB_nで共通に使用するこ
とにより、負荷回路30をセルブロック全体の端部に配置
すれば良く、占有面積の縮小化から高集積化を図ること
が可能となる。

上記セルブロックMBnのワード線の延長方向と垂直な
方向での端部には、列選択回路20が設けられる。この列
選択回路20には、制御信号WBS、WCSが供給され、同時に
列デコーダーからの列選択のための信号Y₁〜Ymも供給さ
れる。これら各信号により１本ずつの主カラム線と主ビ
ット線が１つの群として選択され、前述のような読み出
し動作を行う。このように各主ビット線B₀〜Bmと主カラ
ム線C₁〜Cmを各セルブロックMB₁、MB₂…MB_nで共通に使
用することにより、負荷回路30と同様に列選択回路20を
セルブロック全体の端部に配置すれば良く、占有面積の
縮小化から高集積化を図ることが可能となる。

電極層を１層ポリシリコンとする場合のレイアウト（第
５図）次に、第５図を参照しながら、電極層を単層のポリシ
リコン層で形成した場合のレイアウトについて説明す
る。なお、この第５図に示すレイアウトは説明を簡素化
するために一部を示しただけのものであり、実際は図中
Ｙ方向及びＸ方向に繰り返したパターンで連続的に形成
される。

第５図に示すように、シリンコン基板41上に、図中散
点を付した領域で示されＸ方向に延在されるように複数
のポリシリコン層が形成される。このレイアウトにおい
て、Ｙ方向に並ぶ一対のコンタクトホール42、42の間の
領域が、１つのセルブロック単位であり、このセルブロ
ック中に選択線▲▼・Xn、WBS・Xnと、８本のワ
ード線W₁〜W₈と、選択線▲▼・Xn、WCS・Xnとが
それぞれポリシリコン層からなる帯状のパターンで形成
される。これら各線の間は、所定間隔だけ離間され、チ
ャンネルストップのためのイオン注入がセルフアライン
で行われる。

副ビット線B₁₁、B₁₂、B₂₁、B₂₂及び副カラム線C₀₁、C
₀₂、C₁₁、C₁₂は、図中太い実線で示すように、Ｙ方向を
長手方向として形成される。これら副ビット線B₁₁、
B₁₂、B₂₁、B₂₂及び副カラム線C₀₁、C₀₂、C₁₁、C₁₂のパ
ターンは、それぞれ帯状のパターンとされ、特に厚い酸
化膜（LOCOS）の下部に形成される不純物拡散領域から
構成される。なお、厚い酸化膜は図中省略している。こ
れら副ビット線B₁₁、B₁₂、B₂₁、B₂₂及び副カラム線
C₀₁、C₀₂、C₁₁、C₁₂は、シリコン基板41の表面の厚い酸
化膜の下部に形成される不純物拡散領域からなるため、
各メモリトランジスタのソース・ドレイン領域として用
いられる。そして、これら副ビット線B₁₁、B₁₂、B₂₁、B
₂₂及び副カラム線C₀₁、C₀₂、C₁₁、C₁₂は、第２、第３の
選択手段となるMOSトランジスタとメモリトランジスタ
を同じチャンネル方向とさせるために、それぞれセルブ
ロック内での端部の位置が特徴的である。

すなわち、副カラム線C₀₁、C₁₁は、ワード線W₁の下部
から選択線▲▼・Xnの下部に亘る範囲で形成さ
れ、端部47は、選択線WCS・Xnの下部までは至っていな
い。このためコンタクトホール42の周囲を副カラム線C
₀₁、C₁₁の線上に当たる位置まで延在させることができ
る。副カラム線C₀₂、C₁₂は、ワード線W₁の下部から選択
線WCS・Xnの下部に亘る範囲で形成される。主カラム線C
₀、C₁とのコンタクトホール42から延在された不純物拡
散領域は、ビット線の延長線上でＹ方向に延在され、コ
ンタクトホール42から選択線WCS・Xnを越えたところに
端部48が設けられている。この▲▼・Xnの下部で
あって、コンタクトホール42から延在された不純物拡散
領域と副カラム線C₀₂、C₁₂の間の領域49には、図中破線
で示すマスクパターン43を利用してチャンネル形成を阻
止するための不純物が打ち込まれている。従って、副カ
ラム線C₀₁、C₁₁は、選択線▲▼・Xnに形成される
MOSトランジスタを選択トランジスタとし、副カラム線C
₀₂、C₁₂は、選択線WCS・Xnに形成されるMOSトランジス
タを選択トランジスタとする。これら各選択線▲
▼・Xn,WCS・Xnに形成されるMOSトランジスタは、その
チャンネル方向がメモリトランジスタのチャンネル方向
と同じであるために、ワード線W₁〜W₈の部分と同様に、
セルフアラインでチャンネルストッパー領域を容易に形
成することができ、占有面積の縮小化や高集積化に有利
である。

また、ビット線に関しても同様に選択用のトランジス
タのチャンネル方向をＸ方向にさせるように配慮されて
おり、副ビット線B₁₂、B₂₂は、ワード線W₈の下部から選
択線WBS・Xnの下部に亘る範囲で形成され、第２の選択
手段側の端部45は、選択線▲▼・Xnの下部までは
至っていない。従って、コンタクトホール42の周囲を副
ビット線B₁₂、B₂₂の延長線上に延在させることができ
る。また、副ビット線B₁₁、B₂₁は、ワード線W₈の下部か
ら選択線▲▼・Xnの下部に亘る範囲で形成され、
コンタクトホール42に近い側の選択線▲▼・Xnを
選択用のMOSトランジスタのゲートとさせることができ
る。副ビット線B₁₁、B₂₁と主ビット線B₁、B₂が接続する
コンタクトホール42を延在させた不純物拡散領域との間
の領域60は、マスクパターン43を用いてチャンネルスト
ッパー領域とされる。その不純物拡散領域は副カラム線
C₀₂、C₁₂の延長線上でＹ方向に延在され、その端部46は
２つの選択線▲▼・Xn,WBS・Xnを亘った位置に存
在する。従って、主ビット線B₁、B₂は、択一的に副ビッ
ト線と接続され、選択線▲▼・Xnを用いて主ビッ
ト線B₁、B₂は、副ビット線B₁₁、B₂₁に接続され、選択線
WBS・Xnを用いて主ビット線B₁、B₂は、副ビット線B₁₂、
B₂₂に接続される。上記副カラム線の場合と同様に、チ
ャンネル方向はワード線W₁〜W₈と同方向であり、縮小化
等に有利である。

また、上記マスクパターン43は、各メモリトランジス
タのチャンネル形成阻止のために打ち込まれるプログラ
ムのイオン注入のマスク44も兼用できる。従って、工程
の簡略化を図ることができ、TAT（ターン・アラウンド
・タイム）を短縮する上で有利である。

主ビット線B₁、B₂は、図中Ｙ方向に延在されるアルミ
ニウム系配線層からなる。また、主カラム線C₀、C₁も図
中Ｙ方向に延在されるアルミニウム系配線層からなる。
これら主ビット線B₁、B₂と主カラム線C₀、C₁は、互いに
平行な帯状のパターンとされ、コンタクトホール42の領
域でシリコン基板41の表面に形成された不純物拡散領域
に接続する。本実施例の読み出し専用メモリ装置では、
主ビット線B₁、B₂と主カラム線C₀、C₁のコンタクトホー
ル42がセルブロックのＹ方向において、振り分けられて
形成される。このため、Ｘ方向で隣接してコンタクトホ
ール42が並ぶこともなく、集積化に有利である。

電極層を２層ポリシリコンとする場合のレイアウト（第
６図）次に、第５図を参照しながら、電極層を２層のポリシ
リコン層で形成した場合のレイアウトについて説明す
る。なお、この第６図に示すレイアウトは、第５図と同
様に、説明を簡素化するために一部を示しただけのもの
であり、実際は図中Ｙ方向及びＸ方向に繰り返したパタ
ーンで連続的に形成される。

この２層のポリシリコン層を電極層とする本実施例の
ROMは、第６図に示すように、シリコン基板51上に第１
層目のポリシリコン層と第２層目のポリシリコン層から
なる電極層をそれぞれＸ方向に延在される帯状のパター
ンで有している。第１層目のポリシリコン層から選択線
WBS・Xn、WCS・Xn、WCS・Xn＋１、ワード線W₂、W₄、
W₆、W₈が形成され、第２層目のポリシリコン層から選択
線▲▼・Xn、▲▼・Xn、▲▼・Xn＋
１、ワード線W₁、W₃、W₅、W₇が形成される。選択線とな
る第1,第２層目のポリシリコン層の平面上の間隔は、薄
い層間絶縁膜のみの間隔であり、Ｙ方向の端部が重なる
までに十分に近接配置される。また、ワード線W₁〜W₈の
間隔も、２層ポリシリコン層の利点を活かして、十分に
Ｙ方向に縮小して配置される。これらワード線W₁〜W₈に
は、マスクパターン54を用いてプログラムのためのイオ
ン注入が行われる。このイオン注入はセルフアラインで
行うことができ、縮小化に有効である。このワード線部
分の構造については後述する。なお、選択線は２層構造
とせずに単層のポリシリコン層を並べて形成することも
できる。

１つのセルブロックは、Ｙ方向にあるコンタクトホー
ル52、52の間の領域に配設される。このセルブロックの
Ｙ方向の幅は、上述のように２層のポリシリコン層を用
いているために、単層の場合よりも短いものにできる。

このセルブロック内において、図中Ｙ方向を長手方向
として副ビット線B₁₁、B₁₂、B₂₁、B₂₂とカラム線が互い
に平行に帯状のパターンに形成される。これら副ビット
線B₁₁、B₁₂、B₂₁、B₂₂及び副カラム線C₀₁、C₀₂、C₁₁、C
₁₂のパターンは、特に厚い酸化膜（LOCOS）の下部に形
成される不純物拡散領域から構成される。なお、厚い酸
化膜は図中省略している。これら副ビット線B₁₁、B₁₂、
B₂₁、B₂₂及び副カラム線C₀₁、C₀₂、C₁₁、C₁₂は、各メモ
リトランジスタのソース・ドレイン領域として機能す
る。そして、これら副ビット線B₁₁、B₁₂、B₂₁、B₂₂及び
副カラム線C₀₁、C₀₂、C₁₁、C₁₂は、第２、第３の選択手
段となるMOSトランジスタとメモリトランジスタを同じ
チャンネル方向とさせるために、それぞれセルブロック
内でのＹ方向の長さを調整している。

まず、副カラム線C₀₁、C₀₂、C₁₁、C₁₂は、ワード線W₁
の下部から始まるパターンで形成されているが、副カラ
ム線C₀₁、C₁₁は、その端部57が選択線▲▼・Xnの
下部まであるが、カラム線C₀₂、C₁₂は、選択線WCS・Xn
の下部まで延在されている。このためコンタクトホール
52の不純物拡散領域は、カラム線C₀₁、C₁₁の線上に当た
る位置まで延在させることができる。また、そのコンタ
クトホール52と接続する不純物拡散領域は、ビット線の
延長線上でＹ方向に選択線を亘って延在され、それがMO
Sトランジスタの一方のソース・ドレイン領域として機
能することから、カラム線C₀₁、C₁₁は、選択線▲
▼・Xnに形成されるMOSトランジスタを選択トランジス
タとし、副カラム線C₀₂、C₁₂は、選択線WCS・Xnに形成
されるMOSトランジスタを選択トランジスタとする。こ
のような選択トランジスタを形成するために、領域59に
は、マスクパターン53を用いてチャンネル形成阻止のた
めのイオン注入が行われる。このマスクパターンは２層
目のポリシリコン層の下部に対して行うプログラムと同
じプロセスで行うことができる。これら各選択線WCS・X
n、▲▼・Xnに形成されるMOSトランジスタは、そ
のチャンネル方向がメモリトランジスタのチャンネル方
向と同じであるために、ワード線W₁〜W₈の部分と同様
に、セルフアラインでチャンネルストッパー領域を容易
に形成することができ、占有面積の縮小化や高集積化に
有利である。

また、副ビット線B₁₁、B₁₂、B₂₂、B₂₁のパターンは、
ワード線W₈の下部からそれぞれ始まるが、副ビット線B
₁₂、B₂₂は、その端部55が選択線WBS・Xnの下部までであ
り、副ビット線B₁₁、B₂₁は、選択線▲▼・Xnの下
部に亘る範囲で形成される。このようなパターンにする
ことで、チャンネル方向とＸ方向とするMOSトランジス
タが、各選択線WBS・Xn、▲▼・Xnに形成され
る。従って、占有面積の縮小化に有利である。このビッ
ト線側でも副ビット線B₁₂、B₂₂と不純物拡散領域との間
の領域61は、プログラム時に使用されるマスクパターン
53を用いてチャンネルストッパー領域とされる。

主ビット線B₁、B₂及び主カラム線C₀、C₁は、図中Ｙ方
向に延在されるアルミニウム系配線層からなる。これら
主ビット線B₁、B₂、主カラム線C₀、C₁は、互いに平行な
帯状のパターンとされる。従って、微細化に有利であ
る。また、これら主ビット線B₁、B₂及び主カラム線C₀、
C₁は、コンタクトホール52の領域でシリコン基板41の表
面に形成された不純物拡散領域に接続する。本実施例の
読み出し専用メモリ装置では、主ビット線B₁、B₂と主カ
ラム線C₀、C₁のコンタクトホール52がセルブロックのＹ
方向において、振り分けられて形成される。このためＸ
方向に隣接してコンタクトホール52が並ぶこともなく、
集積化に有利である。

セルの構造（第７図〜第11図）次に、第７図〜第11図を参照して、メモリセル部分の
構造について説明する。

第７図は、２層ポリシリコン層構造の本実施例のROM
のセルの部分の平面図である。図中、斜線領域は、ｐ型
の半導体基板101の表面に形成された厚い酸化膜102を示
し、それぞれ帯状のパターンで互いに平行に図中Ｙ方向
に延在れている。この厚い酸化膜102の下部にソース・
ドレイン領域107が整合的に形成される。そして、これ
ら厚い酸化膜102と直交する方向である図中Ｘ方向に、
互いに平行な複数の帯状のパターンに形成される第１の
電極層である第１層目のポリシリコン層103及び第２の
電極層である第２層目のポリシリコン層104が形成され
る。第１層目のポリシリコン層103は、互いに平行な帯
状のパターンで形成され、隣接するパターン同士では幅
l₁の間隔を有している。第２層目のポリシリコン層104
は、その第１層目のポリシリコン層103同士の間の領域
を覆って形成され、それぞれＹ方向の端部の一部が第１
層目のポリシリコン層103の端部上に平面上重なる。従
って、Ｙ方向には、略間隔を開けずにメモリトランジス
タが並列に形成されていることになり、当該読み出し専
用メモリ装置を高集積度にすることができる。

略正方形のパターン105は、第１層目のポリシリコン
層103の下部へのイオン注入によるプログラムのマスク
の窓部であり、略正方形のパターン106は第２層目のポ
リシリコン層104の下部へのイオン注入によるプログラ
ムのマスクの窓部である。これら各パターン105、106
は、Ｙ方向でそれぞれポリシリコン層103、104の幅より
も広くされ、また、Ｘ方向で一対の厚い酸化膜102、102
に亘るような大きな開口部となる。パターン105を用い
たイオン注入の際には、レジストマスクと共に一対の厚
い酸化膜102、102もマスクの一部として機能する。そし
て、Ｙ方向にはみ出した部分は、第１層目のポリシリコ
ン層103と整合的なエッチングによって削り取られるた
めに、マスクずれに強い。また、パターン106を用いた
イオン注入の際には、レジストマスクと共に一対の厚い
酸化膜102、102及び第１層目のポリシリコン層103がマ
スクとして機能するため、マスクずれに強いものとな
る。従って、集積度が高くなって行っても、確実にプロ
グラムすることができる。

第８図及び第９図は、図中Ｘ方向の断面である。第８
図は、第２層目のポリシリコン層104のところで切断し
た断面であって、ｐ型のシリコン基板101の表面には、
表面上で離間した厚い酸化膜102、102が形成されてい
る。その下部のシリコン基板101の表面には、n⁺型の不
純物領域107が整合的に形成されている。このn⁺型の不
純物領域107は、メモリトランジスタのソース・ドレイ
ン領域として機能する。一対の上記厚い酸化膜102、102
に挟まれた領域の基板表面は削られて深くなっており、
溝109が形成されている。この溝109の底面及び側面に
は、上記厚び酸化膜102よりも薄く形成されたゲート酸
化膜108が形成される。

そして、ゲート酸化膜108上から上記厚い酸化膜102上
に亘り、さらに他のメモリトランジスタにかかるゲート
酸化膜108上に亘って延在されるように、第２層目のポ
リシリコン層104が断面上連続的に形成されている。こ
のポリシリコン層104は、一対の上記厚い酸化膜102、10
2に挟まれた領域でゲート酸化膜108に接して形成され、
それら厚い酸化膜102、102では十分にn⁺型の不純物領域
107と分離されている。

第９図は、同じ図７のＸ方向の断面であるが、第１層
目のポリシリコン層103のところを断面としたものであ
る。この第９図の断面では、第８図と同様に、離間して
厚い酸化膜102がシリコン基板101上に形成され、その厚
い酸化膜102の下部には、整合的にn⁺型の不純物領域107
が形成される。このn⁺型の不純物領域107がメモリトラ
ンジスタのソース・ドレイン領域として機能することに
なる。しかし、一対の厚い酸化膜102の間の領域では、
シリコン基板101は削られておらず、単に基板主面上に
ゲート酸化膜108が形成されているだけである。第１層
目のポリシリコン層103は、基板主面上に形成されたゲ
ート酸化膜108上から、断面方向に沿って厚い酸化膜102
上まで延在され、さらに他のメモリトランジスタのゲー
ト酸化膜108上まで連続的に形成されている。

次に、第10図及び第11図は、第７図のＹ方向の断面で
あり、第10図は、厚い酸化膜102のところで切断した断
面図である。この断面では、ｐ型のシリコン基板101の
表面部分では直線状のn⁺の不純物領域107上に沿って厚
い酸化膜102が形成される。この厚い酸化膜102上には、
それぞれ第１層目のポリシリコン層103と第２層目のポ
リシリコン層104が交互に形成される。第１層目のポリ
シリコン層103の端部上には、第２層目のポリシリコン
層104の端部が図示しない層間絶縁膜を介して重なって
いる。

第11図は、各メモリトランジスタのチャンネル形成領
域に対応する部分の断面である。この断面では、第２層
目のポリシリコン層104に対応する領域のシリコン基板1
01の表面が削られて深くされる。そして、第２層目のポ
リシリコン層104は、その深くされた溝109上にゲート酸
化膜108を介して形成される。第１層目のポリシリコン
層103は、基板主面に形成されたゲート酸化膜108上に形
成される。メモリトランジスタは、各ポリシリコン層10
3、104毎に形成される。従って、第11図の断面方向で隣
接するトランジスタ同士では、チャンネル形成領域の基
板主面の高さが異なることになる。これらチャンネル形
成領域には、第10図に示すように、選択的にｐ型の不純
物が導入されて、不純物領域110、111が形成される。こ
の不純物領域110、111がチャンネル形成領域に形成され
たメモリトランジスタは、ワード線が電位が上昇するこ
とで選択された場合でもオン状態とならず、一対のソー
ス・ドレイン領域となるn⁺型の不純物領域107、107の間
が導通することがない。一方、ｐ型の不純物領域が形成
されないメモリトランジスタでは、一対のソース・ドレ
イン領域となるn⁺型の不純物領域107、107の間が選択時
に導通する。この動作上の差異により、プログラムした
データを読み出すことができる。

このような構造の本実施例の読み出し専用メモリ装置
は、ソース・ドレイン領域となるｐ型の不純物領域107
が、厚い酸化膜102の下部に形成されているために、高
集積化が可能であり、ROMの大容量化を図ることができ
る。また、そのメモリセルの構造はNOR型となることか
ら、メモリトランジスタは共通のソースと共通のドレイ
ンの間に並列して形成される。このためにメモリセルの
駆動能力は、トランジスタの数に応じて変化するような
ことはなく、十分な駆動能力で確実且つ高速なデータの
読み出しが可能である。また、本実施例の読み出し専用
メモリ装置では、電極層が２層のポリシリコン層103、1
04から構成され、第２層目のポリシリコン層104を第１
層目のポリシリコン層103同士の間の領域に平行に形成
することで、メモリトランジスタを厚い酸化膜102の長
手方向に沿って間隔をあけずに積めて配置することがで
きる。このため高集積化に有利であり、特に第１層目の
ポリシリコン層103の下部と第２層目のポリシリコン層1
04の下部に段差を与えることで、確実なプログラムが可
能である。

ソース・ドレイン領域の形成プロセス（第12図（ａ）〜
第12図（ｃ））次に、ソース・ドレイン領域となるｐ型の不純物領域
123を厚い酸化膜124の下部に整合的に形成する方法につ
いて、第12図（ａ）〜第12図（ｃ）を参照しながら説明
する。

はじめに、ｐ型のシリコン基板120上にパッド酸化膜
を介してシリコン窒化膜からなる耐酸化膜121を形成す
る。そして、その耐酸化膜121上にレジスト層122を塗布
する。次に、このレジスト層122を厚い酸化膜を形成す
べきパターンに選択的に露光し現像する。このパターン
は、メモリセルアレイの領域で、互いに平行な帯状に開
口されるパターンとされる。続いて、このようなパター
ンとされたレジスト層122を用いて耐酸化膜121のパター
ニングを例えばRIE法等を用いて行う。

次に、第12図（ａ）に示すように、上記レジスト層12
2及び耐酸化膜121をマスクとして、ｎ型の不純物、例え
ば砒素イオンを高濃度にイオン注入により打ち込む。こ
のイオン注入によりシリコン基板120の表面には、互い
に平行な帯状のパターンでｎ型の不純物領域123が形成
される。このｎ型の不純物領域123は、通常のフィール
ド酸化膜の下部に形成されるチャンネルストッパー領域
の形成と同様に形式できるものである。

次に、レジスト層122をアッシング等により除去し全
体を酸化する。この酸化によって、耐酸化膜121が形成
されていない領域、すなわち上記ｎ型の不純物領域123
が形成された領域の表面には、第12図（ｂ）に示すよう
に、厚い酸化膜（LOCOS）124が形成される。このように
耐酸化膜121をマスクとして厚い酸化膜124を形成するこ
とで、ｎ型の不純物領域123と整合的に重なり合った厚
い酸化膜124が得られる。

続いて、上記耐酸化膜121を除去し、耐酸化膜121が形
成されていた領域を酸化して、第12図（ｃ）に示すよう
に、ゲート酸化膜125を形成する。このゲート酸化膜125
は、上記厚い酸化膜124よりも薄い膜厚を有する。そし
て、以下、プログラムのための不純物の打ち込みや電極
層の形成等が行われる。

プログラム及び電極形成プロセス（第13図（ａ）〜第13
図（ｃ））次に、第13図（ａ）〜第13図（ｃ）を参照しながら、
これらプログラムの不純物の選択的な打ち込みや電極層
の形成工程について説明する。

まず、第13図（ａ）に示すように、シリコン基板130
のゲート酸化膜131の下部に、選択的に不純物をイオン
注入する。このイオン注入には、所要のマスク132が使
用され、そのマスク132の開口部134では不純物が透過し
た基板表面に打ち込まれる。打ち込まれる不純物は例え
ばボロン等のｐ型の不純物であり、マスク132の開口部1
34は、実質的にメモリトランジスタのチャンネル形成領
域となる領域よりも広いものにできる。これは、前記厚
い酸化膜がマスクの一部として機能するためであり、さ
らに次に説明するように、エッチングによって第１層目
のポリシリコン層からはみ出した領域の基板表面を削る
ため、広い面積でイオン注入しても問題が生じない。な
お、マスク132は、例えばレジスト層等により構成され
る。上記不純物が打ち込まれた領域133は、その閾値電
圧が高い電圧とされたトランジスタのチャンネル形成領
域となる。

次に、マスク132を除去し、ゲート酸化膜131上の全面
に、第１層目のポリシリコン層135を形成する。この第
１層目のポリシリコン層135は、厚い酸化膜の長手方向
である断面図の面内方向とは垂直な方向に互いに平行な
パターンで帯状にパターニングされる。このような第１
層目のポリシリコン層135のパターニングの後、第１層
目のポリシリコン層135同志の間の領域のゲート酸化膜1
31を除去し、さらに露出したシリコン基板130を表面か
らエッチングにより削り、溝136を第１層目のポリシリ
コン層135と整合的に形成する。このエッチング時に
は、広めに形成された不純物領域133の端部が削られ
る。不純物領域133の端部がそのエッチングで削られる
ことで、確実に第１層目のポリシリコン層135の下部の
みがプログラムされていることになる。

このように第１層目のポリシリコン層135と整合的に
溝136を形成した後、第13図（ｂ）に示すように、選択
的に不純物を打ち込むための開口部138を有したマスク1
37を形成する。この開口部138は、第２層目のポリシリ
コン層を形成すべき領域に選択的に窓を形成したもので
あり、開口部138の大きさは、実際に第２層目のポリシ
リコン層136の下部でチャンネル領域となる領域よりも
大きなものとされる。これは既に形成されている第１層
目のポリシリコン層135と厚い酸化膜がマスクの一部と
して機能するためであり、このような整合的にプログラ
ムが行われることで、高集積化を図った場合でも十分な
データの書き込みが可能である。そして、このマスク13
7を用いてｐ型の不純物、例えばボロンをイオン注入
し、選択的に溝136にかかる領域に不純物を打ち込む。
このように不純物の打ち込まれた領域139も前記領域133
と同様に、閾値電圧の高いトランジスタのチャンネル形
成領域として用いられる。

次に、マスク137を除去し、層間酸化膜及びゲート酸
化膜140を熱酸化等により形成する。層間酸化膜は、第
１層目のポリシリコン層135の表面を被覆する。また、
ゲート酸化膜140は、上記溝136の側壁及び底面を酸化し
て形成される。このように層間酸化膜及びゲート酸化膜
140を形成した後、全面に第２層目のポリシリコン層141
を、例えばCVD法により形成する。この第２層目のポリ
シリコン層141は、上記溝136の側壁及び底面に沿って形
成される。このように第２層目のポリシリコン層141を
全面に形成した後、その第２層目のポリシリコン層141
をパターニングする。そのパターニングは、第２層目の
ポリシリコン層141を互いに平行な帯状のパターンとす
るように行われ、第２層目のポリシリコン層141は、第
１層目のポリシリコン層135同士の間に形成された溝136
を覆って断面方向の端部の一部が該第１層目のポリシリ
コン層135の端部上に層間酸化膜を介して重なるような
パターンとされる。第２層目のポリシリコン層141を形
成した後、さらに層間絶縁膜としてのシリコン酸化膜
（例えばPSG）142が形成され、さらにそのシリコン酸化
膜142の上部にアルミニウム系配線層143が所要のパター
ンで形成される。このアルミニウム系配線層143は、厚
い酸化膜の下部のn⁺型の不純物領域に接続される主ビッ
ト線或いは主カラム線として機能する。以下、通常のプ
ロセスに従い、パッシベーション膜の形成等を行って読
み出し専用メモリ装置を完成する。

上述の読み出し専用メモリ装置の製造方法では、ソー
ス・ドレイン領域となる不純物領域123が厚い酸化膜124
の下部に形成されているために、ポリシリコン層と整合
的にプログラムのための不純物を導入してもソース・ド
レイン領域への影響がない。また、２層のポリシリコン
層を形成し、さらに第１層目のポリシリコン層135と整
合的に溝136を形成するために、プログラムのための不
純物を導入するマスク132、137の開口部134、138は広め
のパターンで良く、マスクの合わせずれに強いものとな
る。また、第１層目のポリシリコン層135と第２層目の
ポリシリコン層141を並列に並べ且つ薄い層間酸化膜の
みを介して十分に近接して配置させる構造とすること
で、メモリセルの高密度な配置が可能となる。

なお、上述の説明では、２層目のポリシリコン層の下
部に溝136を形成する構造としたが、プログラムのマス
ク合わせの問題が解決できれば、必ずしも溝を形成しな
くとも良い。また、電極層としては、ポリシリコン層に
限定されず、高融点金属シリサイド，ポリサイド構造，
高融点金属等であっても良い。また、絶縁膜の材料も酸
化膜に限定されず、窒化膜等を組み合わせた構造にする
こともできる。

列選択回路のレイアウト（第17図）第17図は、列選択回路の一部分のレイアウトである。
図中、散点を付した領域は、ポリシリコン層であり、列
デコーダーからの信号Y₀〜Y₆が供給される信号線71とな
っている。これらの各信号線はＹ方向に帯状に延在され
ており、Ｘ方向に一定の間隔l₂を以て配されている。こ
の間隔l₂は、前述のように主ビット線や主カラム線がそ
れぞれ２本の副ビット線と副カラム線に分けられるため
に、メモリセルのピッチの２倍の間隔に対応する。

図中Ｙ方向には、さらに主カラム線C₁、C₂、C₃と主ビ
ット線B₁、B₂、B₃が交互にそれぞれ帯状のパターンで図
中斜線領域で示すように形成されている。これら主カラ
ム線C₁、C₂、C₃と主ビット線B₁、B₂、B₃は、それぞれア
ルミニウム系配線層からなる。

シリコン基板70上には、拡散領域からなる接地線72が
形成されている。この接地線72は、主ビット線B₁、B₂、
B₃の下部でＹ方向に延在され、その延在された領域73
が、選択トランジスタTcのソース・ドレイン領域の一方
となる。すなわち、選択トランジスタTcは、そのゲート
電極が上記信号線71からなり、他方のソース・ドレイン
領域は、領域74である。この領域74は、その表面に形成
されたコンタクトホール75を介して各主カラム線C₁、
C₂、C₃に接続する。従って、信号線71の電位によって、
領域74と領域73が導通し、主カラム線C₁、C₂、C₃の電位
は、選択的に接地電位とされる。１つの延在された領域
73は、２つの選択トランジスタTcの共通のソース・ドレ
インとなる。また、１つコンタクトホール75の下部の領
域74も２つの選択トランジスタTcの共通のソース・ドレ
インとなる。従って、集積度が高いものとなる。

図中Ｘ方向に延在されるパターンでアルミニウム系配
線層からなるデータバス線76が形成されている。このデ
ータバス線76は、コンタクトホール77を介して拡散領域
78に電気的に接続される。この拡散領域78は、上記信号
線71を挟んで拡散領域79と対向する。これら拡散領域7
8、79は、選択トランジスタT_Bのソース・ドレイン領域
として機能し、信号線71は、そのゲート電極となる。各
拡散領域79は、コンタクトホール80を介して主ビット線
B₁、B₂、B₃に電気的に接続される。従って、主ビット線
B₁、B₂、B₃に現れた電位（データ）は、選択された信号
線71の列だけがデータバス線76に電気的に接続されるこ
とになり、センスアンプを介して増幅されて、出力され
ることになる。

第２の実施例本実施例は第１の実施例のROMの変形例であり、特に
その列選択回路の回路構成が異なる例である。なお、回
路の他の部分については、同様の構成を有することか
ら、その説明の簡略化のために列選択回路の部分につい
てだけ第14図を参照しながら説明する。

列選択回路2aは、メモリセルブロック１の主ビット線
B₁,B₂,B₃と主カラム線C₁,C₂に選択的にデータバス線と
接地線を電気的に接続させるための回路であり、信号
Y₁,Y₂に基づいて制御される。

本実施例の列選択回路2aでは、主カラム線C₁,C₂は直
接的に信号Y₁,Y₂に基づき制御される。すなわち、主カ
ラム線C₁はMOSトランジスタT₃₅を介して接地線に接続さ
れ、そのMOSトランジスタT₃₅のゲートは信号Y₁が供給さ
れる。また、主カラム線C₂はMOSトランジスタT₃₈を介し
て接地線に接続され、そのMOSトランジスタT₃₈のゲート
は信号Y₂が供給される。

次に、主ビット線B₁,B₂,B₃は、信号Y₁,Y₂により制御
されるが、さらに同じ群内での選択されるビット線に応
じて主ビット線B₁,B₂,B₃を選択する必要があるために、
選択線WBS,WCS,▲▼，▲▼の各信号によっ
て動作するMOSトランジスタが設けられている。すなわ
ち、主ビット線B₁は直列接続されたMOSトランジスタ
T₃₄,T₃₀を介して電気的にデータバス線に接続される。
主ビット線B₂は直列接続されたMOSトランジスタT₃₆,T₃₂
を介して電気的にデータバス線に接続される経路と、直
列接続されたMOSトランジスタT₃₇,T₃₁を介して電気的に
データバス線に接続される。主ビット線B₃は直列接続さ
れたMOSトランジスタT₃₃,T₃₉を介して電気的にデータバ
ス線に接続される。なお、主ビット線B₁,B₂も２つの経
路を有するものにできるが、その図示は簡単のために省
略する。MOSトランジスタT₃₀,T₃₁は選択線▲▼，
▲▼の信号の論理積によってオン状態にされ、MO
SトランジスタT₃₂,T₃₃は選択線WBS,WCSの信号の論理和
によってオン状態にされる。従って、MOSトランジスタT
₃₀、T₃₂は同時にオン状態になることがなく、MOSトラン
ジスタT₃₁、T₃₃も同時にオン状態になることはない。従
って、信号Y₁,Y₂により或る群が選択された場合でも、
択一的に主ビット線B₁,B₂,B₃が選択され、さらに副ビッ
ト線や副カラム線の選択動作を伴って１つのセルのデー
タが読みだせることになる。

このような本実施例の列選択回路2aでは、第１の実施
例の列選択回路２に比較して、トランジスタの個数が大
幅に減少する。従って、列選択回路2aの占有面積の縮小
化が容易となる。

第３の実施例本実施例は第１の実施例のROMの変形例であり、特に
主ビット線と主カラム線のプリチャージを行って高速な
読み出しを行うために、その負荷回路と列選択回路の回
路構成が異なる例である。なお、回路の他の部分につい
ては、同様の構成を有することから、その説明の簡略化
のために異なる回路の部分についてだけ第15図及び第16
図を参照しながら説明する。

この第３の実施例のROMは、第15図に示すように、第
１の実施例と同様なメモリセルブロック１を有してい
る。このメモリセルブロック１には、ワード線の延長方
向と垂直な方向に延在される主ビット線B₁,B₂,B₃と主カ
ラム線C₁,C₂を有している。また、これら各主ビット線
と主カラム線からは、第１の実施例と同様に、それぞれ
２本ずつの副ビット線と副カラム線がそれぞれ別れて設
けられる。

このメモリセルブロック１のビット線の延長方向の端
部には、負荷回路3aが設けられている。この負荷回路3a
は主ビット線B₁,B₂,B₃と主カラム線C₁,C₂に所要のイン
ピーダンスを与えるMOSトランジスタT₄₀,T₄₂,T₄₄,T₄₆,T
₄₈を有する他に、プリチャージを行うためのMOSトラン
ジスタT₄₁,T₄₃,T₄₅,T₄₇,T₄₉を有する。MOSトランジスタ
T₄₀,T₄₂,T₄₄,T₄₆,T₄₈の一方のソース・ドレイン領域
は、電源線に接続され、他方のソース・ドレイン領域
は、主ビット線又は主カラム線に接続される。これらMO
SトランジスタT₄₀,T₄₂,T₄₄,T₄₆,T₄₈のゲートには共通に
信号▲▼が供給される。また、MOSトランジスタ
T₄₁,T₄₃,T₄₅,T₄₇,T₄₉の一方のソース・ドレイン領域も
主ビット線又は主カラム線に接続され、他方のソース・
ドレイン領域も同様に電源線に接続される。これらMOS
トランジスタT₄₁,T₄₃,T₄₅,T₄₇,T₄₉のゲートには共通に
信号▲▼が供給される。この信号▲▼は、次に
説明するように、選択されるメモリトランジスタが切り
替わる時に“H"レベルとなる。この信号Φ_２が“H"レベ
ルとなった時に、プリチャージが行われる。

メモリセルブロック１のビット線の延長方向のもう一
方の端部には、列選択回路2bが配設されている。この列
選択回路2bは、第１の実施例の列選択回路２と同様の構
造をしているが、MOSトランジスタT₁₁,T₁₂,T₁₅,T₁₆と接
地線の間に、スイッチとして機能するMOSトランジスタT
₅₀,T₅₁,T₅₂,T₅₃が形成されている。これらMOSトランジ
スタT₅₀,T₅₁,T₅₂,T₅₃のゲートには、信号Φ_２が供給さ
れており、信号Φ_２が“H"レベルの時にオン状態にな
り、信号Φ_２が“L"レベルの時にオフ状態になる。MOS
トランジスタT₅₀,T₅₁,T₅₂,T₅₃がオフ状態になること
で、主カラム線C₁、C₂は接地レベルから切り離され、従
って、有効なプリチャージが可能となる。

次に、第16図を参照して、第３の実施例のROMの動作
について簡単に説明する。なお、本実施例の動作は、第
１の実施例の動作にプリチャージ動作が加わったもので
あるので、簡単なため、そのプリチャージ動作について
説明する。

あるサイクルの初めでは、信号▲▼が“L"レベル
から“H"レベルに立ち上がり、その結果、負荷回路3aの
MOSトランジスタT₄₁、T₄₃、T₄₅、T₄₇、T₄₉がオン状態に
される。また、信号Φ_２が立ち下がることから、列選択
回路2bのMOSトランジスタT₅₀,T₅₁,T₅₂,T₅₃がオン状態に
なる。その結果、主カラム線C₁,C₂や主ビット線B₁,B₂,B
₃の電位は電源電圧Vcc側に引き上げられる。

このようなプリチャージが行われた後、メモリセルブ
ロック１のメモリトランジスタの駆動が開始する前に、
再び信号▲▼は“L"レベルにされ、信号Φ_２は、
“H"レベルにされる。これでMOSトランジスタT₄₁、
T₄₃、T₄₅、T₄₇、T₄₉がオフ状態にされ、MOSトランジス
タT₅₀,T₅₁,T₅₂,T₅₃がオン状態になる。これでデータの
読み出しが可能な状態になり、以下、第１の実施例と同
様に読み出し動作が行われる。

このような第３の実施例のROMでは、主ビット線や主
カラム線のプリチャージが行われるために、高速なデー
タの読み出しが可能となる。

なお、上述の実施例では、１本の主ビット線や主カラ
ム線に対して、２本ずつのビット線やカラム線が対応す
る例について説明したが、これに限定されるものではな
い。

〔発明の効果〕

本発明に係る読み出し専用メモリ装置は、NOR型セル
を有しているために、そのメモリセルの駆動能力の高い
ものとなる。そして、本発明の読み出し専用メモリ装置
では、副ビット線と副カラム線が交互に配置され且つ定
常的に副ビット線又は副カラム線として使用される。従
って、第２の選択手段と第３の選択手段を、１つの群を
なす範囲の副ビット線と副カラム線の間隔の内部に収ま
るように形成すれば良くなることになり、ワード線の延
長方向での余裕が生ずる。特にそれら第２の選択手段と
第３の選択手段をMISトランジスタで形成した時は、そ
のチャンネル方向をメモリトランジスタと同じ方向にす
ることもでき、チャンネルストッパー領域等をメモリセ
ルと同様に整合的に形成することができようになる。従
って、高集積化を進める場合に有利である。

また、セルのブロック分割によって、負荷回路や列選
択回路の共通化が可能となり、占有面積の縮小化が容易
となる。

【図面の簡単な説明】

第１図は本発明の読み出し専用メモリ装置の一例の要部
の回路図、第２図のその一例の動作を説明するためのタ
イミングチャート、第３図は上記一例の全体のブロック
構成を示す図、第４図は上記一例をブロック分割した場
合の構成を示すブロック図、第５図は上記一例の電極層
を第１層ポリシリコン層で構成した場合のレイアウト、
第６図は上記一例の電極層を２層ポリシリコンで構成し
た場合のレイアウト、第７図は上記一例のメモリセルの
レイアウト、第８図は第7VIII−VIII線断面図、第９図
は第７図のIX−IX線断面図、第10図は第７図のＸ−Ｘ線
断面図、第11図は第７図のXI−XI線断面図、第12図ａ〜
第12図ｃは上記一例のメモリトランジスタのソース・ド
レイン領域を形成する工程を説明するためのそれぞれ工
程断面図、第13図ａ〜第13図ｃは上記一例のメモリアル
トランジスタのプログラム及び電極層の形成工程を説明
するためのそれぞれの断面図、第14図は本発明の読み出
し専用メモリ装置の他の一例の要部の回路図、第15図は
本発明の読み出し専用メモリ装置のさらに他の一例の要
部の回路図、第16図は第15図に示した読み出し専用メモ
リ装置のさらに他の一例の動作を説明するためのタイミ
ングチャート、第17図は第１図に示した読み出し専用メ
モリ装置の一例の列選択回路のレイアウト、第18図は従
来の読み出し専用メモリ装置の一例の要部の回路図、第
19図はその従来の一例のレイアウトである。 M₁〜M₇……メモリトランジスタ、T₁〜T₄ T₁₁〜T₂₂……
MOSトランジスタ、B₁〜B₃……主ビット線、C₁.C₂……主
カラム線、B₁₂,B₂₁,B₂₂,B₃₁,……副ビット線、C₁₁ C₁₂
C₂₁ C₂₂……副カラム線、１……メモリセルブロッ
ク、２ 2a 2b……列選択回路、３ 3a……負荷回路、
21〜24……AND回路

Claims

(57)【特許請求の範囲】

【請求項１】行毎に配置されるワード線と、列毎に上記ワード線と略直交して配置される副ビット線
と、上記副ビット線の間に、上記副ビット線と平行して配置
される副カラム線と、上記ワード線をゲート電極とし、上記副ビットと上記副
カラム線の間の領域をチャンネル領域とし、該チャンネ
ル領域がプログラムするデータに従って選択的に高い閾
値電圧若しくは低い閾値電圧とされるMISトランジスタ
が上記副ビット線と上記副カラム線を隣接する列と互い
に共有して行列状に配列されるメモリセルブロックと、上記副ビット線２本毎に配置される主ビット線と、上記副カラム線２本毎に配置される主カラム線と、上記主ビット線の１つを選択的に情報読み出し用の共通
バス線に接続すると共に、該選択された主ビット線に隣
接する主カラム線の一つを選択的に接地する第１の選択
手段と、上記副ビット線のうち、奇数列又は偶数列に属する副ビ
ット線を選択的に上記主ビット線に接続する第２の選択
手段と、上記副カラム線のうち、奇数列または偶数列に属する副
カラム線を選択的に上記主カラム線に接続する第３の選
択手段とを有し、上記第２の選択手段は上記メモリセルブロックを挟んで
上記第３の選択手段と対向して配置されていることを特
徴とする読み出し専用メモリ装置。
【請求項２】上記第２の選択手段及び上記第３の選択手
段は、MISトランジスタからなることを特徴とする請求
項（１）記載の読み出し専用メモリ装置。
【請求項３】上記副ビット線と上記副カラム線は、共に
帯状のパターンで基体上に形成され、該帯状のパターン
の長手方向と略直交する方向が上記第２及び第３の選択
手段を構成するMISトランジスタのチャンネル方向とさ
れることを特徴とする請求項（２）記載の読み出し専用
メモリ装置。
【請求項４】上記第２の選択手段と上記第３の選択手段
が対向して上記メモリセルブロックを挟みこんで構成し
たセルブロックが列方向に複数配置され、それぞれの主
ビット線及び副ビット線が上記列方向に複数配置された
メモリセルブロック間で共通に使用されることを特徴と
する請求項（１）記載の読み出し専用メモリ装置。
【請求項５】上記主ビット線と上記主カラム線は負荷回
路により終端されることを特徴とする請求項（４）記載
の読み出し専用メモリ装置。
【請求項６】上記負荷回路は上記各セルブロック間で共
通とされることを特徴とする請求項（４）記載の読み出
し専用メモリ装置。