JPH0555530A - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置Info
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- JPH0555530A JPH0555530A JP21842591A JP21842591A JPH0555530A JP H0555530 A JPH0555530 A JP H0555530A JP 21842591 A JP21842591 A JP 21842591A JP 21842591 A JP21842591 A JP 21842591A JP H0555530 A JPH0555530 A JP H0555530A
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Abstract
(57)【要約】
【目的】 配線抵抗及び寄生容量の増大を抑えることを
可能にして、メモリセルの高密度化と高集積化並びにア
クセスの高速化を図る。 【構成】 行列状に配列されるメモリセルＭ（Ｍ1 ，Ｍ
2 ・・・Ｍ7 ・・・）と、行選択のためのワード線Ｗ1
〜Ｗｎと、副ビット線Ｂ（Ｂ12，Ｂ21，Ｂ22，Ｂ 31）
と、副カラム線Ｃ（Ｃ11，Ｃ12，Ｃ21，Ｃ22）と、列選
択回路１，ビット線選択回路２及びカラム線選択回路３
を具備し、ワード線Ｗ１〜Ｗｎを各メモリセルＭの行毎
に共通とされるゲートに兼用させ、更に、列選択回路１
によって、副ビット線Ｂと副カラム線Ｃからなる群を選
択し、ビット線選択回路２によって、各群の中での偶数
番目又は奇数番目の副ビット線Ｂを選択して主ビット線
Ｂ1 ，Ｂ2 ，Ｂ3 のいずれかに接続し、カラム線選択回
路３によって、各群の中での偶数番目又は奇数番目の副
カラム線Ｃを選択して主カラム線Ｃ1 ，Ｃ2 のいずれか
に接続する。
可能にして、メモリセルの高密度化と高集積化並びにア
クセスの高速化を図る。 【構成】 行列状に配列されるメモリセルＭ（Ｍ1 ，Ｍ
2 ・・・Ｍ7 ・・・）と、行選択のためのワード線Ｗ1
〜Ｗｎと、副ビット線Ｂ（Ｂ12，Ｂ21，Ｂ22，Ｂ 31）
と、副カラム線Ｃ（Ｃ11，Ｃ12，Ｃ21，Ｃ22）と、列選
択回路１，ビット線選択回路２及びカラム線選択回路３
を具備し、ワード線Ｗ１〜Ｗｎを各メモリセルＭの行毎
に共通とされるゲートに兼用させ、更に、列選択回路１
によって、副ビット線Ｂと副カラム線Ｃからなる群を選
択し、ビット線選択回路２によって、各群の中での偶数
番目又は奇数番目の副ビット線Ｂを選択して主ビット線
Ｂ1 ，Ｂ2 ，Ｂ3 のいずれかに接続し、カラム線選択回
路３によって、各群の中での偶数番目又は奇数番目の副
カラム線Ｃを選択して主カラム線Ｃ1 ，Ｃ2 のいずれか
に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性記憶装置に関
し、特にビット線及びカラム線が不純物拡散層によって
形成された浮遊ゲート型の不揮発性記憶素子からなるメ
モリセルを有する不揮発性記憶装置に関する。
し、特にビット線及びカラム線が不純物拡散層によって
形成された浮遊ゲート型の不揮発性記憶素子からなるメ
モリセルを有する不揮発性記憶装置に関する。
【０００２】
【従来の技術】従来、不揮発性記憶装置の一種として、
例えば特開平３−３４４７０号公報に示すようなＥＰＲ
ＯＭ（Erasable and Programmable Read Only Memory）
がある。
例えば特開平３−３４４７０号公報に示すようなＥＰＲ
ＯＭ（Erasable and Programmable Read Only Memory）
がある。
【０００３】図９に上記従来の不揮発性記憶装置のメモ
リセルアレイ５１に行デコーダ５２、列デコーダ５３、
列選択論理回路５４及び負荷回路５５を結線した模式図
を示し、図１０にメモリセル、負荷回路５５及び列選択
論理回路５４の要部の回路図を、図１１にメモリセルア
レイの平面図を、図１２に図１１の要部に当たるメモリ
セルの斜視図を示す。
リセルアレイ５１に行デコーダ５２、列デコーダ５３、
列選択論理回路５４及び負荷回路５５を結線した模式図
を示し、図１０にメモリセル、負荷回路５５及び列選択
論理回路５４の要部の回路図を、図１１にメモリセルア
レイの平面図を、図１２に図１１の要部に当たるメモリ
セルの斜視図を示す。
【０００４】この従来の不揮発性記憶装置は、図１２に
示すように、例えばＰ型のシリコン基板６１上の第１の
ゲート絶縁膜６２上に形成された１層目の多結晶シリコ
ン層６３をマスクとして、イオン注入により自己整合的
にＮ型の不純物拡散層６４及び６５を形成した後、上記
シリコン基板６１上に第２のゲート絶縁膜６６を形成す
る。
示すように、例えばＰ型のシリコン基板６１上の第１の
ゲート絶縁膜６２上に形成された１層目の多結晶シリコ
ン層６３をマスクとして、イオン注入により自己整合的
にＮ型の不純物拡散層６４及び６５を形成した後、上記
シリコン基板６１上に第２のゲート絶縁膜６６を形成す
る。
【０００５】その後、上記不純物拡散層６４及び６５と
直交するストライプ状の２層目の多結晶シリコン層６７
からなる制御ゲート（ワード線を構成する）を形成した
後、該制御ゲート６７をマスクとして、下層の第２のゲ
ート絶縁膜６６及び１層目の多結晶シリコン層６３を自
己整合的にエッチング除去することにより、１層目の多
結晶シリコン層からなる浮遊ゲート６３を形成するよう
にしている。
直交するストライプ状の２層目の多結晶シリコン層６７
からなる制御ゲート（ワード線を構成する）を形成した
後、該制御ゲート６７をマスクとして、下層の第２のゲ
ート絶縁膜６６及び１層目の多結晶シリコン層６３を自
己整合的にエッチング除去することにより、１層目の多
結晶シリコン層からなる浮遊ゲート６３を形成するよう
にしている。
【０００６】そして、図１１に示すように、上記不純物
拡散層６４及び６５を交互にビット線又はカラム線とし
て用い、更にシリコン基板６１の表層中、ビット線とカ
ラム線の間における制御ゲート６７下の領域にチャネル
を形成して、多数のメモリセル（Ｍ11，Ｍ12・・・Ｍ33
・・・）を構成することにより、不揮発性記憶装置の高
密度集積化を達成させることができる。
拡散層６４及び６５を交互にビット線又はカラム線とし
て用い、更にシリコン基板６１の表層中、ビット線とカ
ラム線の間における制御ゲート６７下の領域にチャネル
を形成して、多数のメモリセル（Ｍ11，Ｍ12・・・Ｍ33
・・・）を構成することにより、不揮発性記憶装置の高
密度集積化を達成させることができる。
【０００７】次に、上記不揮発性記憶装置の動作を図９
及び図１０に基いて説明する。
及び図１０に基いて説明する。
【０００８】いま、行デコーダ５２に入力された行アド
レスにより、例えばｎ行目のワード線Ｗｎが選択され、
列デコーダ５３に入力された列アドレスにより、例えば
ｎ列目の列選択線Ｃｎが選択された場合、これらワード
線Ｗｎ及び列選択線Ｃｎは共に高レベルとなり、他の行
に関するワード線及び他の列に関する列選択線は低レベ
ルとなる。
レスにより、例えばｎ行目のワード線Ｗｎが選択され、
列デコーダ５３に入力された列アドレスにより、例えば
ｎ列目の列選択線Ｃｎが選択された場合、これらワード
線Ｗｎ及び列選択線Ｃｎは共に高レベルとなり、他の行
に関するワード線及び他の列に関する列選択線は低レベ
ルとなる。
【０００９】このとき、ｎ列目の列選択線Ｃｎに接続さ
れているトランジスタＱ11，Ｑ12及びＱ13がオンし、こ
れによりカラム線ＣＬｎが放電し、接地電位Ｖｓｓに固
定される。そして、奇数及び偶数ビット線Ｂ1 及びＢ2
から奇数及び偶数データバスＤＢＬ1 及びＤＢＬ2 へデ
ータパスが形成される。また、ｎ行目のワード線Ｗｎが
選択されることにより、該ワード線Ｗｎに接続されてい
るメモリセル（図の例では、Ｑ8 及びＱ9 ）が選択され
る。
れているトランジスタＱ11，Ｑ12及びＱ13がオンし、こ
れによりカラム線ＣＬｎが放電し、接地電位Ｖｓｓに固
定される。そして、奇数及び偶数ビット線Ｂ1 及びＢ2
から奇数及び偶数データバスＤＢＬ1 及びＤＢＬ2 へデ
ータパスが形成される。また、ｎ行目のワード線Ｗｎが
選択されることにより、該ワード線Ｗｎに接続されてい
るメモリセル（図の例では、Ｑ8 及びＱ9 ）が選択され
る。
【００１０】このとき、メモリセルＱ8 が論理「０」に
プログラムされていれば、メモリセルＱ8 はオフ状態の
ままであり、奇数データバスＤＢＬ1 には何ら信号は伝
わらない。一方、メモリセルＱ9 に論理「０」が書き込
まれていない、即ち論理「１」がプログラムされていれ
ば、メモリセルＱ9 はオン状態となり、トランジスタＱ
13を介して偶数データバスＤＢＬ2 から接地へ電流パス
が形成される。
プログラムされていれば、メモリセルＱ8 はオフ状態の
ままであり、奇数データバスＤＢＬ1 には何ら信号は伝
わらない。一方、メモリセルＱ9 に論理「０」が書き込
まれていない、即ち論理「１」がプログラムされていれ
ば、メモリセルＱ9 はオン状態となり、トランジスタＱ
13を介して偶数データバスＤＢＬ2 から接地へ電流パス
が形成される。
【００１１】ここで、トランジスタＱ5 ，Ｑ6 及びＱ7
は、非選択状態の全てのカラム線とビット線を、奇数及
び偶数データバスＤＢＬ1 及びＤＢＬ2 につながってい
る図示しないセンスアンプの遷移点より少し高い電圧Ｖ
ｃｃにバイアスする。このバイアスにより、前回接地電
位Ｖｓｓレベルまで放電されたビット線がアクセスされ
たときに、不必要に大きい電圧変化が生じないようにし
ている。
は、非選択状態の全てのカラム線とビット線を、奇数及
び偶数データバスＤＢＬ1 及びＤＢＬ2 につながってい
る図示しないセンスアンプの遷移点より少し高い電圧Ｖ
ｃｃにバイアスする。このバイアスにより、前回接地電
位Ｖｓｓレベルまで放電されたビット線がアクセスされ
たときに、不必要に大きい電圧変化が生じないようにし
ている。
【００１２】そして、書込み（プログラム）時に、ｎ行
目のワード線Ｗｎ及びｎ列目の列選択線Ｃｎは、ほぼプ
ログラム電位Ｖｐｐ（＞Ｖｃｃ）まで充電される。メモ
リセルＱ8 をプログラムしない場合は、奇数データバス
ＤＢＬ1 を低レベルにしておく。メモリセルＱ9 に論理
「０」をプログラムする場合は、偶数データバスＤＢＬ
2 を上述のようにプログラム電位Ｖｐｐまで引き上げ
る。
目のワード線Ｗｎ及びｎ列目の列選択線Ｃｎは、ほぼプ
ログラム電位Ｖｐｐ（＞Ｖｃｃ）まで充電される。メモ
リセルＱ8 をプログラムしない場合は、奇数データバス
ＤＢＬ1 を低レベルにしておく。メモリセルＱ9 に論理
「０」をプログラムする場合は、偶数データバスＤＢＬ
2 を上述のようにプログラム電位Ｖｐｐまで引き上げ
る。
【００１３】
【発明が解決しようとする課題】ところで、上記従来の
不揮発性記憶装置（ＥＰＲＯＭ）は、高集積化を図るた
めにワード線の数を増加させた場合に次のような問題が
生じる。
不揮発性記憶装置（ＥＰＲＯＭ）は、高集積化を図るた
めにワード線の数を増加させた場合に次のような問題が
生じる。
【００１４】第１に、ワード線の数に比例してビット線
又はカラム線となるＮ型の不純物拡散層の配線抵抗が増
加する。即ち、メモリセルのソース及びドレインに直列
に挿入される寄生抵抗によりメモリセルに流れるメモリ
セル電流が制限される。このため、データ読出し時に、
データバスからメモリセルに流れる電流が少なくなっ
て、データバスの放電時間が長くなり、結果的にアクセ
スタイムが長くなり、データの読出しを高速に行うこと
が困難になる。
又はカラム線となるＮ型の不純物拡散層の配線抵抗が増
加する。即ち、メモリセルのソース及びドレインに直列
に挿入される寄生抵抗によりメモリセルに流れるメモリ
セル電流が制限される。このため、データ読出し時に、
データバスからメモリセルに流れる電流が少なくなっ
て、データバスの放電時間が長くなり、結果的にアクセ
スタイムが長くなり、データの読出しを高速に行うこと
が困難になる。
【００１５】第２に、上記従来のメモリセルアレイを構
成するビット線及びカラム線がＮ型の不純物拡散層によ
り構成されるため、不純物拡散層とシリコン基板間の接
合容量が寄生容量として付加され、データの読出し時に
おいて、データバスの放電に先立つビット線及びカラム
線の放電時間を長くするという不都合がある。
成するビット線及びカラム線がＮ型の不純物拡散層によ
り構成されるため、不純物拡散層とシリコン基板間の接
合容量が寄生容量として付加され、データの読出し時に
おいて、データバスの放電に先立つビット線及びカラム
線の放電時間を長くするという不都合がある。
【００１６】第３に、上記メモリセルのソース及びドレ
インの直列抵抗のためにメモリセル電流が制限されるた
め、上記メモリセルにデータを書き込むための電流の確
保が困難になる。この書込み電流は、通常１ｍＡ程度は
必要とされる。一方、書込み電圧の仕様は、１２．５±
０．５Ｖに統一されているため、上記メモリセルにおい
て、ビット線とカラム線及びメモリセルの動作抵抗の合
計で１２．５ｋΩ以下になることが不可欠である。
インの直列抵抗のためにメモリセル電流が制限されるた
め、上記メモリセルにデータを書き込むための電流の確
保が困難になる。この書込み電流は、通常１ｍＡ程度は
必要とされる。一方、書込み電圧の仕様は、１２．５±
０．５Ｖに統一されているため、上記メモリセルにおい
て、ビット線とカラム線及びメモリセルの動作抵抗の合
計で１２．５ｋΩ以下になることが不可欠である。
【００１７】一方、Ｎ型の不純物拡散層の層抵抗は、通
常１０〜５０Ω／□である。また、図１２において、１
層目の多結晶シリコン層（浮遊ゲート）６３と２層目の
多結晶シリコン層（制御ゲート）６７の設計ルールが同
じとすると、１行当りのＮ型不純物拡散層６４及び６５
の抵抗値は少なくとも２０Ωとなり、全体の不純物拡散
層の抵抗値を１２．５ｋΩ以下にするには、行の数（＝
ワード線の数）は、６２５以上にすることはできない。
常１０〜５０Ω／□である。また、図１２において、１
層目の多結晶シリコン層（浮遊ゲート）６３と２層目の
多結晶シリコン層（制御ゲート）６７の設計ルールが同
じとすると、１行当りのＮ型不純物拡散層６４及び６５
の抵抗値は少なくとも２０Ωとなり、全体の不純物拡散
層の抵抗値を１２．５ｋΩ以下にするには、行の数（＝
ワード線の数）は、６２５以上にすることはできない。
【００１８】これは、典型的なメモリセルアレイ５１の
構成にしたがって、行の数と列の数を等しくした場合、
上記高密度メモリセルを用いた２５６ｋｂｉｔ以上の大
容量不揮発性メモリの実現は困難になることを意味す
る。
構成にしたがって、行の数と列の数を等しくした場合、
上記高密度メモリセルを用いた２５６ｋｂｉｔ以上の大
容量不揮発性メモリの実現は困難になることを意味す
る。
【００１９】また、メモリセルの高集積化を図った場
合、メモリセルの数に応じてビット線及びカラム線の本
数が増加するため、それにともない、列デコーダ５３及
び負荷回路５５等の周辺回路における出力端子の数も増
加させる必要がある。従来の不揮発性記憶装置において
は、周辺回路の出力端子の配列ピッチとメモリセルアレ
イ５１におけるビット線及びカラム線の配列ピッチとが
同じであるため、メモリセルの高集積化に伴い、周辺回
路の出力端子の高集積化をも考慮しなくてはならず、不
揮発性記憶装置の設計が非常に困難になるという問題が
あった。
合、メモリセルの数に応じてビット線及びカラム線の本
数が増加するため、それにともない、列デコーダ５３及
び負荷回路５５等の周辺回路における出力端子の数も増
加させる必要がある。従来の不揮発性記憶装置において
は、周辺回路の出力端子の配列ピッチとメモリセルアレ
イ５１におけるビット線及びカラム線の配列ピッチとが
同じであるため、メモリセルの高集積化に伴い、周辺回
路の出力端子の高集積化をも考慮しなくてはならず、不
揮発性記憶装置の設計が非常に困難になるという問題が
あった。
【００２０】本発明は、このような課題に鑑み成された
もので、その目的とするところは、メモリセルの高集積
化を図っても周辺回路の出力端子の配列ピッチを小さく
する必要がなく、容易にプロセス設計を行うことができ
る不揮発性記憶装置を提供することにある。
もので、その目的とするところは、メモリセルの高集積
化を図っても周辺回路の出力端子の配列ピッチを小さく
する必要がなく、容易にプロセス設計を行うことができ
る不揮発性記憶装置を提供することにある。
【００２１】また、本発明は、上記高密度メモリセルを
用いて高密度化と高集積化を矛盾なく実現し、かつ高速
化にも好適な不揮発性記憶装置を提供することにある。
用いて高密度化と高集積化を矛盾なく実現し、かつ高速
化にも好適な不揮発性記憶装置を提供することにある。
【００２２】
【課題を解決するための手段】本発明の不揮発性記憶装
置は、行列状に配列された、浮遊ゲートと制御ゲートと
が積層されてなる不揮発性記憶素子からなるメモリセル
Ｍ（Ｍ1 ，Ｍ2 ・・・Ｍ7 ・・・）と、メモリセルＭの
各行毎に共通とされ、かつ不揮発性素子のゲート電極を
兼ねるワード線Ｗ1 〜Ｗｎと、ワード線Ｗ1 〜Ｗｎに略
直交して配置され、メモリセルＭの各列の不揮発性素子
で共通にソース及びドレインの一方とされ、かつ隣接す
るメモリセル列の一方と共通にデータ読み出しに用いら
れるビット線（副ビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31）
と、各ビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31の間に該ビット
線Ｂ12，Ｂ21，Ｂ22，Ｂ31と交互に配置されるように夫
々略平行して配され、かつ隣接するメモリセル列の他方
と共通に用いられ、各メモリセル列の不揮発性素子の他
方とされるカラム線（副カラム線Ｃ11，Ｃ12，Ｃ21，Ｃ
22）と、夫々複数本のビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31
とカラム線Ｃ11，Ｃ12，Ｃ21，Ｃ22からなる群を選択す
る第１の選択手段（列選択回路）１と、上記各群の中で
の上記ビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31を選択する第２
の選択手段（ビット線選択回路）２と、上記各群の中で
の上記カラム線Ｃ11，Ｃ12，Ｃ21，Ｃ22を選択する第３
の選択手段（カラム線選択回路）３を具備して構成す
る。
置は、行列状に配列された、浮遊ゲートと制御ゲートと
が積層されてなる不揮発性記憶素子からなるメモリセル
Ｍ（Ｍ1 ，Ｍ2 ・・・Ｍ7 ・・・）と、メモリセルＭの
各行毎に共通とされ、かつ不揮発性素子のゲート電極を
兼ねるワード線Ｗ1 〜Ｗｎと、ワード線Ｗ1 〜Ｗｎに略
直交して配置され、メモリセルＭの各列の不揮発性素子
で共通にソース及びドレインの一方とされ、かつ隣接す
るメモリセル列の一方と共通にデータ読み出しに用いら
れるビット線（副ビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31）
と、各ビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31の間に該ビット
線Ｂ12，Ｂ21，Ｂ22，Ｂ31と交互に配置されるように夫
々略平行して配され、かつ隣接するメモリセル列の他方
と共通に用いられ、各メモリセル列の不揮発性素子の他
方とされるカラム線（副カラム線Ｃ11，Ｃ12，Ｃ21，Ｃ
22）と、夫々複数本のビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31
とカラム線Ｃ11，Ｃ12，Ｃ21，Ｃ22からなる群を選択す
る第１の選択手段（列選択回路）１と、上記各群の中で
の上記ビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31を選択する第２
の選択手段（ビット線選択回路）２と、上記各群の中で
の上記カラム線Ｃ11，Ｃ12，Ｃ21，Ｃ22を選択する第３
の選択手段（カラム線選択回路）３を具備して構成す
る。
【００２３】この場合、上記第２及び第３の選択手段２
及び３を、絶縁ゲート型電界効果トランジスタで構成し
てもよい。また、上記第２及び第３の選択手段２及び３
を、メモリセルＭと同一導電型の絶縁ゲート型電界効果
トランジスタで構成してもよい。また、上記ビット線Ｂ
12，Ｂ21，Ｂ22，Ｂ31と上記カラム線Ｃ11，Ｃ12，
Ｃ 21，Ｃ22を、共に帯状のパターンで基体４１上に形成
し、その帯状のパターンの長手方向と略直交な方向を、
上記第２及び第３の選択手段２及び３を構成するＭＩＳ
トランジスタのチャネル方向とするようにしてもよい。
及び３を、絶縁ゲート型電界効果トランジスタで構成し
てもよい。また、上記第２及び第３の選択手段２及び３
を、メモリセルＭと同一導電型の絶縁ゲート型電界効果
トランジスタで構成してもよい。また、上記ビット線Ｂ
12，Ｂ21，Ｂ22，Ｂ31と上記カラム線Ｃ11，Ｃ12，
Ｃ 21，Ｃ22を、共に帯状のパターンで基体４１上に形成
し、その帯状のパターンの長手方向と略直交な方向を、
上記第２及び第３の選択手段２及び３を構成するＭＩＳ
トランジスタのチャネル方向とするようにしてもよい。
【００２４】また、上記第２の選択手段２を、メモリセ
ルアレイ（メモリセルブロックＭＢ）を挟んで上記第３
の選択手段３と対向して配置してもよい。また、行列状
に配されたメモリセルＭを、上記ビット線Ｂ12，Ｂ21，
Ｂ22，Ｂ31の方向にブロック分割し、それら各ブロック
で上記第１の選択手段１を共通にしてもよい。また、上
記各ビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31と各カラム線
Ｃ11，Ｃ12，Ｃ21，Ｃ22の終端部に、負荷回路４を接続
するようにしてもよい。また、行列状に配されたメモリ
セルＭを、上記ビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31の方向
にブロック分割し、それら各ブロックで負荷回路４を共
通に接続するようにしてもよい。
ルアレイ（メモリセルブロックＭＢ）を挟んで上記第３
の選択手段３と対向して配置してもよい。また、行列状
に配されたメモリセルＭを、上記ビット線Ｂ12，Ｂ21，
Ｂ22，Ｂ31の方向にブロック分割し、それら各ブロック
で上記第１の選択手段１を共通にしてもよい。また、上
記各ビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31と各カラム線
Ｃ11，Ｃ12，Ｃ21，Ｃ22の終端部に、負荷回路４を接続
するようにしてもよい。また、行列状に配されたメモリ
セルＭを、上記ビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31の方向
にブロック分割し、それら各ブロックで負荷回路４を共
通に接続するようにしてもよい。
【００２５】また、本発明の不揮発性記憶装置は、行列
状に配されたメモリセルＭ（Ｍ1 ，Ｍ2 ・・・Ｍ7 ・・
・）をビット線の方向に複数のブロックに分割し、該ブ
ロックを、行列状に配列された、浮遊ゲートと制御ゲー
トとが積層されてなる不揮発性記憶素子からなるメモリ
セルＭと、メモリセルＭの各行毎に共通とされ、かつ上
記不揮発性素子のゲート電極を兼ねるワード線Ｗ1 〜Ｗ
8 と、ワード線Ｗ1 〜Ｗ8 に略直交して配置され、メモ
リセルＭの各列の不揮発性素子で共通にソース及びドレ
インの一方とされ、かつ隣接するメモリセル列の一方と
共通にデータ読み出しに用いられるビット線と、各ビッ
ト線の間に該ビット線と交互に配置されるように夫々略
平行して配され、かつ隣接するメモリセル列の他方と共
通に用いられ、各メモリセル列の不揮発性素子の他方と
されるカラム線と、夫々複数本のビット線とカラム線か
らなる群の中での上記ビット線を選択する第２の選択手
段（選択線（反転ＷＢＳ）・Ｘｎと選択線ＷＢＳ・Ｘｎ
が接続されたビット線選択回路）と、上記各群の中での
上記カラム線を選択する第３の選択手段（選択線（反転
ＷＣＳ）・Ｘｎと選択線ＷＣＳ・Ｘｎが接続されたカラ
ム線選択回路）とで構成し、更に、各ブロック間で共通
に、上記群を選択する第１の選択手段（列選択回路）１
と、各ブロック間で共通に、上記各ビット線と上記各カ
ラム線の終端部に負荷回路４を設け、上記複数のブロッ
クから特定のブロック以外の、上記第２の選択手段２及
び上記第３の選択手段３を選択しないように構成する。
状に配されたメモリセルＭ（Ｍ1 ，Ｍ2 ・・・Ｍ7 ・・
・）をビット線の方向に複数のブロックに分割し、該ブ
ロックを、行列状に配列された、浮遊ゲートと制御ゲー
トとが積層されてなる不揮発性記憶素子からなるメモリ
セルＭと、メモリセルＭの各行毎に共通とされ、かつ上
記不揮発性素子のゲート電極を兼ねるワード線Ｗ1 〜Ｗ
8 と、ワード線Ｗ1 〜Ｗ8 に略直交して配置され、メモ
リセルＭの各列の不揮発性素子で共通にソース及びドレ
インの一方とされ、かつ隣接するメモリセル列の一方と
共通にデータ読み出しに用いられるビット線と、各ビッ
ト線の間に該ビット線と交互に配置されるように夫々略
平行して配され、かつ隣接するメモリセル列の他方と共
通に用いられ、各メモリセル列の不揮発性素子の他方と
されるカラム線と、夫々複数本のビット線とカラム線か
らなる群の中での上記ビット線を選択する第２の選択手
段（選択線（反転ＷＢＳ）・Ｘｎと選択線ＷＢＳ・Ｘｎ
が接続されたビット線選択回路）と、上記各群の中での
上記カラム線を選択する第３の選択手段（選択線（反転
ＷＣＳ）・Ｘｎと選択線ＷＣＳ・Ｘｎが接続されたカラ
ム線選択回路）とで構成し、更に、各ブロック間で共通
に、上記群を選択する第１の選択手段（列選択回路）１
と、各ブロック間で共通に、上記各ビット線と上記各カ
ラム線の終端部に負荷回路４を設け、上記複数のブロッ
クから特定のブロック以外の、上記第２の選択手段２及
び上記第３の選択手段３を選択しないように構成する。
【００２６】この場合、上記ワード線Ｗ1 〜Ｗ8 を、上
記複数のブロック間で共通に用いるようにしてもよい。
記複数のブロック間で共通に用いるようにしてもよい。
【００２７】また、本発明の不揮発性記憶装置は、行列
状のメモリセルＭ（Ｍ1 ，Ｍ2 ・・・Ｍ7 ・・・）を、
ビット線の方向に複数のブロックに分割し、該ブロック
を、行列状に配列された、浮遊ゲートと制御ゲートとが
積層されてなる不揮発性記憶素子からなるメモリセルＭ
と、メモリセルＭの各行毎に共通とされ、かつ不揮発性
素子のゲート電極を兼ねるワード線Ｗ1 ・Ｘｎ〜Ｗ8 ・
Ｘｎと、ワード線Ｗ1 ・Ｘｎ〜Ｗ8 ・Ｘｎに略直交して
配置され、メモリセルＭの各列の不揮発性素子で共通に
ソース及びドレインの一方とされ、かつ隣接するメモリ
セル列の一方と共通にデータ読み出しに用いられるビッ
ト線と、各ビット線の間に該ビット線と交互に配置され
るように夫々略平行して配され、かつ隣接するメモリセ
ル列の他方と共通に用いられ、各メモリセル列の不揮発
性素子の他方とされるカラム線と、夫々複数本のビット
線とカラム線からなる群の中での上記ビット線を選択す
る第２の選択手段（選択線（反転ＷＢＳ）と選択線ＷＢ
Ｓが接続されたビット線選択回路）と、上記各群の中で
の上記カラム線を選択する第３の選択手段（選択線（反
転ＷＣＳ）と選択線ＷＣＳが接続されたカラム線選択回
路）とで構成し、更に、各ブロック間で共通に、上記群
を選択する第１の選択手段（列選択回路）１と、各ブロ
ック間で共通に、上記各ビット線と上記各カラム線の終
端部に負荷回路４を設け、複数のブロックから特定のブ
ロック以外の、ワード線Ｗ1 ・Ｘｎ〜Ｗ8 ・Ｘｎを選択
しないように構成する。
状のメモリセルＭ（Ｍ1 ，Ｍ2 ・・・Ｍ7 ・・・）を、
ビット線の方向に複数のブロックに分割し、該ブロック
を、行列状に配列された、浮遊ゲートと制御ゲートとが
積層されてなる不揮発性記憶素子からなるメモリセルＭ
と、メモリセルＭの各行毎に共通とされ、かつ不揮発性
素子のゲート電極を兼ねるワード線Ｗ1 ・Ｘｎ〜Ｗ8 ・
Ｘｎと、ワード線Ｗ1 ・Ｘｎ〜Ｗ8 ・Ｘｎに略直交して
配置され、メモリセルＭの各列の不揮発性素子で共通に
ソース及びドレインの一方とされ、かつ隣接するメモリ
セル列の一方と共通にデータ読み出しに用いられるビッ
ト線と、各ビット線の間に該ビット線と交互に配置され
るように夫々略平行して配され、かつ隣接するメモリセ
ル列の他方と共通に用いられ、各メモリセル列の不揮発
性素子の他方とされるカラム線と、夫々複数本のビット
線とカラム線からなる群の中での上記ビット線を選択す
る第２の選択手段（選択線（反転ＷＢＳ）と選択線ＷＢ
Ｓが接続されたビット線選択回路）と、上記各群の中で
の上記カラム線を選択する第３の選択手段（選択線（反
転ＷＣＳ）と選択線ＷＣＳが接続されたカラム線選択回
路）とで構成し、更に、各ブロック間で共通に、上記群
を選択する第１の選択手段（列選択回路）１と、各ブロ
ック間で共通に、上記各ビット線と上記各カラム線の終
端部に負荷回路４を設け、複数のブロックから特定のブ
ロック以外の、ワード線Ｗ1 ・Ｘｎ〜Ｗ8 ・Ｘｎを選択
しないように構成する。
【００２８】この場合、上記第２の選択手段の制御信号
（選択線（反転ＷＢＳ）とＷＢＳに入力される制御信
号）を、上記複数のブロック間で共通に用いられるよう
にしてもよい。また、上記第３の選択手段の制御信号
（選択線（反転ＷＣＳ）とＷＣＳに入力される制御信
号）を、上記複数のブロック間で共通に用いられるよう
にしてもよい。
（選択線（反転ＷＢＳ）とＷＢＳに入力される制御信
号）を、上記複数のブロック間で共通に用いられるよう
にしてもよい。また、上記第３の選択手段の制御信号
（選択線（反転ＷＣＳ）とＷＣＳに入力される制御信
号）を、上記複数のブロック間で共通に用いられるよう
にしてもよい。
【００２９】
【作用】上述の本発明の構成によれば、行列状に配列さ
れる浮遊ゲート型絶縁ゲート電界効果トランジスタから
なるメモリセルＭ（Ｍ1 ，Ｍ2 ・・・Ｍ7 ・・・）と、
行選択のためのワード線Ｗ1 〜Ｗｎと、ビット線（副ビ
ット線Ｂ12，Ｂ21，Ｂ22，Ｂ31）と、カラム線（副カラ
ム線Ｃ11，Ｃ12，Ｃ21，Ｃ22）と、第１，第２及び第３
の選択手段１，２及び３を具備し、上記ワード線Ｗ1 〜
Ｗｎを、例えば多結晶シリコン層により形成し、互いに
平行なパターンで夫々延在させて、上記各メモリセル行
毎に共通とされる上記浮遊ゲート型絶縁ゲート電界効果
トランジスタのゲートに兼用させ、更に、上記第１の選
択手段１によって、夫々複数本のビット線Ｂ12，Ｂ21，
Ｂ22，Ｂ31とカラム線Ｃ11，Ｃ12，Ｃ21，Ｃ22からなる
群を選択し、上記第２の選択手段２によって、上記各群
の中での偶数番目又は奇数番目のビット線Ｂ12，Ｂ21，
Ｂ22，Ｂ31を選択して主ビット線Ｂ1 ，Ｂ2 ，Ｂ3 のい
ずれかにに接続し、上記第３の選択手段３によって、上
記各群の中での偶数番目又は奇数番目のカラム線Ｃ11，
Ｃ12，Ｃ21，Ｃ22を選択して主カラム線Ｃ1 ，Ｃ2 のい
ずれかに接続するようにしたので、主カラム線Ｃ1 ，Ｃ
2 を選択的に接地電位に固定することで、特定のメモリ
セルのみを経由する主ビット線〜ビット線〜メモリセル
〜カラム線〜主カラム線（仮想接地線）間の電流パスを
形成することができる。
れる浮遊ゲート型絶縁ゲート電界効果トランジスタから
なるメモリセルＭ（Ｍ1 ，Ｍ2 ・・・Ｍ7 ・・・）と、
行選択のためのワード線Ｗ1 〜Ｗｎと、ビット線（副ビ
ット線Ｂ12，Ｂ21，Ｂ22，Ｂ31）と、カラム線（副カラ
ム線Ｃ11，Ｃ12，Ｃ21，Ｃ22）と、第１，第２及び第３
の選択手段１，２及び３を具備し、上記ワード線Ｗ1 〜
Ｗｎを、例えば多結晶シリコン層により形成し、互いに
平行なパターンで夫々延在させて、上記各メモリセル行
毎に共通とされる上記浮遊ゲート型絶縁ゲート電界効果
トランジスタのゲートに兼用させ、更に、上記第１の選
択手段１によって、夫々複数本のビット線Ｂ12，Ｂ21，
Ｂ22，Ｂ31とカラム線Ｃ11，Ｃ12，Ｃ21，Ｃ22からなる
群を選択し、上記第２の選択手段２によって、上記各群
の中での偶数番目又は奇数番目のビット線Ｂ12，Ｂ21，
Ｂ22，Ｂ31を選択して主ビット線Ｂ1 ，Ｂ2 ，Ｂ3 のい
ずれかにに接続し、上記第３の選択手段３によって、上
記各群の中での偶数番目又は奇数番目のカラム線Ｃ11，
Ｃ12，Ｃ21，Ｃ22を選択して主カラム線Ｃ1 ，Ｃ2 のい
ずれかに接続するようにしたので、主カラム線Ｃ1 ，Ｃ
2 を選択的に接地電位に固定することで、特定のメモリ
セルのみを経由する主ビット線〜ビット線〜メモリセル
〜カラム線〜主カラム線（仮想接地線）間の電流パスを
形成することができる。
【００３０】即ち、主ビット線Ｂ1 ，Ｂ2 ，Ｂ3 及び主
カラム線Ｃ1 ，Ｃ2 の配線ピッチを不純物拡散拡散層で
形成される配線（副ビット線及び副カラム線、以下、拡
散配線と記す）のピッチの２倍にすることができ、配線
ピッチが拡散配線より大きいアルミ等の金属配線を、上
記主ビット線Ｂ1 ，Ｂ2 ，Ｂ3 及び主カラム線Ｃ1 ，Ｃ
2 として用いることができる。従って、メモリセルアレ
イ（メモリセルブロックＭＢ）から導出される配線のピ
ッチがメモリセルアレイ内の配線ピッチよりも大幅に広
くなるため、周辺回路の出力端子の配列ピッチに関する
ルールを厳しくする必要がなくなり、プロセス設計の容
易化を図ることができる。
カラム線Ｃ1 ，Ｃ2 の配線ピッチを不純物拡散拡散層で
形成される配線（副ビット線及び副カラム線、以下、拡
散配線と記す）のピッチの２倍にすることができ、配線
ピッチが拡散配線より大きいアルミ等の金属配線を、上
記主ビット線Ｂ1 ，Ｂ2 ，Ｂ3 及び主カラム線Ｃ1 ，Ｃ
2 として用いることができる。従って、メモリセルアレ
イ（メモリセルブロックＭＢ）から導出される配線のピ
ッチがメモリセルアレイ内の配線ピッチよりも大幅に広
くなるため、周辺回路の出力端子の配列ピッチに関する
ルールを厳しくする必要がなくなり、プロセス設計の容
易化を図ることができる。
【００３１】また、本発明の構成によれば、ビット線Ｂ
12，Ｂ21，Ｂ22，Ｂ31及びカラム線Ｃ11，Ｃ12，Ｃ21，
Ｃ22をブロックに分割することができるため、例えば図
１２に示される高密度メモリセルを用いた場合に問題に
なるソース・ドレイン直列抵抗が大きくなるという不都
合を回避することができる。また、特定のブロックのみ
を選択的に主ビット線に接続することができるため、全
てのブロックにビット線を延在させた場合と比べ、ビッ
ト線容量を小さくでき、データの読出し動作を高速化す
ることができる。
12，Ｂ21，Ｂ22，Ｂ31及びカラム線Ｃ11，Ｃ12，Ｃ21，
Ｃ22をブロックに分割することができるため、例えば図
１２に示される高密度メモリセルを用いた場合に問題に
なるソース・ドレイン直列抵抗が大きくなるという不都
合を回避することができる。また、特定のブロックのみ
を選択的に主ビット線に接続することができるため、全
てのブロックにビット線を延在させた場合と比べ、ビッ
ト線容量を小さくでき、データの読出し動作を高速化す
ることができる。
【００３２】
【実施例】以下、図１〜図８を参照しながら本発明の実
施例を説明する。図１は、第１実施例に係る不揮発性記
憶装置のメモリセルアレイの要部を示す回路図である。
特に、この図１においては、ワード線方向に連続的に繰
り返した構造の一部のみを取り出して示す。
施例を説明する。図１は、第１実施例に係る不揮発性記
憶装置のメモリセルアレイの要部を示す回路図である。
特に、この図１においては、ワード線方向に連続的に繰
り返した構造の一部のみを取り出して示す。
【００３３】まず、このメモリセルブロックＭＢには、
行列状にメモリセルＭ（Ｍ1 ，Ｍ2 ・・・Ｍ7 ・・・）
が配列される。各メモリセルＭは、１つの浮遊ゲート型
電界効果トランジスタからなる。これら浮遊ゲート型電
界効果トランジスタの制御ゲート電極は夫々ワード線Ｗ
1 〜Ｗｎを構成し、図中、横方向を長手方向として延在
され、各行で共通に用いられる。
行列状にメモリセルＭ（Ｍ1 ，Ｍ2 ・・・Ｍ7 ・・・）
が配列される。各メモリセルＭは、１つの浮遊ゲート型
電界効果トランジスタからなる。これら浮遊ゲート型電
界効果トランジスタの制御ゲート電極は夫々ワード線Ｗ
1 〜Ｗｎを構成し、図中、横方向を長手方向として延在
され、各行で共通に用いられる。
【００３４】各メモリセルＭの浮遊ゲート型電界効果ト
ランジスタのソース・ドレイン領域の一方は、副ビット
線Ｂ（Ｂ12，Ｂ21，Ｂ22，Ｂ31）として用いられ、各メ
モリセルＭの浮遊ゲート型電界効果トランジスタのソー
ス・ドレイン領域の他方は、副カラム線Ｃ（Ｃ11，
Ｃ12，Ｃ21，Ｃ22）として用いられる。
ランジスタのソース・ドレイン領域の一方は、副ビット
線Ｂ（Ｂ12，Ｂ21，Ｂ22，Ｂ31）として用いられ、各メ
モリセルＭの浮遊ゲート型電界効果トランジスタのソー
ス・ドレイン領域の他方は、副カラム線Ｃ（Ｃ11，
Ｃ12，Ｃ21，Ｃ22）として用いられる。
【００３５】これら副ビット線Ｂと副カラム線Ｃは、上
記ワード線Ｗ1 〜Ｗｎと垂直な方向を長手方向として延
在される。これら副ビット線Ｂ及び副カラム線Ｃは、更
にワード線Ｗ1 〜Ｗｎの延長方向に隣接する浮遊ゲート
型電界効果トランジスタで共用とされている。従って、
副ビット線Ｂと副カラム線Ｃは、ワード線Ｗ1 〜Ｗｎの
延長方向に交互に形成されたかたちとなる。
記ワード線Ｗ1 〜Ｗｎと垂直な方向を長手方向として延
在される。これら副ビット線Ｂ及び副カラム線Ｃは、更
にワード線Ｗ1 〜Ｗｎの延長方向に隣接する浮遊ゲート
型電界効果トランジスタで共用とされている。従って、
副ビット線Ｂと副カラム線Ｃは、ワード線Ｗ1 〜Ｗｎの
延長方向に交互に形成されたかたちとなる。
【００３６】このようなメモリセルブロックＭＢの一方
の端部には、副ビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31のう
ち、偶数番目又は奇数番目を主ビット線に接続するため
の第２の選択手段であるＭＯＳトランジスタＴ1 ，
Ｔ2 ，Ｔ3 ，Ｔ4 により構成されたビット線選択回路２
が設けられている。
の端部には、副ビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31のう
ち、偶数番目又は奇数番目を主ビット線に接続するため
の第２の選択手段であるＭＯＳトランジスタＴ1 ，
Ｔ2 ，Ｔ3 ，Ｔ4 により構成されたビット線選択回路２
が設けられている。
【００３７】即ち、副ビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31
は、夫々ＭＯＳトランジスタＴ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 を
介して主ビット線Ｂ1 ，Ｂ2 ，Ｂ2 ，Ｂ3 に接続され
る。ここで、ＭＯＳトランジスタＴ1 ，Ｔ3 は、そのゲ
ート電極が選択線（反転ＷＢＳ）とされ、ＭＯＳトラン
ジスタＴ2 ，Ｔ4 は、そのゲート電極が選択線ＷＢＳと
される。選択線ＷＢＳ及び（反転ＷＢＳ）に供給される
信号は互いに逆相とされる。
は、夫々ＭＯＳトランジスタＴ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 を
介して主ビット線Ｂ1 ，Ｂ2 ，Ｂ2 ，Ｂ3 に接続され
る。ここで、ＭＯＳトランジスタＴ1 ，Ｔ3 は、そのゲ
ート電極が選択線（反転ＷＢＳ）とされ、ＭＯＳトラン
ジスタＴ2 ，Ｔ4 は、そのゲート電極が選択線ＷＢＳと
される。選択線ＷＢＳ及び（反転ＷＢＳ）に供給される
信号は互いに逆相とされる。
【００３８】従って、選択線ＷＢＳが高レベルの時、例
えば主ビット線Ｂ2は、ＭＯＳトランジスタＴ2 を介し
て副ビット線Ｂ21に接続され、逆に選択線ＷＢＳが低レ
ベルの時、同じ主ビット線Ｂ2 は、ＭＯＳトランジスタ
Ｔ3 を介して副ビット線Ｂ22に接続される。また、他の
主ビット線に関しても同様に動作する。
えば主ビット線Ｂ2は、ＭＯＳトランジスタＴ2 を介し
て副ビット線Ｂ21に接続され、逆に選択線ＷＢＳが低レ
ベルの時、同じ主ビット線Ｂ2 は、ＭＯＳトランジスタ
Ｔ3 を介して副ビット線Ｂ22に接続される。また、他の
主ビット線に関しても同様に動作する。
【００３９】メモリセルブロックＭＢの他方の端部に
は、第３の選択手段としてのＭＯＳトランジスタＴ5 ，
Ｔ6 ，Ｔ7 ，Ｔ8 ，Ｔ9 からなるカラム線選択回路３が
配設されている。これらＭＯＳトランジスタＴ5 ，
Ｔ6 ，Ｔ7 ，Ｔ8 ，Ｔ9 は、副カラム線Ｃ11，Ｃ12，Ｃ
21，Ｃ22のうち、偶数番目又は奇数番目を主カラム線Ｃ
1 ，Ｃ2 に接続するためのスイッチとして用いられる。
は、第３の選択手段としてのＭＯＳトランジスタＴ5 ，
Ｔ6 ，Ｔ7 ，Ｔ8 ，Ｔ9 からなるカラム線選択回路３が
配設されている。これらＭＯＳトランジスタＴ5 ，
Ｔ6 ，Ｔ7 ，Ｔ8 ，Ｔ9 は、副カラム線Ｃ11，Ｃ12，Ｃ
21，Ｃ22のうち、偶数番目又は奇数番目を主カラム線Ｃ
1 ，Ｃ2 に接続するためのスイッチとして用いられる。
【００４０】即ち、主カラム線Ｃ1 は、ＭＯＳトランジ
スタＴ6を介して副カラム線Ｃ11に接続されると共に、
ＭＯＳトランジスタＴ7 を介して副カラム線Ｃ12に接続
される。また、主カラム線Ｃ2 は、ＭＯＳトランジスタ
Ｔ8 を介して副カラム線Ｃ21に接続されると共に、ＭＯ
ＳトランジスタＴ9 を介して副カラム線Ｃ22に接続され
る。他の副カラム線に関しても同様である。
スタＴ6を介して副カラム線Ｃ11に接続されると共に、
ＭＯＳトランジスタＴ7 を介して副カラム線Ｃ12に接続
される。また、主カラム線Ｃ2 は、ＭＯＳトランジスタ
Ｔ8 を介して副カラム線Ｃ21に接続されると共に、ＭＯ
ＳトランジスタＴ9 を介して副カラム線Ｃ22に接続され
る。他の副カラム線に関しても同様である。
【００４１】上記カラム線選択回路３を構成するＭＯＳ
トランジスタのうち、ＭＯＳトランジスタＴ6 ，Ｔ
8 は、そのゲート電極が選択線（反転ＷＣＳ）とされ、
ＭＯＳトランジスタＴ5 ，Ｔ7 ，Ｔ9 は、そのゲート電
極が選択線ＷＣＳとされる。選択線（反転ＷＣＳ）に供
給される信号と選択線ＷＣＳに供給される信号は互いに
逆相とされる。
トランジスタのうち、ＭＯＳトランジスタＴ6 ，Ｔ
8 は、そのゲート電極が選択線（反転ＷＣＳ）とされ、
ＭＯＳトランジスタＴ5 ，Ｔ7 ，Ｔ9 は、そのゲート電
極が選択線ＷＣＳとされる。選択線（反転ＷＣＳ）に供
給される信号と選択線ＷＣＳに供給される信号は互いに
逆相とされる。
【００４２】従って、選択線（反転ＷＣＳ）が高レベル
の時、ＭＯＳトランジスタＴ6 ，Ｔ 8 がオン状態となっ
て、主カラム線Ｃ1 が副カラム線Ｃ11に電気的に接続さ
れ、同時に主カラム線Ｃ2 が副カラム線Ｃ21に電気的に
接続される。また、逆に選択線ＷＣＳが高レベルの時、
ＭＯＳトランジスタＴ7 ，Ｔ9がオン状態となって、主
カラム線Ｃ1 が副カラム線Ｃ12に電気的に接続され、同
時に主カラム線Ｃ2 が副カラム線Ｃ22に電気的に接続さ
れる。
の時、ＭＯＳトランジスタＴ6 ，Ｔ 8 がオン状態となっ
て、主カラム線Ｃ1 が副カラム線Ｃ11に電気的に接続さ
れ、同時に主カラム線Ｃ2 が副カラム線Ｃ21に電気的に
接続される。また、逆に選択線ＷＣＳが高レベルの時、
ＭＯＳトランジスタＴ7 ，Ｔ9がオン状態となって、主
カラム線Ｃ1 が副カラム線Ｃ12に電気的に接続され、同
時に主カラム線Ｃ2 が副カラム線Ｃ22に電気的に接続さ
れる。
【００４３】このように、各選択線に供給される各信号
に応じて各副ビット線や各副カラム線に択一的に接続さ
れる主ビット線Ｂ1 ，Ｂ2 ，Ｂ3 や主カラム線Ｃ1 ，Ｃ
2 は、上記メモリセルブロックＭＢをワード線Ｗ1 〜Ｗ
ｎの延長方向に垂直な方向に亘って延在される。そし
て、各主ビット線Ｂ1 ，Ｂ2 ，Ｂ3 や主カラム線Ｃ1 ，
Ｃ2 の一方の端部には、負荷回路４が接続される。
に応じて各副ビット線や各副カラム線に択一的に接続さ
れる主ビット線Ｂ1 ，Ｂ2 ，Ｂ3 や主カラム線Ｃ1 ，Ｃ
2 は、上記メモリセルブロックＭＢをワード線Ｗ1 〜Ｗ
ｎの延長方向に垂直な方向に亘って延在される。そし
て、各主ビット線Ｂ1 ，Ｂ2 ，Ｂ3 や主カラム線Ｃ1 ，
Ｃ2 の一方の端部には、負荷回路４が接続される。
【００４４】この負荷回路４は、負荷トランジスタ
Ｔ18，Ｔ19，Ｔ20，Ｔ21，Ｔ22からなり、具体的には、
主ビット線Ｂ1 ，Ｂ2 ，Ｂ3 に夫々負荷トランジスタＴ
18，Ｔ20，Ｔ22が接続され、主カラム線Ｃ1 ，Ｃ2 に
は、夫々負荷トランジスタＴ19，Ｔ 21が接続される。
Ｔ18，Ｔ19，Ｔ20，Ｔ21，Ｔ22からなり、具体的には、
主ビット線Ｂ1 ，Ｂ2 ，Ｂ3 に夫々負荷トランジスタＴ
18，Ｔ20，Ｔ22が接続され、主カラム線Ｃ1 ，Ｃ2 に
は、夫々負荷トランジスタＴ19，Ｔ 21が接続される。
【００４５】これら主ビット線Ｂ1 ，Ｂ2 ，Ｂ3 や主カ
ラム線Ｃ1 ，Ｃ2 は、読出し時に各負荷トランジスタＴ
18，Ｔ19，Ｔ20，Ｔ21，Ｔ22を介して電源電圧Ｖｃｃが
与えられる。各負荷トランジスタＴ18，Ｔ19，Ｔ20，Ｔ
21，Ｔ22のゲート電極は共通化され、インピーダンスを
制御するための信号φが供給される。
ラム線Ｃ1 ，Ｃ2 は、読出し時に各負荷トランジスタＴ
18，Ｔ19，Ｔ20，Ｔ21，Ｔ22を介して電源電圧Ｖｃｃが
与えられる。各負荷トランジスタＴ18，Ｔ19，Ｔ20，Ｔ
21，Ｔ22のゲート電極は共通化され、インピーダンスを
制御するための信号φが供給される。
【００４６】このような負荷回路４が配置されるメモリ
セルブロックＭＢの反対側には、該メモリセルブロック
ＭＢを挟んで第１の選択手段である列選択回路１が配置
される。この列選択回路１は、列デコーダ（図示せず）
からの列選択信号Ｙ1 ，Ｙ2 に応じて群単位でメモリセ
ルブロックＭＢの任意の列を選択する。
セルブロックＭＢの反対側には、該メモリセルブロック
ＭＢを挟んで第１の選択手段である列選択回路１が配置
される。この列選択回路１は、列デコーダ（図示せず）
からの列選択信号Ｙ1 ，Ｙ2 に応じて群単位でメモリセ
ルブロックＭＢの任意の列を選択する。
【００４７】即ち、上記信号Ｙ1 ，Ｙ2 によって、選択
される主カラム線が決定されるが、その主カラム線がど
の副カラム線に選択されるかは、第３の選択手段である
カラム線選択回路３のＭＯＳトランジスタＴ5 ，Ｔ6 ，
Ｔ7 ，Ｔ8 ，Ｔ9 の動作によって決定される。
される主カラム線が決定されるが、その主カラム線がど
の副カラム線に選択されるかは、第３の選択手段である
カラム線選択回路３のＭＯＳトランジスタＴ5 ，Ｔ6 ，
Ｔ7 ，Ｔ8 ，Ｔ9 の動作によって決定される。
【００４８】また、上記信号Ｙ1 ，Ｙ2 によって、選択
される主ビット線が決定されるが、その主ビット線がど
の副ビット線に接続されるかは、第２の選択手段である
ビット線選択回路２のＭＯＳトランジスタＴ1，Ｔ2 ，
Ｔ3 ，Ｔ4 の動作によって決定される。本例の列選択回
路１では、信号Ｙ1 ，Ｙ2 により主カラム線及びその主
カラム線に関連する主ビット線が同時に選択される。
される主ビット線が決定されるが、その主ビット線がど
の副ビット線に接続されるかは、第２の選択手段である
ビット線選択回路２のＭＯＳトランジスタＴ1，Ｔ2 ，
Ｔ3 ，Ｔ4 の動作によって決定される。本例の列選択回
路１では、信号Ｙ1 ，Ｙ2 により主カラム線及びその主
カラム線に関連する主ビット線が同時に選択される。
【００４９】ここで、その列選択回路１の具体的な回路
構成について説明すると、主ビット線Ｂ1 は、ＭＯＳト
ランジスタＴ10と図示しないもう一つのＭＯＳトランジ
スタを介してデータバス線ＤＢＬに接続され、主ビット
線Ｂ2 は、ＭＯＳトランジスタＴ13，Ｔ14を介してデー
タバス線ＤＢＬに接続され、主ビット線Ｂ3 は、ＭＯＳ
トランジスタＴ17と図示しないもう一つのＭＯＳトラン
ジスタを介してデータバス線ＤＢＬに接続される。
構成について説明すると、主ビット線Ｂ1 は、ＭＯＳト
ランジスタＴ10と図示しないもう一つのＭＯＳトランジ
スタを介してデータバス線ＤＢＬに接続され、主ビット
線Ｂ2 は、ＭＯＳトランジスタＴ13，Ｔ14を介してデー
タバス線ＤＢＬに接続され、主ビット線Ｂ3 は、ＭＯＳ
トランジスタＴ17と図示しないもう一つのＭＯＳトラン
ジスタを介してデータバス線ＤＢＬに接続される。
【００５０】主カラム線Ｃ1 は、ＭＯＳトランジスタＴ
11，Ｔ12を介して接地線ＧＮＤに接続され、主カラム線
Ｃ2 は、ＭＯＳトランジスタＴ15，Ｔ16を介して接地線
ＧＮＤに接続される。
11，Ｔ12を介して接地線ＧＮＤに接続され、主カラム線
Ｃ2 は、ＭＯＳトランジスタＴ15，Ｔ16を介して接地線
ＧＮＤに接続される。
【００５１】上記ＭＯＳトランジスタＴ10，Ｔ11のゲー
トは、レベルシフト機能付きＡＮＤ回路１１の出力端子
に接続され、上記ＭＯＳトランジスタＴ12，Ｔ13のゲー
トは、レベルシフト機能付きＡＮＤ回路１２の出力端子
に接続され、上記ＭＯＳトランジスタＴ14，Ｔ15のゲー
トは、レベルシフト機能付きＡＮＤ回路１３の出力端子
に接続され、上記ＭＯＳトランジスタＴ16，Ｔ17のゲー
トは、レベルシフト機能付きＡＮＤ回路１４の出力端子
に接続される。
トは、レベルシフト機能付きＡＮＤ回路１１の出力端子
に接続され、上記ＭＯＳトランジスタＴ12，Ｔ13のゲー
トは、レベルシフト機能付きＡＮＤ回路１２の出力端子
に接続され、上記ＭＯＳトランジスタＴ14，Ｔ15のゲー
トは、レベルシフト機能付きＡＮＤ回路１３の出力端子
に接続され、上記ＭＯＳトランジスタＴ16，Ｔ17のゲー
トは、レベルシフト機能付きＡＮＤ回路１４の出力端子
に接続される。
【００５２】これらレベルシフト機能付きＡＮＤ回路の
具体的な回路例は、例えば図２に示すように、ＭＯＳト
ランジスタＴ21〜Ｔ24から構成される２入力ＮＡＮＤ回
路（列選択論理部）５と、ＭＯＳトランジスタにより構
成されるレベルシフト機能を有したインバータ（レベル
シフタ部）６によって構成され、ｐチャネルトランジス
タＴ26及びＴ28のソース端子は、電源Ｖｐｐ／Ｖｃｃに
接続され、該ソース端子の電位は、データ書込み時にお
いてプログラム電位（標準的には、１２．５±０．５
Ｖ）となり、データの読出し時においてＶｃｃ（標準的
には、５±０．５Ｖ）となる。
具体的な回路例は、例えば図２に示すように、ＭＯＳト
ランジスタＴ21〜Ｔ24から構成される２入力ＮＡＮＤ回
路（列選択論理部）５と、ＭＯＳトランジスタにより構
成されるレベルシフト機能を有したインバータ（レベル
シフタ部）６によって構成され、ｐチャネルトランジス
タＴ26及びＴ28のソース端子は、電源Ｖｐｐ／Ｖｃｃに
接続され、該ソース端子の電位は、データ書込み時にお
いてプログラム電位（標準的には、１２．５±０．５
Ｖ）となり、データの読出し時においてＶｃｃ（標準的
には、５±０．５Ｖ）となる。
【００５３】そして、上記２入力ＮＡＮＤ回路５の出力
ｙn が高レベルの時は、ＭＯＳトランジスタＴ25，Ｔ27
が導通して、出力ｙ11が低レベルとなることにより、ｐ
チャネルトランジスタＴ28が導通し、ＭＯＳトランジス
タＴ26，Ｔ27により構成されるインバータ６の入力端子
をＶｐｐ／Ｖｃｃにプルアップし、ＭＯＳトランジスタ
Ｔ26の導通を阻止する。一方、上記２入力ＮＡＮＤ回路
の出力ｙn が低レベルの時は、ＭＯＳトランジスタＴ27
がオフし、ＭＯＳトランジスタＴ26が導通することによ
り、出力ｙ11の電位がＶｐｐ／Ｖｃｃになり、ＭＯＳト
ランジスタＴ28はオフする。
ｙn が高レベルの時は、ＭＯＳトランジスタＴ25，Ｔ27
が導通して、出力ｙ11が低レベルとなることにより、ｐ
チャネルトランジスタＴ28が導通し、ＭＯＳトランジス
タＴ26，Ｔ27により構成されるインバータ６の入力端子
をＶｐｐ／Ｖｃｃにプルアップし、ＭＯＳトランジスタ
Ｔ26の導通を阻止する。一方、上記２入力ＮＡＮＤ回路
の出力ｙn が低レベルの時は、ＭＯＳトランジスタＴ27
がオフし、ＭＯＳトランジスタＴ26が導通することによ
り、出力ｙ11の電位がＶｐｐ／Ｖｃｃになり、ＭＯＳト
ランジスタＴ28はオフする。
【００５４】また、上記レベルシフト機能付きＡＮＤ回
路１１，１２、１３、１４の一方の入力端子には、夫々
列選択信号Ｙ1 ，Ｙ1 ，Ｙ2 ，Ｙ2 が入力され、他方の
入力端子には、夫々（反転ＷＢＳ）と（反転ＷＣＳ）の
論理積，ＷＢＳとＷＣＳの論理和，（反転ＷＢＳ）と
（反転ＷＣＳ）の論理積，ＷＢＳとＷＣＳの論理和が入
力される。従って、レベルシフト機能付きＡＮＤ回路１
１，１３の出力が高レベルになるのは、選択線（反転Ｗ
ＢＳ）と選択線（反転ＷＣＳ）の各信号が高レベルの時
だけであり、他の場合にはレベルシフト機能付きＡＮＤ
回路１２，１４の出力が高レベルとなる。
路１１，１２、１３、１４の一方の入力端子には、夫々
列選択信号Ｙ1 ，Ｙ1 ，Ｙ2 ，Ｙ2 が入力され、他方の
入力端子には、夫々（反転ＷＢＳ）と（反転ＷＣＳ）の
論理積，ＷＢＳとＷＣＳの論理和，（反転ＷＢＳ）と
（反転ＷＣＳ）の論理積，ＷＢＳとＷＣＳの論理和が入
力される。従って、レベルシフト機能付きＡＮＤ回路１
１，１３の出力が高レベルになるのは、選択線（反転Ｗ
ＢＳ）と選択線（反転ＷＣＳ）の各信号が高レベルの時
だけであり、他の場合にはレベルシフト機能付きＡＮＤ
回路１２，１４の出力が高レベルとなる。
【００５５】そして、例えば図３に示されるような行選
択回路７の出力が図１のワード線に接続される。この行
選択回路７は、行選択論理回路部とレベルシフタ部とか
らなり、行選択論理回路部は、例えば多入力ＮＡＮＤ回
路８が用いられ、レベルシフタ部７ｂは、例えば図２に
示す列選択回路１において用いたレベルシフタ部と同じ
構成の回路が用いられる。
択回路７の出力が図１のワード線に接続される。この行
選択回路７は、行選択論理回路部とレベルシフタ部とか
らなり、行選択論理回路部は、例えば多入力ＮＡＮＤ回
路８が用いられ、レベルシフタ部７ｂは、例えば図２に
示す列選択回路１において用いたレベルシフタ部と同じ
構成の回路が用いられる。
【００５６】選択線ＷＢＳ及び（反転ＷＢＳ）に関する
論理出力バッファについても同様にしてレベルシフト機
能を持たせる。尚、選択線ＷＣＳ及び（反転ＷＣＳ）に
関する論理出力バッファについても同様にしてレベルシ
フト機能を持たせても構わないが、それは必須の要件で
はない。
論理出力バッファについても同様にしてレベルシフト機
能を持たせる。尚、選択線ＷＣＳ及び（反転ＷＣＳ）に
関する論理出力バッファについても同様にしてレベルシ
フト機能を持たせても構わないが、それは必須の要件で
はない。
【００５７】その理由は、データの書込み時において、
主ビット線の電位は、読出し時のビット線電圧Ｖｃｃ−
Ｖｔｈ（ＶｔｈはｎチャネルＭＯＳトランジスタのしき
い値電圧）より高いＶｐｐ−Ｖｔｈ（Ｖｐｐはプログラ
ム電位）となり、この電圧をＭＯＳトランジスタＴ1 ，
Ｔ2 ，Ｔ3 ，Ｔ4 を介してビット線に伝達するために
は、選択線ＷＢＳ及び（反転ＷＢＳ）の電位をＶｐｐま
で持ち上げる必要があるが、副カラム線の電位は接地す
ることにより、メモリセルＭを選択できるため、選択線
ＷＣＳ及び（反転ＷＣＳ）に関する論理出力バッファの
高レベルをＶｐｐまで持ち上げなくてもよい。
主ビット線の電位は、読出し時のビット線電圧Ｖｃｃ−
Ｖｔｈ（ＶｔｈはｎチャネルＭＯＳトランジスタのしき
い値電圧）より高いＶｐｐ−Ｖｔｈ（Ｖｐｐはプログラ
ム電位）となり、この電圧をＭＯＳトランジスタＴ1 ，
Ｔ2 ，Ｔ3 ，Ｔ4 を介してビット線に伝達するために
は、選択線ＷＢＳ及び（反転ＷＢＳ）の電位をＶｐｐま
で持ち上げる必要があるが、副カラム線の電位は接地す
ることにより、メモリセルＭを選択できるため、選択線
ＷＣＳ及び（反転ＷＣＳ）に関する論理出力バッファの
高レベルをＶｐｐまで持ち上げなくてもよい。
【００５８】次に、図１で示す本実施例に係る不揮発性
記憶装置について、図２の列選択回路、図３の行選択回
路、図４のタイミングチャートを参照しながらその回路
動作を説明する。
記憶装置について、図２の列選択回路、図３の行選択回
路、図４のタイミングチャートを参照しながらその回路
動作を説明する。
【００５９】まず、読出し時の動作について説明する。
図４に示すように、最初に信号φが高レベルになること
により、負荷回路４の各負荷トランジスタＴ18，Ｔ19，
Ｔ20，Ｔ21，Ｔ22のインピーダンスが所定の値に設定さ
れ、主ビット線Ｂ1 ，Ｂ2，Ｂ3 と主カラム線Ｃ1 ，Ｃ
2 は、電源電圧Ｖｃｃ側にその電位が非選択状態として
引き上げられる。
図４に示すように、最初に信号φが高レベルになること
により、負荷回路４の各負荷トランジスタＴ18，Ｔ19，
Ｔ20，Ｔ21，Ｔ22のインピーダンスが所定の値に設定さ
れ、主ビット線Ｂ1 ，Ｂ2，Ｂ3 と主カラム線Ｃ1 ，Ｃ
2 は、電源電圧Ｖｃｃ側にその電位が非選択状態として
引き上げられる。
【００６０】ここから、第１行目のメモリセルＭ1 〜Ｍ
4 が順に読み出される場合の動作について説明すると、
ワード線Ｗ1 の電位が「Ｌ」レベルから「Ｈ」レベルに
立ち上がり、これで第１行に関するワード線Ｗ1 が選択
されたことになる。また、他のワード線Ｗ2 〜Ｗｎの電
位は、「Ｌ」レベルのまま、あるいは「Ｌ」レベルに遷
移され、非選択の状態にされる。
4 が順に読み出される場合の動作について説明すると、
ワード線Ｗ1 の電位が「Ｌ」レベルから「Ｈ」レベルに
立ち上がり、これで第１行に関するワード線Ｗ1 が選択
されたことになる。また、他のワード線Ｗ2 〜Ｗｎの電
位は、「Ｌ」レベルのまま、あるいは「Ｌ」レベルに遷
移され、非選択の状態にされる。
【００６１】また、列デコーダからの信号により、ま
ず、信号Ｙ1 のみが「Ｌ」レベルから「Ｈ」レベルに立
ち上がり、他の信号Ｙ2 等は「Ｌ」レベルのまま、ある
いは「Ｌ」レベルに遷移する。このため、信号Ｙ1 が入
力されるレベルシフト機能付きＡＮＤ回路１１，１２の
みが作動可能となり、他のレベルシフト機能付きＡＮＤ
回路は不作動状態にされる。
ず、信号Ｙ1 のみが「Ｌ」レベルから「Ｈ」レベルに立
ち上がり、他の信号Ｙ2 等は「Ｌ」レベルのまま、ある
いは「Ｌ」レベルに遷移する。このため、信号Ｙ1 が入
力されるレベルシフト機能付きＡＮＤ回路１１，１２の
みが作動可能となり、他のレベルシフト機能付きＡＮＤ
回路は不作動状態にされる。
【００６２】この信号Ｙ1 の立ち上がりと共に、第２及
び第３の選択手段２及び３を作動させる選択線ＷＢＳ及
びＷＣＳの信号も供給される。まず、選択線ＷＢＳ及び
ＷＣＳが共に「Ｌ」レベルとされ、レベルシフト機能付
きＡＮＤ回路１１のみ出力が「Ｈ」レベルとなり、他の
レベルシフト機能付きＡＮＤ回路１２〜１４は「Ｌ」レ
ベルのままとされる。尚、読出し動作時には、Ｖｐｐ＝
Ｖｃｃであるため、レベルシフト機能付きＡＮＤ回路１
１の「Ｈ」レベルにおける出力電圧は、レベルシフトは
されずＶｃｃとなる。
び第３の選択手段２及び３を作動させる選択線ＷＢＳ及
びＷＣＳの信号も供給される。まず、選択線ＷＢＳ及び
ＷＣＳが共に「Ｌ」レベルとされ、レベルシフト機能付
きＡＮＤ回路１１のみ出力が「Ｈ」レベルとなり、他の
レベルシフト機能付きＡＮＤ回路１２〜１４は「Ｌ」レ
ベルのままとされる。尚、読出し動作時には、Ｖｐｐ＝
Ｖｃｃであるため、レベルシフト機能付きＡＮＤ回路１
１の「Ｈ」レベルにおける出力電圧は、レベルシフトは
されずＶｃｃとなる。
【００６３】ＡＮＤ回路１１が「Ｈ」レベルとなること
で、ＭＯＳトランジスタＴ10，Ｔ11がオン状態となり、
他のＡＮＤ回路１２〜１４に接続されたＭＯＳトランジ
スタＴ12〜Ｔ17は遮断状態となる。このように、ＭＯＳ
トランジスタＴ10，Ｔ11がオンになることから、主ビッ
ト線Ｂ1 は、データバス線ＤＢＬにＭＯＳトランジスタ
Ｔ10を介して電気的に接続される。
で、ＭＯＳトランジスタＴ10，Ｔ11がオン状態となり、
他のＡＮＤ回路１２〜１４に接続されたＭＯＳトランジ
スタＴ12〜Ｔ17は遮断状態となる。このように、ＭＯＳ
トランジスタＴ10，Ｔ11がオンになることから、主ビッ
ト線Ｂ1 は、データバス線ＤＢＬにＭＯＳトランジスタ
Ｔ10を介して電気的に接続される。
【００６４】また、同時に主カラム線Ｃ1 は、ＭＯＳト
ランジスタＴ11を介して接地線ＧＮＤに電気的に接続さ
れ、仮想接地線として機能する。このように、主カラム
線Ｃ 1 が接地線ＧＮＤに接続されることで、主カラム線
Ｃ1 の電位が下がる。
ランジスタＴ11を介して接地線ＧＮＤに電気的に接続さ
れ、仮想接地線として機能する。このように、主カラム
線Ｃ 1 が接地線ＧＮＤに接続されることで、主カラム線
Ｃ1 の電位が下がる。
【００６５】これと同時に、上述のように、選択線ＷＢ
Ｓ及びＷＣＳが共に「Ｌ」レベルとなることから、第２
の選択手段２のＭＯＳトランジスタＴ1 ，Ｔ3 がオン状
態になり、第３の選択手段３のＭＯＳトランジスタ
Ｔ6 ，Ｔ8 がオン状態になる。尚、第２及び第３の選択
手段２及び３の他のＭＯＳトランジスタＴ2 ，Ｔ4 ，Ｔ
5 ，Ｔ7 ，Ｔ9 はオフ状態のままである。
Ｓ及びＷＣＳが共に「Ｌ」レベルとなることから、第２
の選択手段２のＭＯＳトランジスタＴ1 ，Ｔ3 がオン状
態になり、第３の選択手段３のＭＯＳトランジスタ
Ｔ6 ，Ｔ8 がオン状態になる。尚、第２及び第３の選択
手段２及び３の他のＭＯＳトランジスタＴ2 ，Ｔ4 ，Ｔ
5 ，Ｔ7 ，Ｔ9 はオフ状態のままである。
【００６６】そして、上述のように、作動状態に入るの
は、主ビット線Ｂ1と主カラム線Ｃ 1 だけであるから、
主ビット線Ｂ1がＭＯＳトランジスタＴ1 を介して択一
的に副ビット線Ｂ12に接続され、主カラム線Ｃ1 がＭＯ
ＳトランジスタＴ6 を介して択一的に副カラム線Ｃ11に
接続されることになる。ワード線では、ワード線Ｗ1 だ
けがオン状態である。従って、この段階で、メモリセル
Ｍ1 が選択されたことになる。
は、主ビット線Ｂ1と主カラム線Ｃ 1 だけであるから、
主ビット線Ｂ1がＭＯＳトランジスタＴ1 を介して択一
的に副ビット線Ｂ12に接続され、主カラム線Ｃ1 がＭＯ
ＳトランジスタＴ6 を介して択一的に副カラム線Ｃ11に
接続されることになる。ワード線では、ワード線Ｗ1 だ
けがオン状態である。従って、この段階で、メモリセル
Ｍ1 が選択されたことになる。
【００６７】この選択されたメモリセルＭ1 が高いしき
い値にプログラムされている場合、メモリセルＭ1 が導
通しないか、又は通常より高いインピーダンスとなり、
副ビット線Ｂ12の電位が下がらないか、又は通常より電
圧降下が小さい。一方、メモリセルＭ1 が低いしきい値
にプログラムされている場合、メモリセルＭ1 が導通
し、副ビット線Ｂ12の電位は、メモリセルＭ1 が高いし
きい値にプログラムされている場合よりも低下する。こ
の副ビット線Ｂ12の電位をＭＯＳトランジスタＴ 1 ，Ｔ
10を介してデータバス線ＤＢＬに伝達し、公知のセンス
アンプでそのデータバス線ＤＢＬの電位変化を検知して
増幅することにより、出力信号が得られる。
い値にプログラムされている場合、メモリセルＭ1 が導
通しないか、又は通常より高いインピーダンスとなり、
副ビット線Ｂ12の電位が下がらないか、又は通常より電
圧降下が小さい。一方、メモリセルＭ1 が低いしきい値
にプログラムされている場合、メモリセルＭ1 が導通
し、副ビット線Ｂ12の電位は、メモリセルＭ1 が高いし
きい値にプログラムされている場合よりも低下する。こ
の副ビット線Ｂ12の電位をＭＯＳトランジスタＴ 1 ，Ｔ
10を介してデータバス線ＤＢＬに伝達し、公知のセンス
アンプでそのデータバス線ＤＢＬの電位変化を検知して
増幅することにより、出力信号が得られる。
【００６８】このように、メモリセルＭ1 のデータが読
み出された後、選択線が「Ｌ」レベルから「Ｈ」レベル
に変化する。このとき、まず、信号Ｙ1 によって選択さ
れているＡＮＤ回路１１の出力ｙ11が「Ｌ」レベルにな
り、逆にＡＮＤ回路１２の出力ｙ12が「Ｈ」レベルに切
り替わる。その結果、ＭＯＳトランジスタＴ10がオフに
なり、主ビット線Ｂ1 は、データバス線ＤＢＬから電気
的に切り離される。また、主カラム線Ｃ1 は、ＭＯＳト
ランジスタＴ11を介して接地されるのではなく、ＭＯＳ
トランジスタＴ12を介して接地線ＧＮＤに電気的に接続
される。
み出された後、選択線が「Ｌ」レベルから「Ｈ」レベル
に変化する。このとき、まず、信号Ｙ1 によって選択さ
れているＡＮＤ回路１１の出力ｙ11が「Ｌ」レベルにな
り、逆にＡＮＤ回路１２の出力ｙ12が「Ｈ」レベルに切
り替わる。その結果、ＭＯＳトランジスタＴ10がオフに
なり、主ビット線Ｂ1 は、データバス線ＤＢＬから電気
的に切り離される。また、主カラム線Ｃ1 は、ＭＯＳト
ランジスタＴ11を介して接地されるのではなく、ＭＯＳ
トランジスタＴ12を介して接地線ＧＮＤに電気的に接続
される。
【００６９】また、ＭＯＳトランジスタＴ13がオン状態
になり、今度は主ビット線Ｂ2 がそのＭＯＳトランジス
タＴ13を介してデータバス線ＤＢＬに電気的に接続され
ることになる。選択線ＷＣＳは「Ｌ」レベルのままであ
るため、主カラム線Ｃ1 は、ＭＯＳトランジスタＴ6 を
介して副カラム線Ｃ11に接続される。選択線ＷＢＳが
「Ｌ」レベルから「Ｈ」レベルになるため、ＭＯＳトラ
ンジスタＴ2 がオン状態になり、ＭＯＳトランジスタＴ
3 はオフ状態となる。従って、主ビット線Ｂ2 はＭＯＳ
トランジスタＴ2 を介して択一的に副ビット線Ｂ21に接
続される。
になり、今度は主ビット線Ｂ2 がそのＭＯＳトランジス
タＴ13を介してデータバス線ＤＢＬに電気的に接続され
ることになる。選択線ＷＣＳは「Ｌ」レベルのままであ
るため、主カラム線Ｃ1 は、ＭＯＳトランジスタＴ6 を
介して副カラム線Ｃ11に接続される。選択線ＷＢＳが
「Ｌ」レベルから「Ｈ」レベルになるため、ＭＯＳトラ
ンジスタＴ2 がオン状態になり、ＭＯＳトランジスタＴ
3 はオフ状態となる。従って、主ビット線Ｂ2 はＭＯＳ
トランジスタＴ2 を介して択一的に副ビット線Ｂ21に接
続される。
【００７０】このように、副ビット線Ｂ21と副カラム線
Ｃ11が選択されることで、同じワード線Ｗ1 に関する行
のメモリセルＭ2 が選択されたことになる。そして、上
記メモリセルＭ1 の場合と同様に、プログラムされたデ
ータに従って、副ビット線Ｂ 21の電位が変化し、その電
位変化が主ビット線Ｂ2 を介してデータバス線ＤＢＬに
現れる。
Ｃ11が選択されることで、同じワード線Ｗ1 に関する行
のメモリセルＭ2 が選択されたことになる。そして、上
記メモリセルＭ1 の場合と同様に、プログラムされたデ
ータに従って、副ビット線Ｂ 21の電位が変化し、その電
位変化が主ビット線Ｂ2 を介してデータバス線ＤＢＬに
現れる。
【００７１】次のサイクルでは、メモリセルＭ３を選択
するために、選択線ＷＣＳの電位が「Ｌ」レベルから
「Ｈ」レベルに遷移する。このとき、ＡＮＤ回路１２の
出力ｙ 12は「Ｈ」レベルにされたままであるが、主カラ
ム線Ｃ1 に接続されたＭＯＳトランジスタＴ6 がオフ状
態に変化し、ＭＯＳトランジスタＴ7 がオン状態に変化
する。
するために、選択線ＷＣＳの電位が「Ｌ」レベルから
「Ｈ」レベルに遷移する。このとき、ＡＮＤ回路１２の
出力ｙ 12は「Ｈ」レベルにされたままであるが、主カラ
ム線Ｃ1 に接続されたＭＯＳトランジスタＴ6 がオフ状
態に変化し、ＭＯＳトランジスタＴ7 がオン状態に変化
する。
【００７２】その結果、主カラム線Ｃ1 に電気的に接続
される副カラム線が副カラム線Ｃ11から副カラム線Ｃ12
に切り替わる。これでメモリセルＭ3 が選択されたこと
になる。そして、上記メモリセルＭ1 と同様に、プログ
ラムされたデータに従って、副ビット線Ｂ21の電位が変
化し、その電位変化が主ビット線Ｂ2 を介してデータバ
ス線ＤＢＬに現れる。
される副カラム線が副カラム線Ｃ11から副カラム線Ｃ12
に切り替わる。これでメモリセルＭ3 が選択されたこと
になる。そして、上記メモリセルＭ1 と同様に、プログ
ラムされたデータに従って、副ビット線Ｂ21の電位が変
化し、その電位変化が主ビット線Ｂ2 を介してデータバ
ス線ＤＢＬに現れる。
【００７３】次のサイクルでは、選択線ＷＢＳの電位が
「Ｈ」レベルから「Ｌ」レベルに立ち下がる。その結
果、ＭＯＳトランジスタＴ2 がオフ状態になり、ＭＯＳ
トランジスタＴ3 がオン状態となる。このとき、主ビッ
ト線Ｂ2 に電気的に接続される副ビット線は副ビット線
Ｂ22に切り替わる。この場合、既に主カラム線Ｃ1 が接
地されており、その主カラム線Ｃ1 がＭＯＳトランジス
タＴ7 を介して副カラム線Ｃ12に電気的に接続されるた
め、その副カラム線Ｃ12と上記副ビット線Ｂ22で挟まれ
たメモリセルＭ4が選択されることになる。
「Ｈ」レベルから「Ｌ」レベルに立ち下がる。その結
果、ＭＯＳトランジスタＴ2 がオフ状態になり、ＭＯＳ
トランジスタＴ3 がオン状態となる。このとき、主ビッ
ト線Ｂ2 に電気的に接続される副ビット線は副ビット線
Ｂ22に切り替わる。この場合、既に主カラム線Ｃ1 が接
地されており、その主カラム線Ｃ1 がＭＯＳトランジス
タＴ7 を介して副カラム線Ｃ12に電気的に接続されるた
め、その副カラム線Ｃ12と上記副ビット線Ｂ22で挟まれ
たメモリセルＭ4が選択されることになる。
【００７４】そして、同様に、主ビット線Ｂ2 を介して
データバス線ＤＢＬにメモリセルＭ 4 のデータが読み出
されることになる。信号Ｙ1 を立ち下げると共に、信号
Ｙ2 を立ち上げた後、同様に選択線ＷＢＳ及びＷＣＳを
制御することにより、メモリセルＭ5 〜Ｍ7 を選択し、
各メモリセルＭ5 〜Ｍ7 のデータを読み出すことができ
るが、以下では、メモリセルＭ5 〜Ｍ7 に対し、順にデ
ータを書き込む場合の動作について説明する。
データバス線ＤＢＬにメモリセルＭ 4 のデータが読み出
されることになる。信号Ｙ1 を立ち下げると共に、信号
Ｙ2 を立ち上げた後、同様に選択線ＷＢＳ及びＷＣＳを
制御することにより、メモリセルＭ5 〜Ｍ7 を選択し、
各メモリセルＭ5 〜Ｍ7 のデータを読み出すことができ
るが、以下では、メモリセルＭ5 〜Ｍ7 に対し、順にデ
ータを書き込む場合の動作について説明する。
【００７５】図４に示すように、まず、信号φが「Ｌ」
レベルになることにより、負荷回路４の各負荷トランジ
スタＴ18，Ｔ19，Ｔ20，Ｔ21，Ｔ22がオフし、負荷回路
４は、主ビット線及び主カラム線から電気的に切り離さ
れる。
レベルになることにより、負荷回路４の各負荷トランジ
スタＴ18，Ｔ19，Ｔ20，Ｔ21，Ｔ22がオフし、負荷回路
４は、主ビット線及び主カラム線から電気的に切り離さ
れる。
【００７６】次いで、信号Ｙ1 を立ち下げると共に、信
号Ｙ2 を立ち上げ、第１の選択手段１として、次の群を
選択する。そして、選択線ＷＢＳ及びＷＣＳの電位を夫
々「Ｌ」レベルにすることで、ＡＮＤ回路１３の出力ｙ
13が「Ｈ」レベルとなる。このとき、他のＡＮＤ回路１
１，１２，１４の出力ｙ11，ｙ12，ｙ14は「Ｌ」レベル
である。このように、ＡＮＤ回路１３の出力ｙ13が
「Ｈ」レベルであるために、ＭＯＳトランジスタＴ14，
Ｔ15がオン状態となる。
号Ｙ2 を立ち上げ、第１の選択手段１として、次の群を
選択する。そして、選択線ＷＢＳ及びＷＣＳの電位を夫
々「Ｌ」レベルにすることで、ＡＮＤ回路１３の出力ｙ
13が「Ｈ」レベルとなる。このとき、他のＡＮＤ回路１
１，１２，１４の出力ｙ11，ｙ12，ｙ14は「Ｌ」レベル
である。このように、ＡＮＤ回路１３の出力ｙ13が
「Ｈ」レベルであるために、ＭＯＳトランジスタＴ14，
Ｔ15がオン状態となる。
【００７７】その結果、主ビット線Ｂ2 、主カラム線Ｃ
2 が夫々選択されたものとなる。同時に、選択線（反転
ＷＢＳ）及び（反転ＷＣＳ）の電位が共に「Ｈ」レベル
であることから、ＭＯＳトランジスタＴ3 及びＴ8 がオ
ン状態とされ、主ビット線Ｂ 2 と副ビット線Ｂ22とが電
気的に接続されると共に、主カラム線Ｃ2と副カラム線
Ｃ21とが電気的に接続される。
2 が夫々選択されたものとなる。同時に、選択線（反転
ＷＢＳ）及び（反転ＷＣＳ）の電位が共に「Ｈ」レベル
であることから、ＭＯＳトランジスタＴ3 及びＴ8 がオ
ン状態とされ、主ビット線Ｂ 2 と副ビット線Ｂ22とが電
気的に接続されると共に、主カラム線Ｃ2と副カラム線
Ｃ21とが電気的に接続される。
【００７８】次いで、データバス線ＤＢＬの電位が、書
込みデータに応じて、「Ｈ」レベル又は「Ｌ」レベルと
され、「Ｈ」レベルの電位は電源電圧Ｖｃｃよりも高い
プログラム電位Ｖｐｐとされる。そして、レベルシフタ
部の電源Ｖｐｐ／Ｖｃｃの電圧をＶｐｐに切り換えるこ
とにより、ＡＮＤ回路１３の出力ｙ13、ワード線Ｗ1 の
電位及び選択線（反転ＷＢＳ）の電位を共にＶｐｐにレ
ベルシフトさせる。
込みデータに応じて、「Ｈ」レベル又は「Ｌ」レベルと
され、「Ｈ」レベルの電位は電源電圧Ｖｃｃよりも高い
プログラム電位Ｖｐｐとされる。そして、レベルシフタ
部の電源Ｖｐｐ／Ｖｃｃの電圧をＶｐｐに切り換えるこ
とにより、ＡＮＤ回路１３の出力ｙ13、ワード線Ｗ1 の
電位及び選択線（反転ＷＢＳ）の電位を共にＶｐｐにレ
ベルシフトさせる。
【００７９】こうすることで、メモリセルＭ5 の制御ゲ
ートの電位をＶｐｐに、ソース電位を接地電位Ｖｓｓに
し、かつ書込みデータに応じてドレインにＶｐｐ又は接
地電位Ｖｓｓを与えることができ、メモリセルＭ５に選
択的にデータを書き込むことができる。
ートの電位をＶｐｐに、ソース電位を接地電位Ｖｓｓに
し、かつ書込みデータに応じてドレインにＶｐｐ又は接
地電位Ｖｓｓを与えることができ、メモリセルＭ５に選
択的にデータを書き込むことができる。
【００８０】即ち、メモリセルＭ5 のドレインがＶｐｐ
のときは、メモリセルＭ５のチャネルに電流が流れ、ド
レイン近傍に発生した電子・正孔対のうち、電子が浮遊
ゲートに注入されて書込みが行われ、メモリセルＭ5 の
ドレインが接地電位Ｖｓｓのときは、メモリセルＭ5 の
チャネルに電流は流れず、書込みが行われないことによ
り、データバス線ＤＢＬに与えたデータに応じて選択的
にメモリセルにデータを書き込むことができる。
のときは、メモリセルＭ５のチャネルに電流が流れ、ド
レイン近傍に発生した電子・正孔対のうち、電子が浮遊
ゲートに注入されて書込みが行われ、メモリセルＭ5 の
ドレインが接地電位Ｖｓｓのときは、メモリセルＭ5 の
チャネルに電流は流れず、書込みが行われないことによ
り、データバス線ＤＢＬに与えたデータに応じて選択的
にメモリセルにデータを書き込むことができる。
【００８１】以下、読み出し時と同様の手法で選択線Ｗ
ＢＳ及びＷＣＳを制御することにより、メモリセルＭ6
及びＭ7 に所望のデータを書き込むことができる。
ＢＳ及びＷＣＳを制御することにより、メモリセルＭ6
及びＭ7 に所望のデータを書き込むことができる。
【００８２】上述のように、本例によれば、行列状に配
列される浮遊ゲート型絶縁ゲート電界効果トランジスタ
からなるメモリセルＭ1 ，Ｍ2 ・・・Ｍ7 ・・・と、行
選択のためのワード線Ｗ1 〜Ｗｎと、副ビット線Ｂ12，
Ｂ21，Ｂ22，Ｂ31と、副カラム線Ｃ11，Ｃ12，Ｃ21，Ｃ
22と、第１，第２及び第３の選択手段である列選択回路
１，ビット線選択回路２及びカラム線選択回路３を具備
し、上記ワード線Ｗ1 〜Ｗｎを、例えば多結晶シリコン
層により形成し、互いに平行なパターンで夫々延在させ
て、上記各メモリセル行毎に共通とされる上記浮遊ゲー
ト型絶縁ゲート電界効果トランジスタのゲートに兼用さ
せ、更に、上記第１の選択手段である列選択回路１によ
って、夫々複数本の副ビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31
と副カラム線Ｃ11，Ｃ12，Ｃ21，Ｃ22からなる群を選択
し、上記第２の選択手段であるビット線選択回路２によ
って、上記各群の中での偶数番目又は奇数番目の副ビッ
ト線Ｂ12，Ｂ21，Ｂ22，Ｂ31を選択して主ビット線
Ｂ1 ，Ｂ2 又はＢ3 に接続し、上記第３の選択手段であ
るカラム線選択回路３によって、上記各群の中での偶数
番目又は奇数番目の副カラム線Ｃ11，Ｃ12，Ｃ21，Ｃ22
を選択して主カラム線Ｃ 1 又はＣ2 に接続するようにし
たので、主カラム線Ｃ1 又はＣ2 を選択的に接地電位Ｖ
ｓｓに固定することで、特定のメモリセルのみを経由す
る主ビット線〜副ビット線〜メモリセル〜副カラム線〜
主カラム線（仮想接地線）間の電流パスを形成すること
ができる。
列される浮遊ゲート型絶縁ゲート電界効果トランジスタ
からなるメモリセルＭ1 ，Ｍ2 ・・・Ｍ7 ・・・と、行
選択のためのワード線Ｗ1 〜Ｗｎと、副ビット線Ｂ12，
Ｂ21，Ｂ22，Ｂ31と、副カラム線Ｃ11，Ｃ12，Ｃ21，Ｃ
22と、第１，第２及び第３の選択手段である列選択回路
１，ビット線選択回路２及びカラム線選択回路３を具備
し、上記ワード線Ｗ1 〜Ｗｎを、例えば多結晶シリコン
層により形成し、互いに平行なパターンで夫々延在させ
て、上記各メモリセル行毎に共通とされる上記浮遊ゲー
ト型絶縁ゲート電界効果トランジスタのゲートに兼用さ
せ、更に、上記第１の選択手段である列選択回路１によ
って、夫々複数本の副ビット線Ｂ12，Ｂ21，Ｂ22，Ｂ31
と副カラム線Ｃ11，Ｃ12，Ｃ21，Ｃ22からなる群を選択
し、上記第２の選択手段であるビット線選択回路２によ
って、上記各群の中での偶数番目又は奇数番目の副ビッ
ト線Ｂ12，Ｂ21，Ｂ22，Ｂ31を選択して主ビット線
Ｂ1 ，Ｂ2 又はＢ3 に接続し、上記第３の選択手段であ
るカラム線選択回路３によって、上記各群の中での偶数
番目又は奇数番目の副カラム線Ｃ11，Ｃ12，Ｃ21，Ｃ22
を選択して主カラム線Ｃ 1 又はＣ2 に接続するようにし
たので、主カラム線Ｃ1 又はＣ2 を選択的に接地電位Ｖ
ｓｓに固定することで、特定のメモリセルのみを経由す
る主ビット線〜副ビット線〜メモリセル〜副カラム線〜
主カラム線（仮想接地線）間の電流パスを形成すること
ができる。
【００８３】即ち、主ビット線Ｂ1 ，Ｂ2 ，Ｂ3 及び主
カラム線Ｃ1 ，Ｃ2 の配線ピッチを不純物拡散層で形成
される配線（副ビット線や副カラム線、以下、拡散配線
と記す）のピッチの２倍にすることができ、配線ピッチ
が拡散配線より大きいアルミ等の金属配線を、上記主ビ
ット線Ｂ1 ，Ｂ2 ，Ｂ3 及び主カラム線Ｃ1 ，Ｃ2 とし
て用いることができる。従って、メモリセルアレイから
導出される配線のピッチがメモリセルアレイ内の配線ピ
ッチよりも大幅に広くなるため、例えば列選択回路１や
負荷回路４等の周辺回路の出力端子の配列ピッチに関す
るルールを厳しくする必要がなくなり、プロセス設計の
容易化を図ることができる。
カラム線Ｃ1 ，Ｃ2 の配線ピッチを不純物拡散層で形成
される配線（副ビット線や副カラム線、以下、拡散配線
と記す）のピッチの２倍にすることができ、配線ピッチ
が拡散配線より大きいアルミ等の金属配線を、上記主ビ
ット線Ｂ1 ，Ｂ2 ，Ｂ3 及び主カラム線Ｃ1 ，Ｃ2 とし
て用いることができる。従って、メモリセルアレイから
導出される配線のピッチがメモリセルアレイ内の配線ピ
ッチよりも大幅に広くなるため、例えば列選択回路１や
負荷回路４等の周辺回路の出力端子の配列ピッチに関す
るルールを厳しくする必要がなくなり、プロセス設計の
容易化を図ることができる。
【００８４】次に、上記第１実施例の変形例を図５に基
いて説明する。尚、図１と対応するものについては同符
号を記す。
いて説明する。尚、図１と対応するものについては同符
号を記す。
【００８５】この変形例に係る不揮発性記憶装置は、図
示するように、上記第１実施例とほぼ同じ構成を有する
が、第１の選択手段である列選択回路１において、レベ
ルシフト機能付きＡＮＤ回路を用いない点で異なる。
示するように、上記第１実施例とほぼ同じ構成を有する
が、第１の選択手段である列選択回路１において、レベ
ルシフト機能付きＡＮＤ回路を用いない点で異なる。
【００８６】即ち、主ビット線Ｂ1 は、直列に接続され
た図示しない２つのＭＯＳトランジスタ並びに直列に接
続された２つのＭＯＳトランジスタＴ30及びＴ34を介し
てデータバス線ＤＢＬに接続され、主ビット線Ｂ2 は、
直列に接続された２つのＭＯＳトランジスタＴ32及びＴ
36並びに直列に接続された２つのＭＯＳトランジスタＴ
31及びＴ37を介してデータバス線ＤＢＬに接続され、主
ビット線Ｂ3 は、直列に接続された２つのＭＯＳトラン
ジスタＴ33及びＴ39並びに直列に接続された図示しない
２つのＭＯＳトランジスタを介してデータバス線ＤＢＬ
に接続される。
た図示しない２つのＭＯＳトランジスタ並びに直列に接
続された２つのＭＯＳトランジスタＴ30及びＴ34を介し
てデータバス線ＤＢＬに接続され、主ビット線Ｂ2 は、
直列に接続された２つのＭＯＳトランジスタＴ32及びＴ
36並びに直列に接続された２つのＭＯＳトランジスタＴ
31及びＴ37を介してデータバス線ＤＢＬに接続され、主
ビット線Ｂ3 は、直列に接続された２つのＭＯＳトラン
ジスタＴ33及びＴ39並びに直列に接続された図示しない
２つのＭＯＳトランジスタを介してデータバス線ＤＢＬ
に接続される。
【００８７】主カラム線Ｃ1 は、ＭＯＳトランジスタＴ
35を介して接地線ＧＮＤに接続され、主カラム線Ｃ
2 は、ＭＯＳトランジスタＴ38を介して接地線ＧＮＤに
接続される。
35を介して接地線ＧＮＤに接続され、主カラム線Ｃ
2 は、ＭＯＳトランジスタＴ38を介して接地線ＧＮＤに
接続される。
【００８８】上記ＭＯＳトランジスタＴ30，Ｔ31のゲー
トには、（反転ＷＢＳ）と（反転ＷＣＳ）の論理積が入
力され、上記ＭＯＳトランジスタＴ32，Ｔ33のゲートに
は、ＷＢＳとＷＣＳの論理和が入力され、上記ＭＯＳト
ランジスタＴ34，Ｔ35，Ｔ36には一方の列選択信号Ｙ1
が入力され、上記ＭＯＳトランジスタＴ37，Ｔ38，Ｔ 39
には他方の列選択信号Ｙ2 が入力される。
トには、（反転ＷＢＳ）と（反転ＷＣＳ）の論理積が入
力され、上記ＭＯＳトランジスタＴ32，Ｔ33のゲートに
は、ＷＢＳとＷＣＳの論理和が入力され、上記ＭＯＳト
ランジスタＴ34，Ｔ35，Ｔ36には一方の列選択信号Ｙ1
が入力され、上記ＭＯＳトランジスタＴ37，Ｔ38，Ｔ 39
には他方の列選択信号Ｙ2 が入力される。
【００８９】次に、読出し動作について、図４のタイミ
ングチャートも参照しながら説明する。
ングチャートも参照しながら説明する。
【００９０】まず、選択線ＷＢＳ及びＷＣＳが共に
「Ｌ」レベルになることから、第２の選択手段であるビ
ット線選択回路２のＭＯＳトランジスタＴ1 ，Ｔ3 がオ
ン状態になり、第３の選択手段であるカラム線選択回路
３のＭＯＳトランジスタＴ6 ，Ｔ 8 がオン状態になる。
尚、ビット線選択回路２及びカラム線選択回路３の他の
ＭＯＳトランジスタＴ2 ，Ｔ4 ，Ｔ5 ，Ｔ7 ，Ｔ9 はオ
フ状態のままである。
「Ｌ」レベルになることから、第２の選択手段であるビ
ット線選択回路２のＭＯＳトランジスタＴ1 ，Ｔ3 がオ
ン状態になり、第３の選択手段であるカラム線選択回路
３のＭＯＳトランジスタＴ6 ，Ｔ 8 がオン状態になる。
尚、ビット線選択回路２及びカラム線選択回路３の他の
ＭＯＳトランジスタＴ2 ，Ｔ4 ，Ｔ5 ，Ｔ7 ，Ｔ9 はオ
フ状態のままである。
【００９１】このとき、主ビット線Ｂ1 がＭＯＳトラン
ジスタＴ1 を介して択一的に副ビット線Ｂ12に接続さ
れ、主カラム線Ｃ1 がＭＯＳトランジスタＴ6 を介して
択一的に副カラム線Ｃ11に接続されることになる。ま
た、（反転ＷＢＳ）と（反転ＷＣＳ）の論理積が「Ｈ」
レベルであることから、ＭＯＳトランジスタＴ30，Ｔ31
がオンし、信号Ｙ1 が「Ｈ」レベルであることから、Ｍ
ＯＳトランジスタＴ34，Ｔ 35，Ｔ36がオン状態となって
いる。
ジスタＴ1 を介して択一的に副ビット線Ｂ12に接続さ
れ、主カラム線Ｃ1 がＭＯＳトランジスタＴ6 を介して
択一的に副カラム線Ｃ11に接続されることになる。ま
た、（反転ＷＢＳ）と（反転ＷＣＳ）の論理積が「Ｈ」
レベルであることから、ＭＯＳトランジスタＴ30，Ｔ31
がオンし、信号Ｙ1 が「Ｈ」レベルであることから、Ｍ
ＯＳトランジスタＴ34，Ｔ 35，Ｔ36がオン状態となって
いる。
【００９２】従って、主ビット線Ｂ1 は、ＭＯＳトラン
ジスタＴ30，Ｔ34を介してデータバス線ＤＢＬに電気的
に接続されることになり、主カラム線Ｃ1 は、ＭＯＳト
ランジスタＴ35を介して接地線ＧＮＤに電気的に接続さ
れる。これにより、メモリセルＭ1 が選択されたことに
なり、メモリセルＭ1 のデータに従って、副ビット線Ｂ
12の電位が変化し、その電位変化が主ビット線Ｂ1 を介
してデータバス線に現れる。
ジスタＴ30，Ｔ34を介してデータバス線ＤＢＬに電気的
に接続されることになり、主カラム線Ｃ1 は、ＭＯＳト
ランジスタＴ35を介して接地線ＧＮＤに電気的に接続さ
れる。これにより、メモリセルＭ1 が選択されたことに
なり、メモリセルＭ1 のデータに従って、副ビット線Ｂ
12の電位が変化し、その電位変化が主ビット線Ｂ1 を介
してデータバス線に現れる。
【００９３】次のサイクルでは、メモリセルＭ2 を選択
するために、選択線ＷＢＳの電位が「Ｌ」レベルから
「Ｈ」レベルに遷移する。このとき、（反転ＷＢＳ）と
（反転ＷＣＳ）の論理積が「Ｌ」レベルに変化し、ＷＢ
ＳとＷＣＳの論理和が「Ｈ」レベルに変化する。その結
果、ＭＯＳトランジスタＴ30がオフになり、主ビット線
Ｂ1 は、データバス線ＤＢＬから電気的に切り離され
る。また、主カラム線Ｃ1 は、依然ＭＯＳトランジスタ
Ｔ35を介して接地線ＧＮＤに電気的に接続されている。
するために、選択線ＷＢＳの電位が「Ｌ」レベルから
「Ｈ」レベルに遷移する。このとき、（反転ＷＢＳ）と
（反転ＷＣＳ）の論理積が「Ｌ」レベルに変化し、ＷＢ
ＳとＷＣＳの論理和が「Ｈ」レベルに変化する。その結
果、ＭＯＳトランジスタＴ30がオフになり、主ビット線
Ｂ1 は、データバス線ＤＢＬから電気的に切り離され
る。また、主カラム線Ｃ1 は、依然ＭＯＳトランジスタ
Ｔ35を介して接地線ＧＮＤに電気的に接続されている。
【００９４】また、ＷＢＳとＷＣＳの論理和が「Ｈ」レ
ベルになることから、今度は主ビット線Ｂ2 がＭＯＳト
ランジスタＴ32，Ｔ36を介してデータバス線ＤＢＬに電
気的に接続される。選択線ＷＣＳはそのままの「Ｌ」レ
ベルであるため、主カラム線Ｃ1 は、ＭＯＳトランジス
タＴ6 を介して副カラム線Ｃ11に接続されている。ま
た、選択線ＷＢＳが「Ｌ」レベルから「Ｈ」レベルにな
るため、ＭＯＳトランジスタＴ2 がオン状態になり、Ｍ
ＯＳトランジスタＴ1 はオフ状態となる。
ベルになることから、今度は主ビット線Ｂ2 がＭＯＳト
ランジスタＴ32，Ｔ36を介してデータバス線ＤＢＬに電
気的に接続される。選択線ＷＣＳはそのままの「Ｌ」レ
ベルであるため、主カラム線Ｃ1 は、ＭＯＳトランジス
タＴ6 を介して副カラム線Ｃ11に接続されている。ま
た、選択線ＷＢＳが「Ｌ」レベルから「Ｈ」レベルにな
るため、ＭＯＳトランジスタＴ2 がオン状態になり、Ｍ
ＯＳトランジスタＴ1 はオフ状態となる。
【００９５】従って、主ビット線Ｂ2 は、ＭＯＳトラン
ジスタＴ2 を介して択一的に副ビット線Ｂ21に電気的に
接続される。このように、副ビット線Ｂ21と副カラム線
Ｃ11が選択されることで、同じワード線Ｗ1 に関するメ
モリセルＭ2 が選択されたことになる。そして、上記メ
モリセルＭ1 と同様に、プログラムされているメモリセ
ルＭ2 のデータに従って、副ビット線の電位が変化し、
その電位変化が主ビット線Ｂ2 を介してデータバス線Ｄ
ＢＬに現れる。
ジスタＴ2 を介して択一的に副ビット線Ｂ21に電気的に
接続される。このように、副ビット線Ｂ21と副カラム線
Ｃ11が選択されることで、同じワード線Ｗ1 に関するメ
モリセルＭ2 が選択されたことになる。そして、上記メ
モリセルＭ1 と同様に、プログラムされているメモリセ
ルＭ2 のデータに従って、副ビット線の電位が変化し、
その電位変化が主ビット線Ｂ2 を介してデータバス線Ｄ
ＢＬに現れる。
【００９６】次のサイクルでは、メモリセルＭ3 を選択
するために、選択線ＷＣＳの電位が「Ｌ」レベルから
「Ｈ」レベルに遷移する。このとき、（反転ＷＢＳ）と
（反転ＷＣＳ）の論理積は「Ｌ」レベルのままであり、
ＷＢＳとＷＣＳの論理和も「Ｈ」レベルのままである。
しかし、選択線ＷＣＳが「Ｈ」レベルになることから、
主カラム線Ｃ1 に接続されているＭＯＳトランジスタＴ
6 がオフ状態に変化し、ＭＯＳトランジスタＴ7 がオン
状態に変化する。
するために、選択線ＷＣＳの電位が「Ｌ」レベルから
「Ｈ」レベルに遷移する。このとき、（反転ＷＢＳ）と
（反転ＷＣＳ）の論理積は「Ｌ」レベルのままであり、
ＷＢＳとＷＣＳの論理和も「Ｈ」レベルのままである。
しかし、選択線ＷＣＳが「Ｈ」レベルになることから、
主カラム線Ｃ1 に接続されているＭＯＳトランジスタＴ
6 がオフ状態に変化し、ＭＯＳトランジスタＴ7 がオン
状態に変化する。
【００９７】その結果、主カラム線Ｃ1 に電気的に接続
される副カラム線が副カラム線Ｃ11から副カラム線Ｃ12
に切り替わる。これでメモリセルＭ3 が選択されたこと
になる。そして、上記メモリセルＭ1 と同様に、プログ
ラムされたデータに従って、副ビット線Ｂ21の電位が変
化し、その電位変化が主ビット線Ｂ2 を介してデータバ
ス線ＤＢＬに現れる。
される副カラム線が副カラム線Ｃ11から副カラム線Ｃ12
に切り替わる。これでメモリセルＭ3 が選択されたこと
になる。そして、上記メモリセルＭ1 と同様に、プログ
ラムされたデータに従って、副ビット線Ｂ21の電位が変
化し、その電位変化が主ビット線Ｂ2 を介してデータバ
ス線ＤＢＬに現れる。
【００９８】次のサイクルでは、選択線ＷＢＳの電位が
「Ｈ」レベルから「Ｌ」レベルに立ち下がる。その結
果、ＭＯＳトランジスタＴ2 がオフ状態になり、ＭＯＳ
トランジスタＴ3 がオン状態となる。このとき、主ビッ
ト線Ｂ2 に電気的に接続される副ビット線は副ビット線
Ｂ22に切り替わる。
「Ｈ」レベルから「Ｌ」レベルに立ち下がる。その結
果、ＭＯＳトランジスタＴ2 がオフ状態になり、ＭＯＳ
トランジスタＴ3 がオン状態となる。このとき、主ビッ
ト線Ｂ2 に電気的に接続される副ビット線は副ビット線
Ｂ22に切り替わる。
【００９９】この場合、既に主カラム線Ｃ1 が接地され
ており、その主カラム線Ｃ1 がＭＯＳトランジスタＴ７
を介して副カラム線Ｃ12に電気的に接続されるため、そ
の副カラム線Ｃ12と上記副ビット線Ｂ22で挟まれたメモ
リセルＭ4 が選択されることになる。そして、上記と同
様に、メモリセルＭ4 にプログラムされているデータに
従って、副ビット線Ｂ22の電位が変化し、その電位変化
が主ビット線Ｂ2 を介してデータバス線ＤＢＬに現れ
る。
ており、その主カラム線Ｃ1 がＭＯＳトランジスタＴ７
を介して副カラム線Ｃ12に電気的に接続されるため、そ
の副カラム線Ｃ12と上記副ビット線Ｂ22で挟まれたメモ
リセルＭ4 が選択されることになる。そして、上記と同
様に、メモリセルＭ4 にプログラムされているデータに
従って、副ビット線Ｂ22の電位が変化し、その電位変化
が主ビット線Ｂ2 を介してデータバス線ＤＢＬに現れ
る。
【０１００】次に、メモリセルＭ5 〜Ｍ7 に対し、順に
データを書き込む場合の動作について説明する。
データを書き込む場合の動作について説明する。
【０１０１】まず、信号φが「Ｌ」レベルになることに
より、負荷回路４の各負荷トランジスタＴ18，Ｔ19，Ｔ
20，Ｔ21，Ｔ22がオフし、負荷回路４は、主ビット線及
び主カラム線から電気的に切り離される。
より、負荷回路４の各負荷トランジスタＴ18，Ｔ19，Ｔ
20，Ｔ21，Ｔ22がオフし、負荷回路４は、主ビット線及
び主カラム線から電気的に切り離される。
【０１０２】次いで、信号Ｙ1 を立ち下げると共に、信
号Ｙ2 を立ち上げ、列選択回路１において、次の群を選
択する。そして、選択線ＷＢＳ及びＷＣＳの電位を夫々
「Ｌ」レベルにすることで、（反転ＷＢＳ）と（反転Ｗ
ＣＳ）の論理積が「Ｈ」レベルに変化し、ＷＢＳとＷＣ
Ｓの論理和が「Ｌ」レベルに変化するため、ＭＯＳトラ
ンジスタＴ31，Ｔ37，Ｔ38，Ｔ39がオン状態になる。
号Ｙ2 を立ち上げ、列選択回路１において、次の群を選
択する。そして、選択線ＷＢＳ及びＷＣＳの電位を夫々
「Ｌ」レベルにすることで、（反転ＷＢＳ）と（反転Ｗ
ＣＳ）の論理積が「Ｈ」レベルに変化し、ＷＢＳとＷＣ
Ｓの論理和が「Ｌ」レベルに変化するため、ＭＯＳトラ
ンジスタＴ31，Ｔ37，Ｔ38，Ｔ39がオン状態になる。
【０１０３】その結果、主ビット線Ｂ2 及び主カラム線
Ｃ2 が夫々選択されたものとなる。同時に、選択線（反
転ＷＢＳ）及び（反転ＷＣＳ）の電位が共に「Ｈ」レベ
ルであることから、ＭＯＳトランジスタＴ3 及びＴ8 が
オン状態とされ、主ビット線Ｂ2 と副ビット線Ｂ22とが
電気的に接続されると共に、主カラム線Ｃ2 と副カラム
線Ｃ21とが電気的に接続される。
Ｃ2 が夫々選択されたものとなる。同時に、選択線（反
転ＷＢＳ）及び（反転ＷＣＳ）の電位が共に「Ｈ」レベ
ルであることから、ＭＯＳトランジスタＴ3 及びＴ8 が
オン状態とされ、主ビット線Ｂ2 と副ビット線Ｂ22とが
電気的に接続されると共に、主カラム線Ｃ2 と副カラム
線Ｃ21とが電気的に接続される。
【０１０４】次いで、データバス線ＤＢＬの電位が、書
込みデータに応じて、「Ｈ」レベル又は「Ｌ」レベルと
され、「Ｈ」レベルの電位は電源電圧Ｖｃｃよりも高い
プログラム電位Ｖｐｐとされる。そして、レベルシフタ
部の電源Ｖｐｐ／Ｖｃｃの電圧をＶｐｐに切り換えるこ
とにより、ワード線Ｗ1 の電位及び選択線（反転ＷＢ
Ｓ）の電位を共にＶｐｐにレベルシフトさせる。
込みデータに応じて、「Ｈ」レベル又は「Ｌ」レベルと
され、「Ｈ」レベルの電位は電源電圧Ｖｃｃよりも高い
プログラム電位Ｖｐｐとされる。そして、レベルシフタ
部の電源Ｖｐｐ／Ｖｃｃの電圧をＶｐｐに切り換えるこ
とにより、ワード線Ｗ1 の電位及び選択線（反転ＷＢ
Ｓ）の電位を共にＶｐｐにレベルシフトさせる。
【０１０５】こうすることで、メモリセルＭ5 の制御ゲ
ートの電位をＶｐｐに、ソース電位を接地電位Ｖｓｓに
し、かつ書込みデータに応じてドレインにＶｐｐ又は接
地電位Ｖｓｓを与えることができ、メモリセルＭ5 に選
択的にデータを書き込むことができる。
ートの電位をＶｐｐに、ソース電位を接地電位Ｖｓｓに
し、かつ書込みデータに応じてドレインにＶｐｐ又は接
地電位Ｖｓｓを与えることができ、メモリセルＭ5 に選
択的にデータを書き込むことができる。
【０１０６】以下、読み出し時と同様の手法で選択線Ｗ
ＢＳ及びＷＣＳを制御することにより、メモリセルＭ6
及びＭ7 に所望のデータを書き込むことができる。
ＢＳ及びＷＣＳを制御することにより、メモリセルＭ6
及びＭ7 に所望のデータを書き込むことができる。
【０１０７】この変形例によれば、第１の選択手段を構
成する列選択回路１を構造の複雑なレベルシフト機能付
きＡＮＤ回路を用いる必要がなく、簡単なＭＯＳトラン
ジスタの組合せだけで構成できるため、周辺回路の構造
の簡略化、延いては不揮発性記憶装置自体の構造の簡略
化及び小型化を図ることができる。
成する列選択回路１を構造の複雑なレベルシフト機能付
きＡＮＤ回路を用いる必要がなく、簡単なＭＯＳトラン
ジスタの組合せだけで構成できるため、周辺回路の構造
の簡略化、延いては不揮発性記憶装置自体の構造の簡略
化及び小型化を図ることができる。
【０１０８】次に、上記メモリセルブロックを分割した
場合の第２実施例について、図６に基いて説明する。
尚、図１と対応するものについては同符号を記す。ま
た、分割されたメモリセルブロックＭＢ当りのワード線
Ｗの数をここでは８本としているが、ワード線Ｗの本数
について制限を受けるものではなく、必要に応じて増減
できるものとする。
場合の第２実施例について、図６に基いて説明する。
尚、図１と対応するものについては同符号を記す。ま
た、分割されたメモリセルブロックＭＢ当りのワード線
Ｗの数をここでは８本としているが、ワード線Ｗの本数
について制限を受けるものではなく、必要に応じて増減
できるものとする。
【０１０９】この第２実施例に係る不揮発性記憶装置
は、図示するように、ワード線Ｗの延長方向に垂直な方
向にｎ個に分割されたメモリセルブロックＭＢ1 ，ＭＢ
2 ・・・ＭＢｎを有する。
は、図示するように、ワード線Ｗの延長方向に垂直な方
向にｎ個に分割されたメモリセルブロックＭＢ1 ，ＭＢ
2 ・・・ＭＢｎを有する。
【０１１０】そして、これらメモリセルブロックＭ
Ｂ1 ，ＭＢ2・・・ＭＢｎは、図１に示したように、交
互に配置され、定常的に副カラム線及び副ビット線とし
て用いられる各線と、行列状に配列されるメモリセルを
有し、選択線ＷＢＳ・Ｘ1 〜ＷＢＳ・Ｘｎ，（反転ＷＢ
Ｓ）・Ｘ1〜（反転ＷＢＳ）・Ｘｎにより制御される第
２の選択手段、即ちビット線選択回路２を構成するＭＯ
Ｓトランジスタと、選択線ＷＣＳ・Ｘ1 〜ＷＣＳ・Ｘ
ｎ，（反転ＷＣＳ）・Ｘ1 〜（反転ＷＣＳ）・Ｘｎによ
り制御される第３の選択手段、即ちカラム線選択回路３
を構成するＭＯＳトランジスタとを有している。尚、例
えば選択線ＷＢＳ・Ｘ1 は、選択線ＷＢＳと選択線Ｘ1
の論理積を示す。
Ｂ1 ，ＭＢ2・・・ＭＢｎは、図１に示したように、交
互に配置され、定常的に副カラム線及び副ビット線とし
て用いられる各線と、行列状に配列されるメモリセルを
有し、選択線ＷＢＳ・Ｘ1 〜ＷＢＳ・Ｘｎ，（反転ＷＢ
Ｓ）・Ｘ1〜（反転ＷＢＳ）・Ｘｎにより制御される第
２の選択手段、即ちビット線選択回路２を構成するＭＯ
Ｓトランジスタと、選択線ＷＣＳ・Ｘ1 〜ＷＣＳ・Ｘ
ｎ，（反転ＷＣＳ）・Ｘ1 〜（反転ＷＣＳ）・Ｘｎによ
り制御される第３の選択手段、即ちカラム線選択回路３
を構成するＭＯＳトランジスタとを有している。尚、例
えば選択線ＷＢＳ・Ｘ1 は、選択線ＷＢＳと選択線Ｘ1
の論理積を示す。
【０１１１】このように分割することで、各メモリセル
ブロックＭＢ1 ，ＭＢ2 ・・・ＭＢｎ内の図示しない副
カラム線と副ビット線は、ワード線の延長方向の垂直な
方向に短くなる。このため、配線抵抗や寄生容量を小さ
くすることができ、高速な動作が可能となる。特に、後
述するように、副ビット線及び副カラム線を夫々不純物
拡散層で形成する場合に有利となる。
ブロックＭＢ1 ，ＭＢ2 ・・・ＭＢｎ内の図示しない副
カラム線と副ビット線は、ワード線の延長方向の垂直な
方向に短くなる。このため、配線抵抗や寄生容量を小さ
くすることができ、高速な動作が可能となる。特に、後
述するように、副ビット線及び副カラム線を夫々不純物
拡散層で形成する場合に有利となる。
【０１１２】また、メモリセルブロックの分割方法とし
ては、図７の変形例に示すように、特定のメモリセルブ
ロックのワード線のみを選択できるように、ワード線
（Ｗ1 ・Ｘ1 ，Ｗ2 ・Ｘ1 ，・・・Ｗ8 ・Ｘ1 ），（Ｗ
1 ・Ｘ2 ，Ｗ2 ・Ｘ2 ，・・・Ｗ8 ・Ｘ2 ），・・・
（Ｗ1 ・Ｘｎ，Ｗ2 ・Ｘｎ，・・・Ｗ8 ・Ｘｎ）により
制御しても構わない。尚、図６及び図７において、
Ｂ0 ，Ｂ1 ・・・Ｂm-1 ，Ｂm は主ビット線を示し、Ｃ
1 ，Ｃ2 ・・・Ｃｍは主カラム線を示す。
ては、図７の変形例に示すように、特定のメモリセルブ
ロックのワード線のみを選択できるように、ワード線
（Ｗ1 ・Ｘ1 ，Ｗ2 ・Ｘ1 ，・・・Ｗ8 ・Ｘ1 ），（Ｗ
1 ・Ｘ2 ，Ｗ2 ・Ｘ2 ，・・・Ｗ8 ・Ｘ2 ），・・・
（Ｗ1 ・Ｘｎ，Ｗ2 ・Ｘｎ，・・・Ｗ8 ・Ｘｎ）により
制御しても構わない。尚、図６及び図７において、
Ｂ0 ，Ｂ1 ・・・Ｂm-1 ，Ｂm は主ビット線を示し、Ｃ
1 ，Ｃ2 ・・・Ｃｍは主カラム線を示す。
【０１１３】このように、ｎ個のメモリセルブロックＭ
Ｂ1 ，ＭＢ2 ・・・ＭＢｎでは、共通に主ビット線Ｂ0
〜Ｂｍが設けられており、この主ビット線Ｂ0 〜Ｂｍ
は、メモリセルブロック内の副ビット線の形成方向と同
一方向に形成されている。また、ｎ個のメモリセルブロ
ックＭＢ1 ，ＭＢ2 ・・・ＭＢｎでは、共通に主カラム
線Ｃ1 〜Ｃｍも設けられており、これら主カラム線Ｃ1
〜Ｃｍも主ビット線と平行に設けられている。そして、
各主ビット線Ｂ0 〜Ｂm と主カラム線Ｃ1 〜Ｃｍは、ワ
ード線の延長方向で交互に配置される。
Ｂ1 ，ＭＢ2 ・・・ＭＢｎでは、共通に主ビット線Ｂ0
〜Ｂｍが設けられており、この主ビット線Ｂ0 〜Ｂｍ
は、メモリセルブロック内の副ビット線の形成方向と同
一方向に形成されている。また、ｎ個のメモリセルブロ
ックＭＢ1 ，ＭＢ2 ・・・ＭＢｎでは、共通に主カラム
線Ｃ1 〜Ｃｍも設けられており、これら主カラム線Ｃ1
〜Ｃｍも主ビット線と平行に設けられている。そして、
各主ビット線Ｂ0 〜Ｂm と主カラム線Ｃ1 〜Ｃｍは、ワ
ード線の延長方向で交互に配置される。
【０１１４】上記メモリセルブロックＭＢ1 のワード線
Ｗの延長方向と垂直な方向での端部には、負荷回路４が
設けられている。この負荷回路４には、当該負荷回路４
を構成するＭＯＳトランジスタのインピーダンスを制御
するための信号φが供給される。このように、各主ビッ
ト線Ｂ0 〜Ｂｍと主カラム線Ｃ1 〜Ｃｍを各メモリセル
ブロックＭＢ1 ，ＭＢ2 ・・・ＭＢｎで共通に使用する
ことにより、負荷回路４をメモリセルブロックＭＢ全体
の端部に配置すればよく、占有面積の縮小化から高集積
化を図ることが可能となる。
Ｗの延長方向と垂直な方向での端部には、負荷回路４が
設けられている。この負荷回路４には、当該負荷回路４
を構成するＭＯＳトランジスタのインピーダンスを制御
するための信号φが供給される。このように、各主ビッ
ト線Ｂ0 〜Ｂｍと主カラム線Ｃ1 〜Ｃｍを各メモリセル
ブロックＭＢ1 ，ＭＢ2 ・・・ＭＢｎで共通に使用する
ことにより、負荷回路４をメモリセルブロックＭＢ全体
の端部に配置すればよく、占有面積の縮小化から高集積
化を図ることが可能となる。
【０１１５】上記メモリセルブロックＭＢ1 ，ＭＢ2 ・
・・ＭＢｎのワード線Ｗの延長方向と垂直な方向での他
端部には、第１の選択手段である列選択回路１が設けら
れる。この列選択回路１には、選択線ＷＢＳ，ＷＣＳ及
びレベルシフタの電源線Ｖｐｐ／Ｖｃｃが接続され、同
時に列デコーダからの列選択のためのデコード信号Ｙ 1
〜Ｙｍも供給される。これら各信号により、１本ずつの
主カラム線と主ビット線が一つの群として選択され、上
述のような読出し動作を行う。
・・ＭＢｎのワード線Ｗの延長方向と垂直な方向での他
端部には、第１の選択手段である列選択回路１が設けら
れる。この列選択回路１には、選択線ＷＢＳ，ＷＣＳ及
びレベルシフタの電源線Ｖｐｐ／Ｖｃｃが接続され、同
時に列デコーダからの列選択のためのデコード信号Ｙ 1
〜Ｙｍも供給される。これら各信号により、１本ずつの
主カラム線と主ビット線が一つの群として選択され、上
述のような読出し動作を行う。
【０１１６】このように、各主ビット線Ｂ0 〜Ｂｍと主
カラム線Ｃ1 〜Ｃｍを各メモリセルブロックＭＢ1 ，Ｍ
Ｂ2 ・・・ＭＢｎで共通に使用することにより、負荷回
路４と同様に列選択回路１をメモリセルブロックＭＢ全
体の他端部に配置すればよく、占有面積の縮小化から高
集積化を図ることが可能となる。
カラム線Ｃ1 〜Ｃｍを各メモリセルブロックＭＢ1 ，Ｍ
Ｂ2 ・・・ＭＢｎで共通に使用することにより、負荷回
路４と同様に列選択回路１をメモリセルブロックＭＢ全
体の他端部に配置すればよく、占有面積の縮小化から高
集積化を図ることが可能となる。
【０１１７】次に、図８を参照しながら、メモリセルブ
ロックＭＢのパターンレイアウトについて説明する。
尚、この図８に示すレイアウト図面は、説明を簡略化す
るために、その一部を示したに過ぎず、実際は、図中の
Ｘ方向及びＹ方向に繰り返したパターンで連続的に形成
される。
ロックＭＢのパターンレイアウトについて説明する。
尚、この図８に示すレイアウト図面は、説明を簡略化す
るために、その一部を示したに過ぎず、実際は、図中の
Ｘ方向及びＹ方向に繰り返したパターンで連続的に形成
される。
【０１１８】このメモリセルブロックＭＢは、シリコン
基板４１上に、図中散点を付した領域で示されるよう
に、複数の２層目の多結晶シリコン層によるワード線Ｗ
1 〜Ｗ 8 及び選択線（反転ＷＢＳ）・Ｘｎ，ＷＢＳ・Ｘ
ｎ，（反転ＷＣＳ）・Ｘｎ，ＷＣＳ・Ｘｎが形成され、
特にワード線Ｗ1 〜Ｗ8 の途中でハッチングで示された
部分は、２層目の多結晶シリコン層下に、絶縁膜を介し
て１層目の多結晶シリコン層による浮遊ゲートが形成さ
れ、更にこの浮遊ゲート下には、ゲート絶縁膜を介して
チャネルが形成されている。
基板４１上に、図中散点を付した領域で示されるよう
に、複数の２層目の多結晶シリコン層によるワード線Ｗ
1 〜Ｗ 8 及び選択線（反転ＷＢＳ）・Ｘｎ，ＷＢＳ・Ｘ
ｎ，（反転ＷＣＳ）・Ｘｎ，ＷＣＳ・Ｘｎが形成され、
特にワード線Ｗ1 〜Ｗ8 の途中でハッチングで示された
部分は、２層目の多結晶シリコン層下に、絶縁膜を介し
て１層目の多結晶シリコン層による浮遊ゲートが形成さ
れ、更にこの浮遊ゲート下には、ゲート絶縁膜を介して
チャネルが形成されている。
【０１１９】このレイアウトにおいて、Ｘ方向に並ぶ一
対のコンタクトホール４２，４２の間の領域が１つのメ
モリセルブロックＭＢであり、このメモリセルブロック
ＭＢ中に、８本のワード線Ｗ1 〜Ｗ8 と、選択線（反転
ＷＢＳ）・Ｘｎ，ＷＢＳ・Ｘｎ，選択線（反転ＷＣＳ）
・Ｘｎ，ＷＣＳ・Ｘｎとが夫々２層目の多結晶シリコン
層からなる帯状のパターンで形成され、これら各線間
は、所定間隔だけ離間され、チャネル形成を阻止するた
めのイオン注入が自己整合的に行われる。また、図中破
線で示すマスクパターン４３を利用してチャネル形成を
阻止するためのイオン注入が行われる。
対のコンタクトホール４２，４２の間の領域が１つのメ
モリセルブロックＭＢであり、このメモリセルブロック
ＭＢ中に、８本のワード線Ｗ1 〜Ｗ8 と、選択線（反転
ＷＢＳ）・Ｘｎ，ＷＢＳ・Ｘｎ，選択線（反転ＷＣＳ）
・Ｘｎ，ＷＣＳ・Ｘｎとが夫々２層目の多結晶シリコン
層からなる帯状のパターンで形成され、これら各線間
は、所定間隔だけ離間され、チャネル形成を阻止するた
めのイオン注入が自己整合的に行われる。また、図中破
線で示すマスクパターン４３を利用してチャネル形成を
阻止するためのイオン注入が行われる。
【０１２０】副ビット線Ｂ11，Ｂ12，Ｂ21，Ｂ22及び副
カラム線Ｃ01，Ｃ02，Ｃ11，Ｃ12は、図中太い実線で示
すように、Ｘ方向を長手方向とするシリコン基板と不純
物拡散層により形成される。これら副ビット線Ｂ11，Ｂ
12，Ｂ21，Ｂ22及び副カラム線Ｃ01，Ｃ02，Ｃ11，Ｃ12
のパターンは、夫々帯状のパターンとされ、各メモリセ
ルのソース・ドレイン領域として用いられる。
カラム線Ｃ01，Ｃ02，Ｃ11，Ｃ12は、図中太い実線で示
すように、Ｘ方向を長手方向とするシリコン基板と不純
物拡散層により形成される。これら副ビット線Ｂ11，Ｂ
12，Ｂ21，Ｂ22及び副カラム線Ｃ01，Ｃ02，Ｃ11，Ｃ12
のパターンは、夫々帯状のパターンとされ、各メモリセ
ルのソース・ドレイン領域として用いられる。
【０１２１】そして、上記副ビット線Ｂ11，Ｂ12，
Ｂ21，Ｂ22及び副カラム線Ｃ01，Ｃ02，Ｃ11，Ｃ12を形
成する不純物拡散層は、所定間隔で交互に配置され、不
純物拡散層と直交する２層目の多結晶シリコン層パター
ン下のシリコン基板４１は、チャネルとして利用され、
該チャネル上には、ゲート絶縁膜を介して１層目の多結
晶シリコン層による浮遊ゲートが形成される。
Ｂ21，Ｂ22及び副カラム線Ｃ01，Ｃ02，Ｃ11，Ｃ12を形
成する不純物拡散層は、所定間隔で交互に配置され、不
純物拡散層と直交する２層目の多結晶シリコン層パター
ン下のシリコン基板４１は、チャネルとして利用され、
該チャネル上には、ゲート絶縁膜を介して１層目の多結
晶シリコン層による浮遊ゲートが形成される。
【０１２２】
【発明の効果】本発明に係る不揮発性記憶装置によれ
ば、メモリセルの高集積化を図っても周辺回路の出力端
子の配列ピッチを小さくする必要がなく、容易にプロセ
ス設計を行うことができる。
ば、メモリセルの高集積化を図っても周辺回路の出力端
子の配列ピッチを小さくする必要がなく、容易にプロセ
ス設計を行うことができる。
【０１２３】また、本発明に係る不揮発性記憶装置によ
れば、ビット線及びカラム線を不純物拡散層で構成した
高密度メモリセルを用いても、配線抵抗及び寄生容量の
増大を抑えることが可能となり、メモリセルの高密度化
と高集積化並びにアクセスの高速化を図ることができ
る。
れば、ビット線及びカラム線を不純物拡散層で構成した
高密度メモリセルを用いても、配線抵抗及び寄生容量の
増大を抑えることが可能となり、メモリセルの高密度化
と高集積化並びにアクセスの高速化を図ることができ
る。
【図１】第１実施例に係る不揮発性記憶装置の要部を示
す回路図。
す回路図。
【図２】Ａは、列選択回路の一例を示す回路図。Ｂは、
その論理図。
その論理図。
【図３】行選択回路の一例を示す論理図。
【図４】第１実施例に係る不揮発性記憶装置の信号処理
を示すタイミングチャート。
を示すタイミングチャート。
【図５】第１実施例の変形例に係る不揮発性記憶装置の
要部を示す回路図。
要部を示す回路図。
【図６】第２実施例に係る不揮発性記憶装置を示すブロ
ック線図。
ック線図。
【図７】第２実施例の変形例に係る不揮発性記憶装置を
示すブロック線図。
示すブロック線図。
【図８】第２実施例に係るメモリセルブロックのパター
ンレイアウトを示す平面図。
ンレイアウトを示す平面図。
【図９】従来例に係る不揮発性記憶装置のメモリセルア
レイと周辺回路との接続関係を示す模式図。
レイと周辺回路との接続関係を示す模式図。
【図１０】従来例に係る不揮発性記憶装置の要部を示す
回路図。
回路図。
【図１１】従来例に係る不揮発性記憶装置のメモリセル
の配置を示す平面図。
の配置を示す平面図。
【図１２】高密度化を図ったメモリセルの構成を示す模
式的斜視図。
式的斜視図。
ＭＢ メモリセルブロック １ 第１の選択手段（列選択回路） ２ 第２の選択手段（ビット線選択回路） ３ 第３の選択手段（カラム線選択回路） ４ 負荷回路 ５ ２入力ＮＡＮＤ回路 ６ インバータ ７ 行選択回路 ＤＢＬ データバス線 ＷＢＳ，（反転ＷＢＳ），ＷＣＳ及び（反転ＷＣＳ）
選択線 Ｗ1 〜Ｗｎ ワード線 Ｂ1 ，Ｂ2 及びＢ3 主ビット線 Ｂ12，Ｂ21，Ｂ22及びＢ31 副ビット線 Ｃ1 及びＣ2 主カラム線 Ｃ11，Ｃ12，Ｃ21及びＣ22 副カラム線
選択線 Ｗ1 〜Ｗｎ ワード線 Ｂ1 ，Ｂ2 及びＢ3 主ビット線 Ｂ12，Ｂ21，Ｂ22及びＢ31 副ビット線 Ｃ1 及びＣ2 主カラム線 Ｃ11，Ｃ12，Ｃ21及びＣ22 副カラム線
Claims (13)
- 【請求項１】 行列状に配列された、浮遊ゲートと制御
ゲートとが積層されてなる不揮発性記憶素子からなるメ
モリセルと、 上記メモリセルの各行毎に共通とされ、かつ上記不揮発
性素子のゲート電極を兼ねるワード線と、 上記ワード線に略直交して配置され、上記メモリセルの
各列の上記不揮発性素子で共通にソース及びドレインの
一方とされ、かつ隣接するメモリセル列の一方と共通に
データ読み出しに用いられるビット線と、 上記各ビット線の間に該ビット線と交互に配置されるよ
うに夫々略平行して配され、かつ隣接するメモリセル列
の他方と共通に用いられ、各メモリセル列の上記不揮発
性素子の他方とされるカラム線と、 夫々複数本の上記ビット線と上記カラム線からなる群を
選択する第１の選択手段と、 上記各群の中での上記ビット線を選択する第２の選択手
段と、 上記各群の中での上記カラム線を選択する第３の選択手
段を有することを特徴とする不揮発性記憶装置。 - 【請求項２】 上記第２及び第３の選択手段は、絶縁ゲ
ート型電界効果トランジスタからなることを特徴とする
請求項１記載の不揮発性記憶装置。 - 【請求項３】 上記第２及び第３の選択手段は、上記メ
モリセルと同一導電型の絶縁ゲート型電界効果トランジ
スタからなることを特徴とする請求項１記載の不揮発性
記憶装置。 - 【請求項４】 上記ビット線と上記カラム線は、共に帯
状のパターンで基体上に形成され、その帯状のパターン
の長手方向と略直交な方向が、上記第２及び第３の選択
手段を構成するＭＩＳトランジスタのチャネル方向とさ
れることを特徴とする請求項２又は３記載の不揮発性記
憶装置。 - 【請求項５】 上記第２の選択手段は、メモリセルアレ
イを挟んで上記第３の選択手段と対向して配置されてい
ることを特徴とする請求項１又は４記載の不揮発性記憶
装置。 - 【請求項６】 行列状のメモリセルは、上記ビット線の
方向にブロック分割され、それら各ブロックで上記第１
の選択手段が共通とされることを特徴とする請求項１記
載の不揮発性記憶装置。 - 【請求項７】 上記各ビット線と各カラム線の終端部に
は、負荷回路が設けられていることを特徴とする請求項
１記載の不揮発性記憶装置。 - 【請求項８】 行列状のメモリセルは、上記ビット線の
方向にブロック分割され、それら各ブロックで負荷回路
が共通とされることを特徴とする請求項７記載の不揮発
性記憶装置。 - 【請求項９】 行列状に配されたメモリセルがビット線
の方向に複数のブロックに分割され、該ブロックは、行
列状に配列された、浮遊ゲートと制御ゲートとが積層さ
れてなる不揮発性記憶素子からなるメモリセルと、 上記メモリセルの各行毎に共通とされ、かつ上記不揮発
性素子のゲート電極を兼ねるワード線と、 上記ワード線に略直交して配置され、上記メモリセルの
各列の上記不揮発性素子で共通にソース及びドレインの
一方とされ、かつ隣接するメモリセル列の一方と共通に
データ読み出しに用いられるビット線と、 上記各ビット線の間に該ビット線と交互に配置されるよ
うに夫々略平行して配され、かつ隣接するメモリセル列
の他方と共通に用いられ、各メモリセル列の上記不揮発
性素子の他方とされるカラム線と、 夫々複数本の上記ビット線と上記カラム線からなる群の
中での上記ビット線を選択する第２の選択手段と、 上記各群の中での上記カラム線を選択する第３の選択手
段からなり、 更に、各ブロック間で共通に、上記群を選択する第１の
選択手段と、 各ブロック間で共通に、上記各ビット線と上記各カラム
線の終端部に負荷回路が設けられ、 上記複数のブロックから特定のブロック以外の、上記第
２の選択手段及び、上記第３の選択手段を選択しないこ
とを特徴とする不揮発性記憶装置。 - 【請求項１０】 上記ワード線信号が、上記複数のブロ
ック間で共通に用いられることを特徴とする請求項９記
載の不揮発性記憶装置。 - 【請求項１１】 行列状のメモリセルが、ビット線の方
向に複数のブロックに分割され、該ブロックは、行列状
に配列された、浮遊ゲートと制御ゲートとが積層されて
なる不揮発性記憶素子からなるメモリセルと、 上記メ
モリセルの各行毎に共通とされ、かつ上記不揮発性素子
のゲート電極を兼ねるワード線と、 上記ワード線に略直交して配置され、上記メモリセルの
各列の上記不揮発性素子で共通にソース及びドレインの
一方とされ、かつ隣接するメモリセル列の一方と共通に
データ読み出しに用いられるビット線と、 上記各ビット線の間に該ビット線と交互に配置されるよ
うに夫々略平行して配され、かつ隣接するメモリセル列
の他方と共通に用いられ、各メモリセル列の上記不揮発
性素子の他方とされるカラム線と、 夫々複数本の上記ビット線と上記カラム線からなる群の
中での上記ビット線を選択する第２の選択手段と、 上記各群の中での上記カラム線を選択する第３の選択手
段からなり、 更に、各ブロック間で共通に、上記群を選択する第１の
選択手段と、 各ブロック間で共通に、上記各ビット線と上記各カラム
線の終端部に負荷回路が設けられ、 上記複数のブロックから特定のブロック以外の、上記ワ
ード線を選択しないことを特徴とする不揮発性記憶装
置。 - 【請求項１２】 上記第２の選択手段の制御信号が、上
記複数のブロック間で共通に用いられることを特徴とす
る請求項１１記載の不揮発性記憶装置。 - 【請求項１３】 上記第３の選択手段の制御信号が、上
記複数のブロック間で共通に用いられることを特徴とす
る請求項１１記載の不揮発性記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21842591A JP3104319B2 (ja) | 1991-08-29 | 1991-08-29 | 不揮発性記憶装置 |
| EP92307318A EP0529862B1 (en) | 1991-08-29 | 1992-08-11 | Non-volatile memories |
| DE69230124T DE69230124T2 (de) | 1991-08-29 | 1992-08-11 | Permanentspeicher |
| US07/928,442 US5345416A (en) | 1991-08-29 | 1992-08-12 | High density nonvolatile memory and decoder of the same |
| KR1019920015524A KR100258039B1 (ko) | 1991-08-29 | 1992-08-28 | 불휘발성 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21842591A JP3104319B2 (ja) | 1991-08-29 | 1991-08-29 | 不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555530A true JPH0555530A (ja) | 1993-03-05 |
| JP3104319B2 JP3104319B2 (ja) | 2000-10-30 |
Family
ID=16719714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21842591A Expired - Lifetime JP3104319B2 (ja) | 1991-08-29 | 1991-08-29 | 不揮発性記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5345416A (ja) |
| EP (1) | EP0529862B1 (ja) |
| JP (1) | JP3104319B2 (ja) |
| KR (1) | KR100258039B1 (ja) |
| DE (1) | DE69230124T2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554867A (en) * | 1993-12-27 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device having a memory cell transistor and a select transistor |
| JP2003282742A (ja) * | 2002-03-22 | 2003-10-03 | Nec Electronics Corp | 半導体記憶装置及び書き込みと読み出しの制御方法 |
| KR100675300B1 (ko) * | 2006-01-06 | 2007-01-29 | 삼성전자주식회사 | 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 데이터 라이트 및 리드 방법 |
| JP2007109752A (ja) * | 2005-10-12 | 2007-04-26 | Oki Electric Ind Co Ltd | 不揮発性メモリ |
| JP2011198431A (ja) * | 2010-03-23 | 2011-10-06 | Ｓｐａｎｓｉｏｎ Ｊａｐａｎ株式会社 | 不揮発性半導体記憶装置及びその読み出し方法 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1032034A1 (en) * | 1992-01-22 | 2000-08-30 | Macronix International Co., Ltd. | Method of making memory device |
| JPH07147095A (ja) * | 1993-03-31 | 1995-06-06 | Sony Corp | 半導体不揮発性記憶装置およびデコーダ回路 |
| US5432730A (en) * | 1993-12-20 | 1995-07-11 | Waferscale Integration, Inc. | Electrically programmable read only memory array |
| US5526306A (en) * | 1994-02-10 | 1996-06-11 | Mega Chips Corporation | Semiconductor memory device and method of fabricating the same |
| EP1403878B1 (en) * | 1994-09-13 | 2007-07-25 | Macronix International Co., Ltd. | Flash eprom intergrated circuit architecture |
| EP1176602B1 (en) * | 1994-09-13 | 2004-03-03 | Macronix International Co., Ltd. | Flash EPROM integrated circuit architecture |
| US5583808A (en) * | 1994-09-16 | 1996-12-10 | National Semiconductor Corporation | EPROM array segmented for high performance and method for controlling same |
| JP2643896B2 (ja) * | 1995-02-23 | 1997-08-20 | 日本電気株式会社 | 半導体メモリ |
| US5646886A (en) * | 1995-05-24 | 1997-07-08 | National Semiconductor Corporation | Flash memory having segmented array for improved operation |
| DE69533429T2 (de) * | 1995-06-07 | 2005-08-18 | Macronix International Co. Ltd., Hsinchu | Automatischer progammier-algorithmus für flash-speicher im seitenmodus mit variabler programmierimpulshöhe und -breite |
| KR0172378B1 (ko) * | 1995-12-30 | 1999-03-30 | 김광호 | 불휘발성 반도체 메모리소자 |
| US5682350A (en) * | 1996-03-29 | 1997-10-28 | Aplus Integrated Circuits, Inc. | Flash memory with divided bitline |
| US5805501A (en) * | 1996-05-22 | 1998-09-08 | Macronix International Co., Ltd. | Flash memory device with multiple checkpoint erase suspend logic |
| DE69629315T2 (de) * | 1996-05-22 | 2004-04-22 | Macronix International Co. Ltd., Hsinchu | Flashspeicheranordnung mit löschungsunterbrechungslogik unter verwendung von mehreren prüfpunkten |
| KR100323970B1 (ko) * | 1997-02-12 | 2002-03-08 | 박세광 | 비휘발성메모리구조 |
| US6278649B1 (en) | 2000-06-30 | 2001-08-21 | Macronix International Co., Ltd. | Bank selection structures for a memory array, including a flat cell ROM array |
| JP3640177B2 (ja) * | 2001-06-04 | 2005-04-20 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3594001B2 (ja) | 2001-07-23 | 2004-11-24 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3622697B2 (ja) | 2001-07-23 | 2005-02-23 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP4044401B2 (ja) * | 2002-09-11 | 2008-02-06 | 株式会社東芝 | 半導体記憶装置 |
| US20080237696A1 (en) * | 2004-07-01 | 2008-10-02 | Chih-Hsin Wang | Alignment protection in non-volatile memory and array |
| FR2881565B1 (fr) * | 2005-02-03 | 2007-08-24 | Atmel Corp | Circuits de selection de ligne binaire pour memoires non volatiles |
| US8179708B2 (en) * | 2009-02-18 | 2012-05-15 | Atmel Corporation | Anti-cross-talk circuitry for ROM arrays |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6363197A (ja) * | 1986-09-03 | 1988-03-19 | Toshiba Corp | 半導体記憶装置 |
| US4819207A (en) * | 1986-09-30 | 1989-04-04 | Kabushiki Kaisha Toshiba | High-speed refreshing rechnique for highly-integrated random-access memory |
| US5095461A (en) * | 1988-12-28 | 1992-03-10 | Kabushiki Kaisha Toshiba | Erase circuitry for a non-volatile semiconductor memory device |
| JP2515009B2 (ja) * | 1989-01-13 | 1996-07-10 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
| DE69013237T2 (de) * | 1989-06-19 | 1995-02-23 | Texas Instruments Inc | Schaltung und Verfahren zur Vorbereitung gelöschter EEPROMS vor der Programmierung. |
| JP2565213B2 (ja) * | 1989-10-27 | 1996-12-18 | ソニー株式会社 | 読み出し専用メモリ装置 |
| JP2807304B2 (ja) * | 1990-02-19 | 1998-10-08 | 株式会社東芝 | 不揮発性半導体装置 |
| US5204835A (en) * | 1990-06-13 | 1993-04-20 | Waferscale Integration Inc. | Eprom virtual ground array |
-
1991
- 1991-08-29 JP JP21842591A patent/JP3104319B2/ja not_active Expired - Lifetime
-
1992
- 1992-08-11 EP EP92307318A patent/EP0529862B1/en not_active Expired - Lifetime
- 1992-08-11 DE DE69230124T patent/DE69230124T2/de not_active Expired - Fee Related
- 1992-08-12 US US07/928,442 patent/US5345416A/en not_active Expired - Lifetime
- 1992-08-28 KR KR1019920015524A patent/KR100258039B1/ko not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554867A (en) * | 1993-12-27 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device having a memory cell transistor and a select transistor |
| JP2003282742A (ja) * | 2002-03-22 | 2003-10-03 | Nec Electronics Corp | 半導体記憶装置及び書き込みと読み出しの制御方法 |
| JP2007109752A (ja) * | 2005-10-12 | 2007-04-26 | Oki Electric Ind Co Ltd | 不揮発性メモリ |
| KR100675300B1 (ko) * | 2006-01-06 | 2007-01-29 | 삼성전자주식회사 | 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 데이터 라이트 및 리드 방법 |
| JP2011198431A (ja) * | 2010-03-23 | 2011-10-06 | Ｓｐａｎｓｉｏｎ Ｊａｐａｎ株式会社 | 不揮発性半導体記憶装置及びその読み出し方法 |
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