JPH07147095A - 半導体不揮発性記憶装置およびデコーダ回路 - Google Patents

半導体不揮発性記憶装置およびデコーダ回路

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JPH07147095A
JPH07147095A JP5297903A JP29790393A JPH07147095A JP H07147095 A JPH07147095 A JP H07147095A JP 5297903 A JP5297903 A JP 5297903A JP 29790393 A JP29790393 A JP 29790393A JP H07147095 A JPH07147095 A JP H07147095A
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select gate
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JP5297903A
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Hideki Arakawa
秀貴 荒川
Akira Tanaka
陽 田中
Kenshirou Arase
謙士朗 荒瀬
Masaru Miyashita
勝 宮下
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

(57)【要約】 【目的】低電圧化を図れることはもとより、アクセス時
間の向上、製造工程の簡単化を図れ、また、セルサイズ
の増大なしに高速の書き込み／消去動作を実現できる半
導体不揮発性記憶装置を実現する。 【構成】１本の主ビット線ＭＩＬに対して、それぞれｉ
個のメモリトランジスタＭＴ01〜ＭＴ04、ＭＴ11〜ＭＴ
14がそれぞれ接続された２本の副ビット線ＳＢＬ 1 ，Ｓ
ＢＬ2 を並列に接続し、かつ、主ビット線ＭＩＬと各副
ビット線ＳＢＬ1，ＳＢＬ2 との間に配置される選択ゲ
ートＳＧＴ1 ，ＳＧＴ2 を、２つの選択トランジスタＳ
Ｔ01とＳＴ02、並びに、ＳＴ11とＳＴ12をそれぞれ直列
に接続し、選択ゲートＳＧＴ1 の選択トランジスタＳＴ
02、並びに選択ゲートＳＧＴ2 の選択トランジスタＳＴ
11とを、デプレッションタイプのトランジスタにより構
成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気的に書き換え可能
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置およびそのデコーダ回路に
関するものである。
【０００２】
【従来の技術】近年、開発が盛んに行われているフラッ
シュメモリは、書き込みのときはチャネルホットエレク
トロンをフローティングゲートに注入し、消去のときは
ファウラノイド（ＦＮ）・トンネリングにより、フロー
ティングゲートからソースへ電子を引き抜くという、ホ
ットエレクトロン／ＦＮトンネル注入方式が主流をなし
ている。
【０００３】具体的には、書き込み時には、コントロー
ルゲートに１２Ｖ、ドレインに５〜７Ｖ、ソースおよび
基板には０Ｖを印加し、チャネルに発生するホットエレ
クトロンをフローティングゲートに注入することにより
データの書き込みを行う。消去時には、コントロールゲ
ートに０Ｖまたは−９〜−１２Ｖの負電圧を、ソースに
１２Ｖまたは５Ｖの正の電圧を、基板に０Ｖを印加し、
ドレインをオープンとすることにより、ＦＮトンネリン
グでフローティングゲートからソースへ電子を引き抜く
ことによりデータの消去を行う。
【０００４】しかし、このホットエレクトロン／ＦＮト
ンネル注入方式は、低電圧化が困難で、書き込みに要す
るチャネル電流が大きいため昇圧回路が大きくなるなど
の問題がある。
【０００５】また、ＮＯＲ型フラッシュメモリにおいて
も、低電圧化が最大の課題となっている。
【０００６】従来、これらの課題を解決して、ＮＯＲ型
のランダムアクセスが可能であるという特長に加えて、
書き込み速度が速いなどのＮＡＮＤ型の性能面の良さを
取り込んだＮＯＲ型フラッシュメモリが提案されている
（たとえば、文献：NIKKEI MICRODEVICES pp.66-67,199
2.10 参照）。
【０００７】図２７は、従来提案された、いわゆるＮＯ
Ｒ型フラッシュメモリセルの配列構成を示す図である。
図２７において、ＭＩＬは主ビット線、ＳＢＬは副ビッ
ト線、ＳＲＬはソース線、ＳＴは選択ゲートとしての選
択トランジスタ、ＳＧＬは選択ゲート線、ＭＴ 0 〜ＭＴ
3 はメモリトランジスタ、ＷＬ0 〜ＷＬ3 はワード線を
それぞれ示している。
【０００８】このメモリセルは、図２７に示すように、
主ビット線ＭＩＬから副ビット線ＳＢＬが分岐し、分岐
したそれぞれの副ビット線ＳＢＬに複数個（この例では
４個）のメモリトランジスタが、選択トランジスタＳＴ
を介して並列に並ぶ配列となっている。
【０００９】図２８は図２７のフラッシュメモリの実際
の構造例を示す図で、同図（ａ）は図２７のメモリセル
の要部平面図で、同図（ｂ）は（ａ）におけるＡ−Ａ線
断面図を示している。本構造においては、副ビット線Ｓ
ＢＬには３ポリシリコン(poly)が用いられ、主ビット線
ＭＩＬには１Ａｌが用いられている（上記文献 参
照）。
【００１０】
【発明が解決しようとする課題】このように、上述した
フラッシュメモリでは、副ビット線ＳＢＬの材料として
３ポリシリコン(poly)が用いられているため、その抵抗
はＡｌの約２００倍となっている。したがって、従来の
フラッシュメモリはセルサイズのみを考えると効果的で
はあるが、アクセス時間の向上などを考慮した場合に
は、副ビット線ＳＢＬとしては低抵抗率のＡｌを用いる
ことが望ましい。そのような構造とすると、ワード線Ｗ
Ｌの遅延を抑えるためには、副ビット線ＳＢＬには１Ａ
ｌを、主ビット線には２Ａｌを用いることが必須とな
る。
【００１１】しかしながら、上述した図２８の従来のメ
モリ配列では、メモリセルの配置が、線幅、線間隔が最
も広い２Ａｌによって決まってしまい、メモリセルを効
率良く、チップ上に配置することができないという問題
がある。
【００１２】この問題についてさらに詳述すると、フラ
ッシュメモリのワード線ＷＬのピッチは小さく、ワード
線を１対１で２Ａｌで裏打ちすることは不可能である。
したがって、メインローデコーダ、サブローデコーダと
いう方式しかとりえない。このため、図２８の構造のメ
モリセルでは、製造工程におけるマスク数と工程数が、
１Ａｌを用いる方式に比べて増大する。
【００１３】また、図２８の構造で、副ビット線に１Ａ
ｌ、主ビット線に２Ａｌを用いるとすると、２Ａｌ−拡
散層のコンタクトの段差が非常に大きくなり、直接２Ａ
ｌと拡散層とのコンタクトをとることは極めて困難で、
たとえばタングステンの埋め込みなどの技術が必要とな
る。また、ワード線方向に１Ａｌも２Ａｌも通せないこ
とは明らかで、１Ａｌを通そうとすると、縦方向サイズ
を多少犠牲にするしかない。さらに、主ビット線を２Ａ
ｌとすると、一般に２Ａｌのピッチはタングステンの埋
め込み技術を使用しても１Ａｌピッチよりは大きくなる
ため、セルの横方向サイズの増大を招く可能性が大き
い。以上のことから、図２７，図２８の構造では３poly
を１Ａｌ、１Ａｌを２Ａｌにすることができず、アクセ
ス時間の向上を図ることができず、製造工程の簡単化も
図ることができない。
【００１４】また、拡散層を副ビット線として用いる方
法も提案されているが、拡散層の抵抗はＡｌの約２００
０倍あり、高速化には不向きである。また、この方法で
は、濃度の高い拡散層の上の酸化膜質や短いチャネル
長、大きいカップリングレシオ（Control Gate-Floatin
g Gate 間容量の全体に対する割合）実現など課題が多
く、未だ現実的ではない。
【００１５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電圧化を図れることはもとよ
り、アクセス時間の向上、製造工程の簡単化を図れ、ま
た、セルサイズの増大なしに高速の書き込み／消去動作
を実現できる半導体不揮発性記憶装置並びに高速化に適
したデコーダ回路を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体不揮発性記憶装置では、１本の主ビ
ット線と、メモリトランジスタが接続され、上記主ビッ
ト線に対して並列に配置された複数の副ビット線と、上
記主ビット線と各副ビット線との間に設けられ、各副ビ
ット線を選択的に接続するそれぞれが２段に縦続接続さ
れた選択ゲートとを有するようにした。
【００１７】本発明では、非選択側の副ビット線を基準
電位に保持する手段を有するようにした。
【００１８】本発明では、上記２段の選択ゲートのうち
いずれか一方をデプレッション型トランジスタにより構
成した。
【００１９】また、本発明の半導体不揮発性記憶装置で
は、１本の主ビット線と、メモリトランジスタが接続さ
れ、上記主ビット線に対して並列に配置された複数の副
ビット線と、上記主ビット線と各副ビット線との間に設
けられ、各副ビット線を選択的に接続する選択ゲートと
を有し、一の副ビット線用選択ゲートと他の副ビット線
用選択ゲートとがメモリセルを挟んで互いに反対側に配
置されている。
【００２０】また、本発明の半導体不揮発性記憶装置で
は、ビット線にドレインが、共通ソース線にソースが、
ワード線にコントロールゲートが接続された複数のメモ
リトランジスタを有する半導体不揮発性記憶装置であっ
て、各メモリトランジスタのソース側に、選択ゲートを
設け、書き込み時、非選択メモリトランジスタにおいて
は、コントロールゲートに所定電圧を印加し、かつ、選
択ゲートを所定電位に保持することにより、チャネルの
電流パスを切るようにした。
【００２１】本発明では、上記選択ゲートをサイドウォ
ールにより構成した。
【００２２】また、本発明では、書き込み時に、各ビッ
ト線への書き込みパルスがそれぞれ所定間隔をおいて順
次印加される。また、本発明では、ビット線が複数のビ
ット線群に分割されている。
【００２３】本発明のデコーダ回路では、ワード線によ
り選択されるメモリセルからのデータの読み出し、メモ
リセルへのデータの書き込みおよびデータの消去を行う
デコーダ回路であって、上記ワード線を複数に分岐させ
て、各ブロック毎に読み出し用のサブデコーダを設け、
かつ、上記ブロックに対して共通に書き込みおよび消去
専用のサブデコーダを設けた。
【００２４】
【作用】本発明の半導体不揮発性記憶装置によれば、複
数の副ビット線に１本の主ビット線とすることができ、
２Ａｌ配線に余裕ができる。また、２Ａｌ−拡散層のコ
ンタクトを、２Ａｌ−１Ａｌ−拡散層と１Ａｌを介する
ようにできる。したがって、コンタクト形成が容易にな
る。
【００２５】また、たとえば書き込み時には、選択され
た副ビット線は選択ゲートにより主ビット線に接続さ
れ、非選択の副ビット線は基準電位、たとえば接地レベ
ルに保持される。これにより、意に反するデータ書き込
みが防止される。
【００２６】本発明の半導体不揮発性記憶装置によれ
ば、一の副ビット線用選択ゲートと他の副ビット線用選
択ゲートとがメモリセルを挟んで互いに反対側に配置す
ることにより、デプレッション型トランジスタが不要と
なる。その結果、製造工程数が削減できる。
【００２７】本発明の半導体不揮発性記憶装置によれ
ば、各メモリトランジスタのソース側に、選択ゲートを
設けた構成においては、書き込み時に、非選択メモリト
ランジスタにおいて、コントロールゲートに所定電圧が
印加され、かつ、選択ゲートが所定電位、たとえば０Ｖ
に保持される。これによりチャネルの電流パスが切ら
れ、リーク電流が防止される。
【００２８】また、本発明の半導体不揮発性記憶装置に
よれば、書き込み時に、各ビット線への書き込みパルス
がそれぞれ所定間隔をおきずらして印加される。これに
より、書き込み時間の増大を最小限に抑えつつ、ドレイ
ン−基板間電流を大きく減少させることができる。
【００２９】本発明のデコーダ回路によれば、高速性を
要求される読み出し動作は読み出し用サブデコーダによ
り行われ、読み出し動作程高速性が要求されない、書き
込みおよび消去は、書き込みおよび消去専用のサブデコ
ーダで行われる。
【００３０】
【実施例】図１は、本発明に係るＮＯＲ型フラッシュメ
モリセルの第１の実施例を示す配列構成図、図２は図１
のフラッシュメモリセルの実際の構造例を示す要部平面
図であって、従来例を示す図２７，図２８と同一構成部
分は同一符号をもって表す。すなわち、ＭＩＬは主（メ
イン）ビット線、ＳＢＬ1 ，ＳＢＬ2 は副（サブ）ビッ
ト線、ＳＲＬはソース線、ＳＧＬ1 ，ＳＧＬ2 は選択ゲ
ート線、ＭＤはメインローデコード線、ＳＧＴ1 ，ＳＧ
Ｔ2 は選択ゲート、ＳＴ01，ＳＴ02，ＳＴ11，ＳＴ12は
選択ゲートＳＧＴ1 およびＳＧＴ2 を構成する選択トラ
ンジスタ、ＭＴ01〜ＭＴ04、ＭＴ11〜ＭＴ14はメモリト
ランジスタ、ＷＬ0 〜ＷＬ3 はワード線をそれぞれ示し
ている。
【００３１】本メモリセルは、１本の主ビット線ＭＩＬ
に対して、それぞれｉ個（本実施例では４個）のメモリ
トランジスタＭＴ01〜ＭＴ04、ＭＴ11〜ＭＴ14がそれぞ
れ接続された２本の副ビット線ＳＢＬ1 ，ＳＢＬ2 を並
列に接続し、かつ、主ビット線ＭＩＬと各副ビット線Ｓ
ＢＬ1 ，ＳＢＬ2 との間に配置される選択ゲートＳＧＴ
1 ，ＳＧＴ2 を、２つの選択トランジスタＳＴ01とＳＴ
02、並びに、ＳＴ11とＳＴ12をそれぞれ直列に接続して
構成されている。そして、選択ゲートＳＧＴ1 の選択ト
ランジスタＳＴ01、並びに選択ゲートＳＧＴ2 の選択ト
ランジスタＳＴ12とは、いわゆるエンハンスメントタイ
プのトランジスタから構成され、選択ゲートＳＧＴ1 の
選択トランジスタＳＴ02、並びに選択ゲートＳＧＴ2 の
選択トランジスタＳＴ11とは、いわゆるデプレッション
タイプのトランジスタから構成されている。
【００３２】また、選択ゲートＳＧＴ1 およびＳＧＴ2
の各トランジスタＳＴ01，ＳＴ02，ＳＴ11，ＳＴ12のう
ち、選択ゲートＳＧＴ1 のエンハンスメントタイプの選
択トランジスタＳＴ01のゲートおよび選択ゲートＳＧＴ
2 のデプレッションタイプの選択トランジスタＳＴ11の
ゲートは選択ゲート線ＳＧＬ1 に接続され、選択ゲート
ＳＧＴ1 のデプレッションタイプの選択トランジスタＳ
Ｔ02のゲートおよび選択ゲートＳＧＴ2 のエンハンスメ
ントタイプの選択トランジスタＳＴ12のゲートは選択ゲ
ート線ＳＧＬ2 に接続されている。
【００３３】このように、選択ゲートＳＧＴ1 およびＳ
ＧＴ2 を、一方がデプレッショントランジスタで構成さ
れ、直列に接続された２つの選択トランジスタＳＴ01，
ＳＴ 02、並びにＳＴ11，ＳＴ12とすることにより、２本
の副ビット線ＳＢＬ1 ，ＳＢＬ2 対に１本の主ビット線
ＭＩＬとすることができ、２Ａｌ配線に余裕ができる。
また、図２に示すように、２Ａｌ−拡散層のコンタクト
を、２Ａｌ−１Ａｌ−拡散層と１Ａｌを介するようにで
きる。したがって、コンタクト形成が容易になる。
【００３４】なお、選択ゲート１本の追加はセルサイズ
を増加させることになるが、メモリセル１個当たりに直
すと、１．６μｍ／３２個＝０．０５μｍ程度となり、
これは３％程度の増大分であり問題はない。また、製造
工程において、マスクは３polyと３polyコンタクト分が
減少するが、デプレッショントランジスタのしきい値電
圧Ｖth調整用のマスクが１枚増えることになる場合があ
ることから、実質、マスク１枚分の減少となる。
【００３５】図３、図４および図５は、図１および図２
のフラッシュメモリセルの読み出し、消去、書き込み動
作時における各部の設定電圧などを示すもので、図３は
選択ゲート、ワード線、主ビット線、ソース線における
各動作時の設定電圧を示し、図４はメモリトランジスタ
のドレイン、ゲートおよびソースにおける各動作時の設
定電圧を示し、図５は各動作時におけるフローティング
ゲートの状態およびその時にセルにて起きる現象を示し
ている。
【００３６】以下にこれらの図に基づいて、読み出し、
消去、書き込み時の設定電圧並びにメモリセルにおいて
起こる現象について説明する。
【００３７】読み出し時には、図３に示すように、選択
された選択ゲート線が３Ｖに設定され、メモリセルのゲ
ートに接続された選択ワード線が３．５Ｖに設定され、
選択ゲートを介してメモリセルのドレインに接続される
主ビット線が１Ｖに設定される。また、図３および図４
に示すように、ソース線ＳＲＬは各動作時共、０Ｖに設
定され保持される。したがって、メモリセルのソースも
０Ｖに保持される。以上の各ラインの電圧設定に伴い、
選択されたメモリセルのゲートは３．５Ｖ、ドレインは
１Ｖ、ソースは０Ｖの電位に保持される。このとき、図
５に示すように、フローティングゲートＦＧが空の場合
には、セル電流が流れる。これに対して、電子注入状態
の場合にはセル電流は流れない。
【００３８】消去時には、図３に示すように、選択され
た選択ゲート線が０Ｖに設定され、メモリセルのゲート
に接続された選択ワード線が２０Ｖに設定され、選択ゲ
ートを介してメモリセルのドレインに接続される主ビッ
ト線が０Ｖに設定される。また、ソース線ＳＲＬは、上
述したように、０Ｖに設定され保持される。以上の各ラ
インの電圧設定に伴い、選択されたメモリセルのゲート
は２０Ｖ、ドレインは０Ｖ、ソースは０Ｖの電位に保持
される。このとき、図５に示すように、基板、ソース
（Ｓ）／ドレイン（Ｄ）からフローティングゲートＦＧ
への電子のトンネル現象が誘起され、フローティングゲ
ートＦＧは電子注入状態となる。
【００３９】書き込み時には、図３に示すように、選択
された選択ゲート線が７Ｖに設定され、メモリセルのゲ
ートに接続された選択ワード線が−１２Ｖに設定され、
選択ゲートを介してメモリセルのドレインに接続される
主ビット線が５Ｖまたは０Ｖに設定される。また、ソー
ス線ＳＲＬは、上述したように、０Ｖに設定され保持さ
れる。以上の各ラインの電圧設定に伴い、選択されたメ
モリセルのゲートは−１２Ｖ、ドレインは５Ｖまたは０
Ｖ、ソースは０Ｖの電位に保持される。このとき、図５
に示すように、ドレインが５Ｖの場合には、フローティ
ングゲートＦＧからドレインへの電子のトンネル現象が
誘起され、フローティングゲートＦＧは電子注入状態か
ら空になる。ドレインが０Ｖの場合には、電界が弱いた
め、フローティングゲートＦＧからドレインへの電子の
トンネル現象が誘起されず、フローティングゲートＦＧ
は電子注入状態のまま変わらない。
【００４０】以上説明したように、図１および図２の構
造のフラッシュメモリは、書き込みのときはチャネルホ
ットエレクトロンをフローティングゲートに注入し、消
去のときはＦＮ・トンネリングにより、フローティング
ゲートからソースへ電子を引き抜くという、ホットエレ
クトロン／ＦＮトンネル注入方式ではなく、書き込みお
よび消去共にＦＮトンネル方式により良好にデータの書
き込み、消去を行うことができることから、低電圧化を
図れる。また、上述したように製造時におけるマスク数
および工程数の削減を図れ、難しい技術を導入すること
もないことから低コストであり、副ビット線ＳＢＬ1 ，
ＳＢＬ2 を高抵抗の３polyではなく、低抵抗のＡｌによ
り構成できるため、アクセス時間の向上など、高速化を
図れる利点がある。
【００４１】なお、本フラッシュメモリにおいては、実
際には、消去は選択ゲートに接続されるｉ本、たとえば
３２本単位で行われる。書き込みは、主ビット線ＭＩＬ
の数だけのセル、たとえば５１２バイト分のセルに対し
て、同時に行われる。そのため、主ビット線ＭＩＬの数
だけのラッチ（レジスタ）が設けられる。
【００４２】また、本フラッシュメモリセルにおいて、
ソース線ＳＲＬは、主ビット線ＭＩＬを２Ａｌ配線で形
成し、副ビット線ＳＢＬを１Ａｌ配線で形成し、さらに
デコーダ回路等に必要な、ワード線方向にもう１本の１
Ａｌによる配線層を形成しようとする場合、１Ａｌ配線
層によって形成することが不可能となることから、メモ
リセルの主ビット線ＭＩＬを形成している配線層と同一
の２Ａｌにより形成される。
【００４３】ところで、本実施例によるＮＯＲ型フラッ
シュメモリでは、上述したように、書き込み／消去動作
共、ＦＮトンネリングにより行われることから、チャネ
ルホットエレクトン（ＣＨＥ）／ＦＮトンネル方式が採
用されたフラッシュメモリの書き込み動作に比べると低
消費電流で行われる。そのため、書き込み動作は、全ビ
ット線並列的に行われる。
【００４４】図６は、このＦＮトンネル／ＦＮトンネル
方式を採用したフラッシュメモリのワード線およびビッ
ト線に印加される書き込みパルスを示すタイミングチャ
ートである。図５において、ＰWLはワード線書き込みパ
ルス、ＰBL1 〜ＰBLN （ただし、Ｎは正の整数）ビット
線書き込みパルスをそれぞれ示している。図６に示すよ
うに、ＦＮトンネル／ＦＮトンネル方式を採用した一般
的なフラッシュメモリにおいては、書き込みパルスＰ
BL1 〜ＰBLN が全ビット線に対して同一タイミングで印
加される。
【００４５】ところが、ＮＯＲ型フラッシュメモリの場
合には、データ書き込み時にＦＮトンネルによるゲート
電流ＩＧよりも遥かに大きいドレイン−基板間バンド電
流ＩＤＢが流れる。そのため、図６に示すように、書き
込みパルスＰBL1 〜ＰBLN を全ビット線に対して同一タ
イミングで印加させて、全ビット線並列的に書き込み動
作が行われた場合、ドレインと基板との間に大電流が流
れることになる。その結果、昇圧系回路の能力を律速す
るため、単一電源で動作させることが困難となる。
【００４６】そこで、図１のＮＯＲ型フラッシュメモリ
のデータ書き込み動作においては、図７に示すように、
単一のワード線書き込みパルスＰWL内で各ビット線への
書き込みパルスＰBLG1〜ＰBLGNをそれぞれずらし、所定
間隔をおいて順次印加するように構成することが望まし
い。また、好適には、書き込み時間の増大を抑制する等
のため、１または複数ビット線を単位とする複数のビッ
ト線群に分割して、それぞれのビット線群にタイミング
をずらした書き込みビット線パルスを印加するように構
成することが望ましい。
【００４７】以下に、ビット線書き込みパルスＰBLG1〜
ＰBLGNをずらして印加することにより単一電源動作が可
能となる理由について、図８および図９を参照しながら
説明する。
【００４８】図８は、標準的な０．６μｍプロセスによ
り試作されたＮＯＲ型フラッシュメモリのデバイスパラ
メータを用いてシミュレーションにより計算した書き込
み動作結果を示す図である。図８において、横軸は時間
を、縦軸はしきい値電圧ＶTHをそれぞれ表している。ま
た、このシミュレーションでは、１ビット線分の「１」
データ書き込み動作を行った。図８からわかるように、
およそ１msec（秒）の書き込み時間により、しきい値電
圧ＶTHが５．５Ｖから１．５Ｖに遷移し、書き込みが完
了する。
【００４９】図９は、図８の書き込み動作におけるＦＮ
トンネリングによるゲート電流ＩＧと、バンド間トンネ
リングによるドレイン−基板間電流ＩＤＢを示す図であ
る。図９において、横軸は時間を、縦軸は電流値をそれ
ぞれ表している。図９に示すように、ゲート電流ＩＧ、
ドレイン−基板間電流ＩＤＢ共、書き込み動作の進行と
ともに減少するが、ここで重要な点は、ドレイン−基板
間電流ＩＤＢはゲート電流ＩＧよりも４桁近くも大き
く、ビット線１本につき１μＡ以上にもなっていること
である。
【００５０】したがって、上述したように、図６に示す
如く、書き込みパルスＰBL1 〜ＰBL N を全ビット線に対
して同一タイミングで印加させて、全ビット線並列的に
書き込み動作が行われた場合、ドレインと基板との間に
大電流が流れ、単一電源で動作させることが困難とな
る。
【００５１】これに対して、たとえば１００μｓｅｃだ
け書き込みパルスをずらしたとすると、図９に示すよう
に、書き込みパルスを印加してから、次にビット線の書
き込みパルスを印加するまでに、ドレイン−基板間電流
ＩＤＢはおよそ１／４〜１／５程度と大きく減少する。
そこで、上述したように、図７に示す如く、単一のワー
ド線書き込みパルスＰ WL内で各ビット線への書き込みパ
ルスＰBLG1〜ＰBLGNをそれぞれずらし、所定間隔をおい
て順次印加するように構成することが望ましく、書き込
み時間の増大を抑制する等のため、１または複数ビット
線を単位とする複数のビット線群に分割して、それぞれ
のビット線群にタイミングをずらした書き込みビット線
パルスを印加するように構成することが望ましい。
【００５２】たとえば、ビット線総数が１０００本であ
るとすれば、１００本のビット線を単位とする１０群の
ビット線群に分割する。そして、たとえば書き込みパル
ス幅を１msec、それぞれのビット線群のタイミングのず
らし間隔を１００μｓｅｃに設定し、１msecの書き込み
パルスを１００μｓｅｃのタイミングずれをもって印加
することにより、ドレイン−基板間電流ＩＤＢをおよそ
１／１０程度と大きく減少させることができ、書き込み
時間は、２msecと２倍程度の増加ですむことになる。そ
の結果、昇圧系回路の能力を律速することがなく、単一
電源で動作させることが可能となる。
【００５３】図１０は、ソース線ＳＲＬを含めた図１の
フラッシュメモリセルの実際の構造例を示す平面図であ
る。２Ａｌによりソース線ＳＲＬを形成する場合に、ソ
ース・コンタクトを２Ａｌ配線層単独で埋め込もうとす
ると、セルの拡散層により形成されているソースと配線
層である２Ａｌとの間に大きな段差があり、２Ａｌ配線
層単独ではＡｌがコンタクト内に十分に埋め込まれない
危険性があること、また、この段差を吸収できるように
Ａｌコンタクト(Con) サイズを大きくし、さらにＡｌコ
ンタクトをテーパ形状にし２Ａｌ単独で埋め込み特性を
上げようとすると、ソース・コンタクト部分のサイズが
極めて大きくなってしまう。
【００５４】そこで、本実施例では、ソース線ＳＲＬを
形成する際、拡散層から一旦１Ａｌによる引き上げを行
い、その後２Ａｌによるソース線を形成するという２Ａ
ｌ構造を採用している。具体的には、メモリセルの副ビ
ット線、またはワード線方向に走る配線と同一の層であ
る１Ａｌを用いて、一旦ソース拡散層から１Ａｌによる
引き上げを行い、さらにその上部で２Ａｌコンタクト(C
on) をパターニングして、２Ａｌに配線層を形成する。
このような構造を採用することにより、ソース・コンタ
クト部分のサイズ増加を招くことなくメモリセルの形成
が可能で、ソース線を容易に形成できるという利点があ
る。
【００５５】図１１は、上述のメモリセルを用いたメモ
リアレイの一構成例を示すブロック図である。図１１に
おいて、１はメインローデコーダ、２はコラムデコー
ダ、３はサブデコーダ、３ａはデコード回路、４はラッ
チ／書込回路、５はセンスアンプ（Ｓ／Ａ）、ＮＴ1 〜
ＮＴ4 はｎチャネルＭＯＳトランジスタをそれぞれ示し
ている。
【００５６】この構成例では、主ビット線ＭＩＬ毎にラ
ッチ／書込回路４を設けているが、センスアンプ５は複
数の主ビット線ＭＩＬに１個配置した構成としている。
フラッシュメモリのセルサイズは小さく、ワード線ＷＬ
のピッチは２Ａｌで裏打ちできない間隔となっているこ
とから、高速化を図り、かつ、チップサイズの縮小化を
図るためには、メインローデコーダ、サブローデコーダ
の構成が必須となる。
【００５７】図１２は、サブローデコーダの一構成例を
示す回路図である。図１２において、Ｔ1WL 〜Ｔ3WL ，
Ｔ1SG 〜Ｔ3SG はｎチャネルＭＯＳトランジスタ、ＩＮ
Ｖ1 はインバータをそれぞれ示している。各ｎチャネル
ＭＯＳトランジスタＴ1WL 〜Ｔ3WL ，Ｔ1SG 〜Ｔ
3SG は、いわゆる二重ウェル構造のトランジスタにより
構成される。
【００５８】この構成においては、メインローデコード
線ＭＤにゲート電圧制御用のｎチャネルＭＯＳトランジ
スタＴ1WL ，Ｔ1SG のソースおよびインバータＩＮＶ1
の入力が接続されている。ｎチャネルＭＯＳトランジス
タＴ1WL のゲートは信号ＴWLの入力ラインに接続され、
ドレインはｎチャネルＭＯＳトランジスタＴ2WL のゲー
トに接続されている。ｎチャネルＭＯＳトランジスタＴ
2WL のソースは信号Ａj の入力ラインに接続され、ドレ
インはｎチャネルＭＯＳトランジスタＴ3WL のドレイン
に接続されている。
【００５９】また、ｎチャネルＭＯＳトランジスタＴ
1SG のゲートは信号ＴSGの入力ラインに接続され、ドレ
インはｎチャネルＭＯＳトランジスタＴ2SG のゲートに
接続されている。ｎチャネルＭＯＳトランジスタＴ2SG
のソースは信号ＡＳi の入力ラインに接続され、ドレイ
ンはｎチャネルＭＯＳトランジスタＴ3SG のドレインに
接続されている。ｎチャネルＭＯＳトランジスタＴ3WL
およびＴ3SG のソースは接地され、これらのゲートはイ
ンバータＩＮＶ1 の出力に接続されている。
【００６０】本サブローデコーダの回路構成は一般的な
ものであり、図１３はその動作時の各信号などの設定電
圧を示している。ここで、電源は３Ｖ単一を仮定し、
３．５Ｖはブートストラップ、５Ｖ、７Ｖ、２０Ｖ、−
１２Ｖは昇圧回路で得られる電圧である。
【００６１】図１３に基づく詳細な説明は省略するが、
本構成において、ｎチャネルＭＯＳトランジスタ
Ｔ1WL ，Ｔ1SG はｎチャネルＭＯＳトランジスタ
Ｔ2WL ，Ｔ2SG のゲートを読み出す時にたたき上げるた
めに設けてあるが、消去／書き込み時には不要なトラン
ジスタである。書き込み時には耐圧を超すことはないの
で問題はないが、消去時は、ｎチャネルＭＯＳトランジ
スタＴ2WL のゲート電圧＞３０Ｖという危険性がある。
このため、消去時の電圧印加は、図１３に示すように、
まず、Ａj を１０Ｖに設定してから、メインローデコー
ド線ＭＤを０Ｖから２０Ｖに上げ、その後Ａjを２０Ｖ
に上げるように構成している。これにより、ｎチャネル
ＭＯＳトランジスタＴ2WL のゲート電圧を２２Ｖ〜２４
Ｖに抑えることができる。
【００６２】図１４は本発明に係るデコーダ回路の他の
構成例を示すブロック図である。本回路が図１２の回路
と異なる点は、読み出しと書き込み／消去の動作を分け
たサブデコーダで回路を構成したことにある。
【００６３】図１４において、３１は書き込み／消去用
サブデコーダ、３２は読み出し用サブデコーダをそれぞ
れ示し、図１５はその具体的な回路例を示している。書
き込み／消去用サブデコーダ３１は、ワード線ＷＬの端
部に１回路のみ設けられ、読み出し用サブデコーダ３２
はワード線ＷＬの途中にたとえば４〜８回路設けられ
る。
【００６４】図１５に示すように、書き込み／消去用サ
ブデコーダ３１は、レベル変換回路３１１と、ｎチャネ
ルＭＯＳトランジスタＮＴ311 ，ＮＴ312 とから構成さ
れている。レベル変換回路３１１は、図１６に示すよう
に、一対のＣＭＯＳインバータＣＩＮ1 およびＣＩＮ2
の入力と出力同士を接続してなるフリップフロップを主
構成要素とし、入力側はゲートが信号ＴEWで制御される
ｎチャネルＭＯＳトランジスタＮＴ311aを介してメイン
ローデコーダ線ＭＤに接続され、出力側は並列に接続さ
れ、ゲートが信号ＷおよびＲ／Ｅで制御されるｎチャネ
ルＭＯＳトランジスタＮＴ311b，ＮＴ311cを介してｎチ
ャネルＭＯＳトランジスタＮＴ311 のソースに接続され
ている。このレベル変換回路３１１のｎチャネルＭＯＳ
トランジスタは、すべて二重ウェル構造のトランジスタ
から構成され、フリップフロップに３Ｖ／０Ｖの入力を
固定したＴEwを０Ｖまたは−１２Ｖに下げてメインロー
デコーダ線ＭＤと切り離すことによってレベル変換を行
う。
【００６５】また、書き込み／消去用サブデコーダ３１
のｎチャネルＭＯＳトランジスタＮＴ311 のゲートは信
号ＡEwj の入力ラインに接続され、ドレインはｎチャネ
ルＭＯＳトランジスタＮＴ312 のドレインに接続され、
両トランジスタのドレイン同士の接続中点がワード線Ｗ
Ｌの一端に接続されている。ｎチャネルＭＯＳトランジ
スタＮＴ312 のソースは接地され、ゲートは信号Ａ Ewj
の入力ラインに接続されている。
【００６６】読み出し用サブデコーダ３２は、３つのｎ
チャネルＭＯＳトランジスタＮＴ32 1 〜ＮＴ323 により
構成されている。ｎチャネルＭＯＳトランジスタＮＴ
321 のソースは信号ＡRjの入力ラインに接続され、ドレ
インはｎチャネルＭＯＳトランジスタＮＴ322 のゲート
に接続され、ゲートが３Ｖの供給ラインに接続されてい
る。ｎチャネルＭＯＳトランジスタＮＴ322 のソースは
メインローデコーダ線ＭＤに接続され、ドレインはｎチ
ャネルＭＯＳトランジスタＮＴ323 のドレインに接続さ
れている。そして、これらトランジスタのドレイン同士
の接続中点がワード線ＷＬｊの途中に接続されている。
ｎチャネルＭＯＳトランジスタＮＴ323 のソースは接地
され、ゲートは信号Ａ Rj の入力ラインに接続されてい
る。
【００６７】図１７は、図１５の回路による読み出し、
消去、書き込みの各動作時の設定電圧を示す図である。
【００６８】このように、図１４のデコーダ回路は、高
速性が要求される読み出し用メインデコーダおよびサブ
デコーダと、読み出し程、高速性が要求されない書き込
み／消去用サブデコーダを別々に設けたので、高速化を
図ることができる。特に、図１７に示すように、メイン
デコーダは３Ｖ系のトランジスタのみで構成することが
でき、高速化に適している。
【００６９】図１８は、本発明に係るＮＯＲ型フラッシ
ュメモリセルの第２の実施例を示す配列構成図である。
本セルが、上述した図１のセルと異なる点は、主ビット
線ＭＩＬと副ビット線ＳＢＬ1 およびＳＢＬ2 との間
に、エンハンスメントタイプとデプレッションタイプの
選択トランジスタＳＴ01a ，ＳＴ02a およびＳＴ11a ，
ＳＴ12a とを縦続接続してなる選択ゲートＳＧＴ1aおよ
びＳＧＴ2aを設け、選択された副ビット線ＳＢＬ1 また
はＳＢＬ2 を主ビット線ＭＩＬに対して選択的に接続す
るとともに、さらに、メモリトランジスタを挟んだ反対
側に、同じくエンハンスメントタイプとデプレッション
タイプの選択トランジスタＳＴ01b ，ＳＴ02b およびＳ
Ｔ11 b ，ＳＴ12b とを縦続接続してなる選択ゲートＳＧ
Ｔ1bおよびＳＧＴ2bを設け、非選択の副ビット線ＳＢＬ
2 またはＳＢＬ1 を基準電位であるＶSS（０Ｖ）ライン
に接続するように構成したことにある。
【００７０】選択ゲートＳＧＴ1bおよびＳＧＴ2bの各ト
ランジスタＳＴ01b ，ＳＴ02b ，ＳＴ11b ，ＳＴ12b の
うち、選択ゲートＳＧＴ1bのエンハンスメントタイプの
選択トランジスタＳＴ01b のゲートおよび選択ゲートＳ
ＧＴ2bのデプレッションタイプの選択トランジスタＳＴ
11b のゲートは選択ゲート線ＳＧＬ2bに接続され、選択
ゲートＳＧＴ1bのデプレッションタイプの選択トランジ
スタＳＴ02b のゲートおよび選択ゲートＳＧＴ2bのエン
ハンスメントタイプの選択トランジスタＳＴ12 b のゲー
トは選択ゲート線ＳＧＬ1bに接続されている。
【００７１】このような構成において、データ書き込み
時は、選択ゲート線ＳＧＬ1aとＳＧＬ1b、並びに選択ゲ
ート線ＳＧＬ2aとＳＧＬ2bの電位は、それぞれ同電位と
なるように制御され、かつ、選択ゲート線ＳＧＬ1aおよ
びＳＧＬ1bと選択ゲート線ＳＧＬ2aおよびＳＧＬ2bとは
相補的な電位に保持される。たとえば、データ書き込み
時に、副ビット線ＳＢＬ1 が選択されるときには、選択
ゲート線ＳＧＬ1aおよびＳＧＬ1bはハイレベルの１０Ｖ
に設定され、選択ゲート線ＳＧＬ2aおよびＳＧＬ2bはロ
ーレベルの０Ｖに設定される。これにより、副ビット線
ＳＢＬ1 が主ビット線ＭＩＬに接続されＶSSラインとは
切り離されており、副ビット線ＳＢＬ2 が主ビット線Ｍ
ＩＬと切り離されＶSSラインに接続される。
【００７２】図１９は、図１８の回路において、副ビッ
ト線ＳＢＬ1 を選択し、メモリセルに「１」データを書
き込むとき、または「０」データを書き込むときの、主
ビット線ＭＩＬ、選択ゲート線ＳＧＬ1a，ＳＧＬ1b，Ｓ
ＧＬ2a，ＳＧＬ2b、ワード線ＷＬおよびソース線ＳＲＬ
のバイアス状態を示している。図１９に示すように、副
ビット線ＳＢＬ1 を選択し、メモリセルに「１」データ
を書き込むときは、主ビット線ＭＩＬは５Ｖ〜６Ｖ、選
択ゲート線ＳＧＬ1aおよびＳＧＬ1bは１０Ｖ、選択ゲー
ト線ＳＧＬ2aおよびＳＧＬ2bは０Ｖ、ワード線ＷＬは−
１０Ｖに設定され、ソース線ＳＲＬはフローティング状
態にされる。また、「０」データを書き込むときは、主
ビット線ＭＩＬは０Ｖ、選択ゲート線ＳＧＬ1aおよびＳ
ＧＬ1bは１０Ｖ、選択ゲート線ＳＧＬ2aおよびＳＧＬ2b
は０Ｖ、ワード線ＷＬは−１０Ｖに設定され、ソース線
ＳＲＬはフローティング状態にされる。
【００７３】なお、図１８の回路において、データ書き
込み時以外の動作時、たとえばデータ消去時、データ読
み出し時には、選択ゲート線ＳＧＬ1bおよびＳＧＬ2bの
電位は、共に０Ｖに設定され、副ビット線ＳＢＬ1 およ
びＳＢＬ2 はＶSSラインから切り離される。
【００７４】本第２の実施例によれば、２本の副ビット
線ＳＢＬ1 ，ＳＢＬ2 のうち、選択された副ビット線を
主ビット線ＭＩＬに接続し、非選択の副ビット線をＶSS
ラインに接続できることから、非選択の副ビット線がフ
ローティング状態となることを防止できる。その結果、
意に反してデータを書き込むことを抑止できるという利
点がある。
【００７５】図２０は、本発明に係るフラッシュメモリ
セルの第３の実施例を示す要部平面図である。本セル
が、上述した図２のセルと異なる点は、２本の副ビット
線ＳＢＬの選択トランジスタからなる選択ゲートＳＧＴ
を、主ビット線ＭＩＬと副ビット線ＳＢＬとの間に両者
を配置する代わり、一方の選択ゲートを主ビット線ＭＩ
Ｌと副ビット線ＳＢＬとの間に配置するとともに、他方
をメモリトランジスタを挟んだ反対側に配置したことに
ある。
【００７６】図２０からわかるように、本メモリセル
は、図２のメモリセルと異なり、選択トランジスタとし
てのデプレッショントランジスタが不要となっている。
【００７７】図２１（ａ）〜（ｃ）は、図２０のＢ−Ｂ
線断面図であって、本メモリセルの製造工程を示してい
る。以下に、本メモリセルの製造方法について説明す
る。
【００７８】まず、図２１（ａ）に示すように、ｐ型基
板１０１上に、通常のＬＯＣＯＳ法により素子間分離膜
１０２を形成した後、厚さ１０nmの酸化膜を第１のゲー
ト絶縁膜１０３として形成する。次に、フローティング
ゲート１０４用のポリシリコンを堆積し、フローティン
グゲートのコントロールゲート線方向の領域を、通常の
フォトリソ工程、ＲＩＥ工程を用い確定する。
【００７９】その後、通常法に従い、厚さ２０nmのＯＮ
Ｏ膜を第２のゲート絶縁膜１０５として堆積した後、コ
ントロールゲート１０６用ポリシリコンを堆積し、フォ
トリソ、ＲＩＥ工程によりワード線を形成する。次に、
メモリセルおよび選択トランジスタのソース、ドレイン
用ｎ+ 拡散層１０７を、エネルギー５０keV 、ドーズ量
５×１０15cm-2のＡｓ-1注入により形成する。この後、
第１の層間絶縁膜１０８用のＰＳＧを堆積し、１Ａｌコ
ンタクトホールをＲＩＥ法により形成する。
【００８０】その後、図２１（ｂ）に示すように、副ビ
ット線１０９用の１Ａｌ膜を堆積し、副ビット線（ＳＢ
Ｌ）を堆積する。
【００８１】次に、図２１（ｂ）および（ｃ）に示すよ
うに、ＰＳＧによる第２の層間絶縁膜１１０を堆積した
後、２Ａｌコンタクトホールを形成し、２Ａｌ−主ビッ
ト線１１１を形成する。以上の各工程により製造が終了
する。
【００８２】以上からわかるように、図２０のメモリセ
ルは、図２のメモリセルと異なり、選択トランジスタと
してのデプレッショントランジスタが不要であることか
ら、図２のメモリセルを製造するのに必要となったデプ
レッショントランジスタのしきい値電圧Ｖth調整用のマ
スクが不要となり、図２のメモリセルの製造工程に比べ
て、さらに製造工程数を削減することができる。
【００８３】図２２は、本発明に係るフラッシュメモリ
セルの第４の実施例を示す回路図である。図２２におい
て、Ｍ1 〜Ｍ4 はメモリトランジスタ、ＳＷＧ1 〜ＳＷ
Ｇ4 は選択ゲート、ＢＬi ，ＢＬj はビット線、ＷＬk
，ＷＬl はワード線、ＳＧk ，ＳＧl は選択信号線を
それぞれ示している。
【００８４】本メモリセルは、図２２および図２３に示
すように、メモリトランジスタＭのソース側に、いわゆ
るサイドウォールからなる選択ゲートＳＷＧが設けら
れ、構成されている。
【００８５】ここで、図２４を用いて、図２３（ａ）の
サイドウォールからなる選択ゲートＳＷＧの製造方法に
ついて簡単に説明する。
【００８６】まず、図２４（ａ）に示すように、通常の
方法によりフローティングゲート２０１、コントロール
ゲート２０２からなる、いわゆるスタックゲート構造を
形成する。次に、図２４（ｂ）に示すように、熱酸化お
よびＣＶＤ法により絶縁膜２０３を形成した後、図２４
（ｃ）に示すように、選択的にエッチングを行い、コン
トロールゲート２０２上の絶縁膜を除去して、フローテ
ィングゲート２０１およびコントロールゲート２０２の
サイドのみに絶縁膜サイドウォール２０３ａを形成す
る。
【００８７】次に、図２４（ｄ）および（ｅ）に示すよ
うに、その上にゲート絶縁膜２０４を堆積した後、ポリ
シリコン２０５をデポジットする。この後、図２４
（ｆ）に示すように、選択的にエッチングを行い、コン
トロールゲート２０２上のポリシリコンを除去して、フ
ローティングゲート２０１およびコントロールゲート２
０２のサイドのみにサイドウォール２０５ａ，２０５ｂ
を形成する。
【００８８】次に、図２４（ｇ）に示すように、レジス
ト形成後、エッチングで片側のサイドウォール２０５ｂ
を除去する。その後、メモリセルのソース、ドレイン用
ｎ+ 拡散層２０６を、通常のイオン注入により形成す
る。以上の各工程を経て、ソース側にサイドウォールか
らなる選択ゲートを有するメモリセルが製造される。
【００８９】次に、ソース側にサイドウォールからなる
選択ゲートＳＷＧを設けた理由について、サイドウォー
ルからなる選択ゲートＳＷＧを有していない図２５のメ
モリセル、並びに図２２の回路の読み出し、消去、書き
込み動作時の各線の設定電圧および各メモリの状態遷移
を示す図２６を参照しながら説明する。
【００９０】書き込みにＦＮトンネルを利用する場合、
このトンネルには、長い時間がかかることから、一のワ
ード線ＷＬに接続されているセルに一度に書き込みが行
われる。いま、図２５において、ワード線ＷＬl が選択
されていて、メモリトランジスタＭ3 にデータを書き込
み（ビット線ＢＬi ＝５Ｖ）、メモリトランジスタＭ4
には書き込みを行なわない場合（ビット線ＢＬj ＝０
Ｖ）を仮定する。このとき、ワード線ＷＬk は非選択と
なっていて、メモリトランジスタＭ1 ，Ｍ2 共にデータ
の書き込みは行わない、Ｖthシフトが発現しない状態に
なっていなければならない。
【００９１】ところが、ワード線ＷＬk を０Ｖにする
と、メモリトランジスタＭ1 は書き込み１００〜１００
０回分で、Ｖthシフトを発現する。これを防止するため
に、ワード線ＷＬk を５Ｖに設定すると、図２５中実線
の矢印で示すように、リーク電流が流れてしまう。
【００９２】これに対して、ソース側にサイドウォール
からなる選択ゲートＳＷＧを設けた図２２の回路では、
図２６に示すように、非選択側の選択ゲートＳＷＧへの
選択信号線ＳＧl を０Ｖに設定することにより、電流パ
スを切ることができる。したがって、Ｖthシフト発現を
防止するために、ワード線ＷＬl を４Ｖ（あるいは５
Ｖ）に設定しても、図２２中破線の矢印で示すリーク電
流は流れなくなる。このように、ソース側にサイドウォ
ールからなる選択ゲートＳＷＧを設けることにより、リ
ーク電流を効果的に防止できる。なお、図２２の説明で
は、メモリトランジスタＭ1 を選択した場合を示し、図
２５はメモリトランジスタＭ3 を選択した場合を示して
いる。
【００９３】以上説明したように、図２２のメモリセル
によれば、リーク電流を効果的に防止でき、セルサイズ
を増大させることなく、書き込み／消去にＦＮトンネル
を利用することができ、高速の書き込み／消去を実現で
きる。また、小さいサイズ、たとえば４ｋバイト以下の
セクタを容易に実現でき、また、書き込み／消去共にＦ
Ｎトンネル現象によるので、低電圧単一電源化が容易で
ある。
【００９４】
【発明の効果】以上説明したように、本発明によれば、
ＦＮトンネル方式により良好にデータの書き込み、消去
を行うことができることから、低電圧化を図れることは
もとより、製造時におけるマスク数および工程数の削減
を図れ、難しい技術を導入することもないことから低コ
ストであり、副ビット線を高抵抗の３polyではなく、低
抵抗のＡｌにより構成できるため、アクセス時間の向上
など、高速化を図れる利点がある。
【００９５】また、非選択の副ビット線を基準電位に保
持する手段を設けることにより、非選択の副ビット線が
フローティング状態となることを防止でき、意に反して
データを書き込むことを抑止できる。
【００９６】また、メモリトランジスタのソース側に選
択ゲートを設けることにより、リーク電流を効果的に防
止でき、セルサイズを増大させることなく、書き込み／
消去にＦＮトンネルを利用することができ、高速の書き
込み／消去を実現できる。また、小さいサイズのセクタ
を容易に実現でき、また、書き込み／消去共にＦＮトン
ネル現象によるので、低電圧単一電源化が容易である。
【００９７】また、本発明によれば、書き込み時に、各
ビット線への書き込みパルスをそれぞれ所定間隔をおき
ずらして印加することにより、書き込み時間の増大を最
小源に抑えつつ、ドレイン−基板間電流を大きく減少さ
せることができる。その結果、昇圧系回路の能力を律速
することがなく、単一電源で動作させることが可能とな
る。
【００９８】また、本発明のデコーダ回路によれば、高
速性が要求される読み出し用サブデコーダと、読み出し
程、高速性が要求されない書き込み／消去用サブデコー
ダを別々に設けたので、高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係るＮＯＲ型フラッシュメモリセルの
第１の実施例を示す配列構成図である。
【図２】図１のフラッシュメモリセルの実際の構造例を
示す図である。
【図３】図１のフラッシュメモリセルの選択ゲート、ワ
ード線、主ビット線、ソース線における読み出し、消
去、書き込みの各動作時の設定電圧を示す図である。
【図４】図１のフラッシュメモリセルのメモリトランジ
スタのドレイン、ゲートおよびソースにおける読み出
し、消去、書き込みの各動作時の設定電圧を示す図であ
る。
【図５】図１のフラッシュメモリセルの読み出し、消
去、書き込みの各動作時におけるフローティングゲート
の状態およびその時にセルにて起きる現象を示す図であ
る。
【図６】ＦＮトンネル／ＦＮトンネル方式を採用した一
般的なフラッシュメモリのワード線およびビット線に印
加される書き込みパルスを示すタイミングチャートであ
る。
【図７】ＦＮトンネル／ＦＮトンネル方式を採用した本
発明に係るフラッシュメモリのワード線およびビット線
に印加される書き込みパルスを示すタイミングチャート
である。
【図８】標準的な０．６μｍプロセスにより試作された
ＮＯＲ型フラッシュメモリのデバイスパラメータを用い
てシミュレーションにより計算した書き込み動作結果を
示す図である。
【図９】図８の書き込み動作におけるＦＮトンネリング
によるゲート電流とバンド間トンネリングによるドレイ
ン−基板間電流を示す図である。
【図１０】ソース線を含めた図１のフラッシュメモリセ
ルの実際の構造例を示す平面図である。
【図１１】図１のモリセルを用いたメモリアレイの一構
成例を示すブロック図である。
【図１２】サブローデコーダの一構成例を示す回路図で
ある。
【図１３】図１２のサブローデコーダの動作時における
各信号などの設定電圧を示す図である。
【図１４】本発明に係るデコーダ回路の他の構成例を示
すブロック図である。
【図１５】図１４の回路における書き込み／消去用サブ
デコーダおよび読み出し用サブデコーダその具体的な回
路例を示す図である。
【図１６】図１５の書き込み／消去用サブデコーダにお
けるレベル変換回路の構成例を示す回路図である。
【図１７】図１５の回路による読み出し、消去、書き込
みの各動作時の設定電圧を示す図である。
【図１８】本発明に係るＮＯＲ型フラッシュメモリセル
の第２の実施例を示す配列構成図である。
【図１９】図１８の回路において、一の副ビット線を選
択し、データを書き込むときの主ビット線、選択ゲート
線、ワード線およびソース線のバイアス状態を示す図で
ある。
【図２０】本発明に係るフラッシュメモリセルの第３の
実施例を示す要部平面図である。
【図２１】図２０のメモリセルの製造方法の説明図であ
って、（ａ）は１Ａｌコンタクトホール形成までの製造
工程を説明するための図２０のＢ−Ｂ線断面図、（ｂ）
は副ビット線形成の製造工程を説明するための図２０の
Ｂ−Ｂ線断面図、（ｃ）は２Ａｌ−主ビット線形成の製
造工程を説明するための図２０のＢ−Ｂ線断面図であ
る。
【図２２】本発明に係るフラッシュメモリセルの第４の
実施例を示す回路図である。
【図２３】本発明に係るサイドウォールからなる選択ゲ
ートの構造を示す図で、（ａ）はコントロールゲートお
よびフローティングゲートの片側に設けた例を示す図、
■（ｂ）はコントロールゲートおよびフローティングゲ
ートの両側に設けた例を示す図である。
【図２４】サイドウォールからなる選択ゲートの製造方
法を説明するための図である。
【図２５】サイドウォールからなる選択ゲートＳＷＧを
有していないメモリセルを示す回路図である。
【図２６】図２２の回路の読み出し、消去、書き込み動
作時の各線の設定電圧および各メモリの状態遷移を示す
図である。
【図２７】従来のＮＯＲ型フラッシュメモリセルの配列
構成図である。
【図２８】図２７のフラッシュメモリセルの実際の構造
例を示す図で、（ａ）は要部平面図、（ｂ）は（ａ）の
Ａ−Ａ線断面図である。
【符号の説明】
ＭＩＬ…主ビット線 ＳＢＬ1 ，ＳＢＬ2 …副ビット線 ＳＲＬ…ソース線 ＳＧＬ1 ，ＳＧＬ2 ，ＳＧＬ1a，ＳＧＬ2a，ＳＧＬ1b，
ＳＧＬ2b…選択ゲート線 ＳＧＴ1 ，ＳＧＴ2 ，ＳＧＴ1a，ＳＧＴ2a，ＳＧＴ1b，
ＳＧＴ2b，ＳＷＧ1 〜ＳＷＧ4 …選択ゲート ＳＴ01，ＳＴ02，ＳＴ11，ＳＴ12，ＳＴ01a ，Ｓ
Ｔ02a ，ＳＴ11a ，ＳＴ12a，ＳＴ01b ，ＳＴ02b ，Ｓ
Ｔ11b ，ＳＴ12b …選択トランジスタ ＭＴ01〜ＭＴ04、ＭＴ11〜ＭＴ14，Ｍ1 〜Ｍ4 …メモリ
トランジスタ ＷＬ0 〜ＷＬ4 …ワード線 ＢＬi ，ＢＬj …ビット線 ＷＬk ，ＷＬl …ワード線 ＳＧk ，ＳＧl …選択信号線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/112 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３３ (72)発明者 宮下 勝 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 １本の主ビット線と、 メモリトランジスタが接続され、上記主ビット線に対し
    て並列に配置された複数の副ビット線と、 上記主ビット線と各副ビット線との間に設けられ、各副
    ビット線を選択的に接続するそれぞれが２段に縦続接続
    された選択ゲートとを有することを特徴とする半導体不
    揮発性記憶装置。
  2. 【請求項２】 非選択側の副ビット線を基準電位に保持
    する手段を有する請求項１記載の半導体不揮発性記憶装
    置。
  3. 【請求項３】 上記２段の選択ゲートのうちいずれか一
    方がデプレッション型トランジスタからなる請求項１ま
    たは請求項２記載の半導体不揮発性記憶装置。
  4. 【請求項４】 １本の主ビット線と、 メモリトランジスタが接続され、上記主ビット線に対し
    て並列に配置された複数の副ビット線と、 上記主ビット線と各副ビット線との間に設けられ、各副
    ビット線を選択的に接続する選択ゲートとを有し、 一の副ビット線用選択ゲートと他の副ビット線用選択ゲ
    ートとがメモリセルを挟んで互いに反対側に配置されて
    いることを特徴とする半導体不揮発性記憶装置。
  5. 【請求項５】 ビット線にドレインが、共通ソース線に
    ソースが、ワード線にコントロールゲートが接続された
    複数のメモリトランジスタを有する半導体不揮発性記憶
    装置であって、 各メモリトランジスタのソース側に、選択ゲートを設
    け、 書き込み時、非選択メモリトランジスタにおいては、コ
    ントロールゲートに所定電圧を印加し、かつ、選択ゲー
    トを所定電位に保持することにより、チャネルの電流パ
    スを切るようにしたことを特徴とする半導体不揮発性記
    憶装置。
  6. 【請求項６】 上記選択ゲートはサイドウォールにより
    構成された請求項４記載の半導体不揮発性記憶装置。
  7. 【請求項７】 書き込み時に、各ビット線への書き込み
    パルスがそれぞれ所定間隔をおいて順次印加される請求
    項１、２、３、４、５および６記載の半導体不揮発性記
    憶装置。
  8. 【請求項８】 ビット線が複数のビット線群に分割され
    ている請求項７記載の半導体不揮発性記憶装置。
  9. 【請求項９】 ワード線により選択されるメモリセルか
    らのデータの読み出し、メモリセルへのデータの書き込
    みおよびデータの消去を行うデコーダ回路であって、 上記ワード線を複数に分岐させて、各ブロック毎に読み
    出し用のサブデコーダを設け、 かつ、上記ブロックに対して共通に書き込みおよび消去
    専用のサブデコーダを設けたことを特徴とするデコーダ
    回路。
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