JPH07249293A - 低電圧フラッシュｅｅｐｒｏｍメモリセル - Google Patents

Abstract

(57)【要約】 【目的】 本発明は低電圧ＥＥＰＲＯＭセルを提供す
る。 【構成】 行線と、列線と、仮想接地線との間に対称ア
レイに接続されている複数のメモリセルを含む。各メモ
リセルは、制御ゲートに接続されている組合せパスゲー
トを含む。浮遊ゲートが形成され、活動領域の上に伸び
るトンネルダイオード部分と制御ゲート部分とを有する
非積重ね構造が使用されている。トンネルダイオード部
分は薄いトンネル酸化物層上に配置されトンネルダイオ
ードを形成し、制御ゲート部分は遥かに厚い酸化物層の
上に配置される。浮遊ゲートの一方の側のゲート酸化物
層の上には制御ゲートの延長部分が伸びて浮遊ゲートセ
ルと直列のパスゲート構造を形成している。組合せパス
ゲートはセルが選択されない時に不要に導通することな
く、浮遊ゲートセルを過消去させ得る制御可能なしきい
値を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的には消去可能
な、電気的にプログラム可能なメモリセル（ＥＥＰＲＯ
Ｍ）及びその関連駆動回路に関し、具体的には低電圧動
作を行わせるために、組合せ制御トランジスタと、ファ
ウラ・ノルトハイムトンネルダイオードとを使用するＥ
ＥＰＲＯＭに関する。

【０００２】

【従来の技術】普通のＥＥＰＲＯＭは、典型的には３乃
至４個のトランジスタを使用し、センス（もしくは読出
し）トランジスタの浮遊ゲートに結合されていてこの浮
遊ゲートを帯電させるトンネルダイオードと、セルを活
動させる選択トランジスタ（もしくは行トランジスタ）
を含んでいる。３乃至４個のトランジスタを使用してセ
ルを実現すると、ＥＥＰＲＯＭアレイの大きさを縮小さ
せることが実質的に制限されるようになる。更に、典型
的なＥＥＰＲＯＭセルは１５Ｖを超える電圧を印加する
必要がある。このため、漏洩を減少させるための特別な
処理を必要とし、またフィールドトランジスタの不要な
ターンオンを避けるためにより大きいレイアウトが必要
になる（高電圧トランジスタを使用すると、典型的には
より長いチャネル長が必要になり、従って大きさがかな
り大きくなる）。「消去」モード中はソースに高電圧が
印加されるから、これは特に行トランジスタに対して然
りである。これらの高電圧駆動信号を取り扱うために、
周辺駆動回路にも高電圧トランジスタが必要になる。電
圧を低下させるための一つの技術は、非対称トランジス
タを使用してプログラミング及び「消去」モード中に低
めの電圧を使用することである。このような例が 1990
年 7月30日付け合衆国特許 4,939,558号に開示されてい
る。この特許にはファウラ・ノルトハイムトンネリング
技術を使用する非対称メモリセルが開示されており、そ
れによれば、浮遊ゲートの一方の側だけにリーチスルー
( reach-through ) 領域を設けてゲートのリーチスルー
側だけに電子のトンネリングが発生するようにし、それ
によってプログラミング及び消去の両方の目的のために
トランジスタに非対称性を持たせている。

【０００３】メモリセルの行トランジスタは典型的には
“選択”トランジスタと呼ばれ、メモリセルを「列」線
もしくは「ビット」線から絶縁するために使用される。
更にファウラ・ノルトハイム型のＥＥＰＲＯＭセルと組
合せて行トランジスタを使用すると、行トランジスタに
よってメモリセルトランジスタは広範囲のしきい値電圧
を許されるようになる。典型的なメモリセルトランジス
タは、１００オングストロームより薄いゲート酸化物の
薄層によって浮遊ゲートがチャネル領域から絶縁された
積重ね構造からなっている。浮遊ゲートの表面上にはレ
ベル間酸化物の層が沈積され、このレベル間酸化物の上
に制御ゲートが沈積されている。製造する際に、これら
の構造は二重レベルポリプロセスを用いて形成される。
即ち、レベル間酸化物によって分離された多結晶シリコ
ンの２つの層がサブストレート上に沈積され、パターン
化され、そして積重ねゲート構造を画定するようにエッ
チングされるのである。この構造では、自己整列ゲート
プロセスによって制御ゲートの横縁が浮遊ゲートの横縁
と整列される。次いで、ソース／ドレイン領域の注入中
に積重ねゲート構造を使用してチャネル領域をマスクす
る。積重ねゲート構造の一つの欠点は、そのしきい値電
圧の制御である。「消去」動作中に浮遊ゲートが正に帯
電すると、しきい値は実際に負に移り得る。このため、
もし行トランジスタを使用しなければ、選択されない行
内に不要の導通が生じ得る。しかしながら、メモリセル
トランジスタと並列に行トランジスタを配置すると、そ
のしきい値電圧がこの不要なターンオンを阻止する。こ
れは、行トランジスタのゲートが低い場合には、メモリ
セルトランジスタの導電には無関係に、行トランジスタ
がオフを維持するからである。しかしながら、行トラン
ジスタを使用する場合の欠点は、アレイの対称性が欠
け、メモリセルの行毎に付加的な選択線を必要とし、そ
して行トランジスタとして比較的高電圧のトランジスタ
を使用する必要があることである。

【０００４】

【発明の概要】本発明は、メモリアレイを有する電気的
に消去可能な、電気的にプログラム可能な読出し専用メ
モリに関する。このメモリアレイは、行及び列に配列さ
れている複数の非対称蓄積トランジスタを含む。これら
の非対称トランジスタは、制御ゲートと、チャネルによ
って分離されているソース及びドレインと、浮遊ゲート
とを有している。非対称トランジスタは、チャネルのプ
ログラミング側を構成しているチャネルの一方の側だけ
からファウラ・ノルトハイムトンネリングによってプロ
グラムされるように動作可能である。複数の行線が設け
られており、これらの行線は非対称トランジスタの各行
に関連付けられ、関連非対称トランジスタの制御ゲート
に接続されている。複数の列線が設けられており、これ
らの各列線はトランジスタの列の１個に関連付けられて
いる。各トランジスタは、そのソースが１本の列線に接
続され、そのドレインは別の列線に接続されている。同
一行内の少なくとも２個のトランジスタのソースもしく
はドレインの一方が複数の列線の共通する列線に接続さ
れ、これらの少なくとも２個のトランジスタの１個だけ
のプログラミング側が共通列線に接続されている。実質
的に全ての非対称トランジスタの浮遊ゲートを負に帯電
させるためのフラッシュ書込み回路が設けられている。
各トランジスタは、それらから選択的に電荷を除去する
ことによってビットワイドのプログラミングのための消
去された状態を選択することができる。少なくとも２個
のトランジスタの選択された１個の浮遊ゲートが負に帯
電されているか否かを選択的に決定するための読出し回
路が設けられている。

【０００５】本発明の別の面においては、トランジスタ
はＸセル構成に配列されている。即ち、これらのトラン
ジスタはそれらのソースがプログラミング側になってお
り、隣接する２つのノードからのトランジスタはそれら
のソースが共通列線に接続され、２つの行からの他の２
個のトランジスタはそれらのドレインが共通列線に接続
されている。本発明の別の面においては、フラッシュ書
込み回路は、全てのトランジスタの制御ゲートに負電圧
を印加し、全てのトランジスタのソース及びドレインに
正電圧を印加して複数のトランジスタの中のある選択さ
れたトランジスタの浮遊ゲートから負電荷を選択的に除
去し、この選択されたトランジスタに関連している行線
上に負電圧を印加し、この選択されたトランジスタのプ
ログラミング側に関連しているソース上に正電圧を印加
するように動作可能である。この選択されたトランジス
タのドレインは、残余の行線及び残余の列線と共に接地
される。正電圧は中庸の電圧で印加され、負電圧はゲー
ト／ソースにまたがる電界が減少するように接地よりも
低い負の中庸の電圧で印加される。負の中庸の電圧を使
用するために、トランジスタは高電圧タンク内に配置さ
れている。

【０００６】本発明の別の面においては、フラッシュＥ
ＥＰＲＯＭは、第１の導電型の半導体サブストレートの
面上に行及び列に配列されているＥＥＰＲＯＭメモリセ
ルのメモリアレイを有している。各メモリセルは活動領
域を備え、この活動領域はその中に画定されたチャネル
領域を有し、ソース及びドレイン領域はこのチャネル領
域の何れかの側に限定されている。浮遊ゲート構造が設
けられ、この浮遊ゲート構造はチャネル領域の一部の上
に伸びる制御ゲート部分と、ソース及びドレイン領域の
一方の上に伸びるトンネルダイオード部分とを有してい
る。トンネルダイオード部分と活動領域との間にトンネ
ル酸化物層が配置され、それを通してファウラ・ノルト
ハイム電子トンネリングが発生するようになっている。
制御ゲート部分とチャネル領域との間にゲート酸化物領
域が配置されている。制御ゲート構造が浮遊ゲート構造
の上に配置され、レベル間酸化物の層によって浮遊ゲー
ト構造とは分離されている。制御ゲート構造はチャネル
領域内の浮遊ゲート構造に重なり、且つ浮遊ゲート構造
から遠去かるように伸びていて、浮遊ゲート構造によっ
て覆われていない実質的に全ての残余のチャネル領域上
に伸びる重なり部分をなし、制御ゲート構造と、浮遊ゲ
ート構造と、チャネル領域とによって形成されている浮
遊ゲートトランジスタに直列のパストランジスタを形成
している。

【０００７】本発明の別の面においては、浮遊ゲート構
造のトンネルダイオード部分はソース領域の上に伸びて
いる。ソース領域は３つのドープされた領域に分割され
ている。即ち、第２の導電型の材料の第１のドープされ
た領域はチャネル領域と境を接しており、第２の導電型
材料のトンネルダイオードドープされた領域は第１のド
ープされた領域に接しており、そして第２の導電型材料
の第３のドープされた領域はトンネルダイオード領域を
挟んで第１のドープされた領域からは反対側にある。ト
ンネル酸化物層がトンネルダイオード領域上に配置さ
れ、その上に浮遊ゲート構造のトンネルダイオード部分
が配置されている。従ってトンネルダイオードは浮遊ゲ
ートトランジスタと直列に配置され、トンネルダイオー
ドドープされた領域の抵抗は第１及び第２のドープされ
た領域の抵抗よりも大きい。本発明のさらなる面におい
ては、浮遊ゲート構造は第１の厚みを有する第１のポリ
層から形成され、制御ゲート構造は第２の厚みを有する
第２のポリ層から形成されている。第２のポリ層は、浮
遊ゲート構造を形成している第１のポリ層の実質的に全
ての縁に重なるようにパターン化されている。この重な
り部分は第１のポリ層の縁から外向きに伸び、その幅は
第１のポリ層の厚みのほぼ３倍より大きくしてある。

【０００８】本発明の更に別の面においては、活動領域
は、第１の導電型材料のタンク内に配置され、ソース及
びドレイン領域に印加することができる全ての電圧に対
してソース及びドレイン領域と第１の導電型のタンクと
の間の半導体接合が順方向にバイアスされるのを防ぐよ
うな電圧にバイアスされる。第１の導電型のタンクは、
第１の導電型のタンクと第２の導電型のタンクとの間の
半導体接合が順方向にバイアスされるのを防ぐような電
圧にバイアスされている第２の導電型のタンク内に配置
されている。本発明のより完全な理解及びその長所は、
以下の添付図面に基づく説明から明白になるであろう。

【０００９】

【実施例】図１は、独立した集積回路として独立するこ
とができ、またより高レベルの集積回路内にその集積回
路の単一のモジュールとして組入れられるＥＥＰＲＯＭ
メモリのアーキテクチャの概要ブロック線図である。Ｅ
ＥＰＲＯＭメモリは、Ｎ行Ｍ列に配置されＮ×Ｍビット
のアレイを提供するメモリセルのアレイ１０を含んでい
る。典型的な例では、アレイは２５６語、８ビット／
語、合計２０４８ビットを有するように配列することが
できる。これらは、例えば３２行×６４列、もしくは６
４行×３２列のアレイに編成することができる。後述す
るように、アレイ１０内の各ビットはＥＥＰＲＯＭメモ
リセルに対応付けられる。これもまた後述するように、
各メモリセルは、専用の語線とビット線とを必要とし、
隣接する語線及びビット線はプログラミングにも使用さ
れる。語線を適切な電圧に駆動するために、語線をイン
タフェースする行デコーダ／レベルシフタ１２が設けら
れている。列デコーダ／レベルシフタ／センス増幅器区
分１４はビット線を適切な電圧で駆動し、また読出し動
作中には適切なビット線をセンス増幅器に接続するよう
に動作可能である。

【００１０】ブロック１６はＥＥＰＲＯＭアレイ１０へ
のアクセスのタイミングを制御する回路と、アレイ１
０、行デコーダ／レベルシフタ１２及び列デコーダ／レ
ベルシフタ／センス増幅器１４に制御信号及び適切な電
圧を供給するチャージポンプとを含む。制御／チャージ
ポンプ回路１６は入力／出力（Ｉ／Ｏ）インタフェース
１８に接続され、Ｉ／Ｏインタフェース１８はチップの
残余部分、外部チップ、もしくはそれらからアドレス信
号を受信する装置の何れか、及び入力及び出力データを
インタフェースする。Ｉ／Ｏインタフェース１８は、ア
ドレスバス２０からのアドレスを使用し、データバス２
２からデータを受信し、そしてデータバス２２へデータ
を転送する。図２は、アレイの詳細図である。後述する
ように、非対称浮遊ゲートセルである複数の非対称ＥＥ
ＰＲＯＭトランジスタセルが設けられている。メモリセ
ル２４の記号は、制御ゲートとチャネル領域との間に配
置されている浮遊ゲートが本質的に非対称であって、
“プログラミング”側である一方の側だけに浮遊ゲート
が配置されていることを示している。メモリセル２４の
行毎に１本ずつ、複数の語線２６が設けられており、こ
れらの語線２６はそれぞれのメモリセル２４の制御ゲー
トに接続されている。ビット線と命名されている複数の
列線２８が設けられ、各列線は複数のＸセルノード３０
に接続されている。上述したように、列デコーダ／レベ
ルシフタ／センス増幅器１４は各列線２８への接続を制
御するように動作可能である。後述するように、図２の
アレイのアーキテクチャは普通のＸセルである。

【００１１】図２の例では、語線２６はＷＬ０、ＷＬ１
及びＷＬ２で示され、５本の列線２８はＢＬ０、ＢＬ
１、ＢＬ２、ＢＬ３及びＢＬ４で示されている。語線Ｗ
Ｌ０及び列線ＢＬ０−ＢＬ４に関連しているメモリセル
２４は、それぞれＣ００、Ｃ０１、Ｃ０２及びＣ０３と
名付けてある。同様に、語線ＷＬ１及びビット線ＢＬ０
−ＢＬ４に関連しているメモリセル２４はそれぞれＣ１
０、Ｃ１１、Ｃ１２及びＣ１３と名付けてある。ＷＬ２
と命名されている語線２６及びＢＬ０−ＢＬ４と命名さ
れている列線に関連しているメモリセル２４はそれぞれ
Ｃ２０、Ｃ２１、Ｃ２２及びＣ２３と命名してある。各
メモリセル２４のドレインは１本の列線２８内のＸセル
ノード３０の１つに接続され、またそのソースは隣接す
る列線２８のＸセルノード３０の１つに接続されてい
る。後述するように各メモリセル２４のソースは、その
ソースの側においてのみ電子のトンネリングが発生する
ような、従ってその側だけからプログラムすることがで
きるような非対称リーチスルー領域、即ち“プログラミ
ング”側を有している。例えばＣ００で示されているメ
モリセル２４のドレインはＢＬ０で示されている列線２
８のＸセルノード３０に接続され、そのソースはＢＬ１
で示されている列線２８のＸセルノード３０に接続され
ている。

【００１２】セルに書込みするためには、即ちその浮遊
ゲートを負に帯電させるためには、語線２６に正電圧を
印加し、そのソース及びドレインに負電圧を印加してゲ
ートにまたがってある電界を生じさせ、電子が各メモリ
セル２４のソース側から浮遊ゲートへトンネルすること
ができるようにする必要がある。これは２つの方法で達
成することができる。一つの方法では、約１８Ｖの高電
圧レベルを全ての語線２６に印加し、列線２８を接地も
しくは０Ｖにすることである。代替として、そして好ま
しい実施例では、語線２６に約９Ｖの中庸の電圧を印加
し、列線２８に−９Ｖの負の中庸の電圧を印加する。セ
ルを「フラッシュ消去」するためには語線に負の中庸の
電圧を印加し、そして列線に正の中庸の電圧を印加する
だけでよい。個々のビットプログラミングを行い得るよ
うにセルの１つを選択的に「消去」するためには、選択
トランジスタの制御ゲートに対して、そのソースに正電
圧を印加する必要がある。しかしながら、アレイ内の隣
接するセル及び他のセルの制御ゲート上の電荷が乱され
ないように、これらのセルに別の電圧を印加することも
重要である。例として、Ｃ１１で示されているメモリセ
ル２４を考えよう。以下の表１は「フラッシュ書込
み」、「消去」「読出し」及び「フラッシュ消去」動作
のために必要な電圧を示す。 表 １ モード WL0 WL1 WL2 BL0 BL1 BL2 BL3 BL4 フラッシュ +MV +MV +MV -MV -MV -MV -MV -MV 書込み +HV +HV +HV 0V 0V 0V 0V 0V セル消去 0V -MV 0V 0V 0V +MV 0V 0V セル読出し -Vr +Vr -Vr 浮動 0V Vs 浮動 浮動 フラッシュ -MV -MV -MV +MV +MV +MV +MV +MV 消去 注：ＨＶ＝高電圧（１８Ｖ） ＭＶ＝中庸の電圧（９Ｖ） Ｖｒ＝語線読出し電圧（３Ｖ） Ｖｓ＝ビット線センス電圧（１．２Ｖ） セルを消去するためには、ＷＬ１を除く全ての語線２６
に０電圧を印加し、ＷＬ１には負の中庸の電圧を印加す
る。ＢＬ２を除く全ての列線２８にも０Ｖを印加し、Ｂ
Ｌ２には正の中庸の電圧を印加する。従って、セル２４
のプログラミング側には、関連トンネルダイオードにま
たがって１８Ｖの電圧が印加され、通常のＥＥＰＲＯＭ
セルに必要な高いノード電位を必要とせずに、浮遊ゲー
トから電荷を除去する。しかしながら、Ｘセル配列で
は、ＷＬ１で示されている語線２６に関連している行内
の全てのメモリセル２４の電荷が乱されないようにする
こと、及びソースがビット線ＢＬ２に接続されているメ
モリセル２４の制御ゲート上の電荷が乱されないように
することが重要である。ビット線ＢＬ２に関連している
全てのメモリセル２４のソースには正の中庸の電圧が印
加されているから、各メモリセル２４の制御ゲートとソ
ースとの間には少なくとも中庸の電圧が印加されること
になる。更に、語線ＷＬ１に関連する各メモリセル２４
も、その制御ゲートとそのソースとの間には少なくとも
中庸の電圧が印加されている。メモリセルＣ１１及びメ
モリセルＣ１２を除くこれら全てのメモリセル２４はソ
ースとゲートとの間に中庸の電圧が印加されているだけ
である。この電圧はプログラミング動作に影響したり、
消去を遂行するには不充分なレベルである。しかしなが
ら、Ｃ１２で示されているメモリセル２４の制御ゲート
には負の中庸の電圧が印加され、またそのドレインには
正の中庸の電圧が印加されている。メモリセル２４は
“非対称”であるからトンネリングはそのソース側だけ
で発生し、従ってメモリセルＣ１２の浮遊ゲート上の電
荷が乱されることはない。これに関しては後に詳述す
る。

【００１３】メモリセルＣ１１を読出すためには、メモ
リセルＣ１１の制御ゲートに３Ｖが印加されるように語
線ＷＬ１に約３Ｖの正の読出し電圧を印加する。メモリ
セルＣ１１のソース及びドレインに接続されている２本
の列線２８を除く全ての列線２８は浮かせることができ
る。メモリセルＣ１１のソースに関連する列線２８は約
１．２Ｖであるビット線センス電圧に接続され、メモリ
セルＣ１１のドレインに関連する列線２８は０Ｖに接続
される。従ってもしこのメモリセルが消去されていれば
それは導通し、またもしメモリセルが消去されていなけ
ればそれは導通しない。列線２８が仮想接地動作とセン
ス動作の両方を遂行することも理解されよう。従って、
メモリセルが初期位置においてそれらに関連する特別な
列線を有するように、メモリセル毎にそれに関連した２
本の列線を設ける必要がある。図３は、図２のアレイの
レイアウトを示す。中心となる複数のｎ＋拡散領域３４
が行及び列に配列され、それらに関連してそれらの角か
ら伸びるソース／ドレイン領域３６を有している。各拡
散領域３４の形状は実質的に矩形であり、ソース／ドレ
イン領域３６がその四隅から伸びている。拡散領域３４
は、Ｘセル形態を形成するように互いにずれて配列さ
れ、隣接し合う行の拡散領域３４の四隅が整列するよう
にしてある。浮遊ゲート構造３８は隣接する拡散領域３
４のソース／ドレイン領域間に配置されていて、それら
の間にチャネルを形成している。従ってこれはトランジ
スタを構成している。Ｘセル構成は公知であり、極めて
緻密なレイアウト構造を与える。しかしながら、この実
施例ではビットプログラミングのための制御トランジス
タは使用されていない。そうではなく、これらのトラン
ジスタの非対称性と低い正電圧とが、付加的なトランジ
スタを必要とすることなく、より小さい低電圧トランジ
スタとビットワイドプログラミングとを提供しているの
である。列線２８は図示してないが、これらは上側レベ
ル金属層で形成されており、各拡散領域３４の中央に配
置されている接点４０が列線２８と接触している。行線
２６も図示してないが、これらは浮遊ゲート構造３８上
に直接配置され、各行のトランジスタ２４に接続されて
いる。

【００１４】製造に際して、第１のポリシリコン層が形
成され、次いで浮遊ゲートの“端”が画定される。次に
レベル間酸化物（ＩＬＯ）の層が沈積され、それに続い
て第２のポリシリコン層が沈積される。第２のポリシリ
コン層は、行線及び残りの浮遊ゲート構造３８を画定す
るためにパターン化される。これは自己整列構造であ
り、ソース及びドレイン接合を浮遊ゲート構造３８の縁
と整列させる。これは普通のプロセスである。図４は拡
散領域３４の１つとそれに関連する４個のトランジスタ
のレイアウトの詳細図である。各浮遊ゲート構造３８
は、ソース／ドレイン領域３６間のチャネル領域の上に
配置され、約１００オングストロームの絶縁用酸化物層
によってそれらから分離されている浮遊ゲート４４から
なる。浮遊ゲート４４はドープされたポリの層から形成
される。次いで約３００オングストロームの厚みの酸化
物／窒化物のサンドウィッチ材料のレベル間酸化物（Ｉ
ＬＯ）層が浮遊ゲート４４の上に沈積される。次いで制
御ゲートがレベル間酸化物（ＩＬＯ）層の上に形成され
る。後述するように、典型的にはこれは自己整列プロセ
スであり、第１のポリシリコンの層がサブストレート上
に配置され、それに続いてこの層の上面にＩＬＯが形成
される。次いでＩＬＯの上に第２のポリシリコンの層が
配置され、パターン化され、そしてエッチングされて行
線／制御ゲート／浮遊ゲートの全体構造が形成されるの
である。行線／制御ゲート／浮遊ゲート構造がフィール
ド酸化物層の上に伸びていて、浮遊ゲート４４と制御ゲ
ートとの間に高度の結合を与えていることに注目された
い。

【００１５】拡散領域３４に関連しているソース／ドレ
イン領域が共通導電領域を共有するように形成されてい
るが、領域３４に関連しているトランジスタは“非対
称”である。この非対称性は、チャネルの一方の側だけ
にリーチスルー領域が形成されていることから得られる
のである。図４には４個のトランジスタ、即ちトランジ
スタ５０、トランジスタ５２、トランジスタ５６及びト
ランジスタ５８が共通拡散領域３４の周囲に形成されて
いるように示してある。しかしながら、トランジスタ５
０は拡散領域３４とは反対の側のチャネル上に形成され
たリーチスルー領域６０を有しており、トランジスタ５
２も拡散領域３４とは反対の側のチャネル領域上に形成
されたリーチスルー領域６２を有している。これらのト
ランジスタ５０及び５２は拡散領域３４に接続されてい
るドレインを有している。反対に、トランジスタ５６は
共通拡散領域３４と同一の側のチャネル領域上に配置さ
れているリーチスルー領域６４を有しており、トランジ
スタ５８も拡散領域３４と同一の側のチャネル領域上に
配置されているリーチスルー領域６６を有している。従
って拡散領域３４がトランジスタ５６及び５８のソース
を構成している。トランジスタ５６及び５８を消去する
ためには、トランジスタ５６及び５８の制御ゲートに負
の中庸の電圧を印加し、また領域３４に正の中庸の電圧
を印加する必要がある。しかしながら、たとえトランジ
スタ５０もしくは５２の何れの制御ゲートに負電圧を印
加したとしても、非対称構造の故にこれらのトランジス
タの浮遊ゲート４４上の電荷が乱されることはない。

【００１６】図５は、チャネル領域を通る面で見た各ト
ランジスタ５０、５２、５６及び５８の断面図である。
このトランジスタはｎ−チャネルトランジスタであっ
て、ｐ−型サブストレート７０の上に形成されている。
活動領域が普通の手法で形成され、次いで約１００オン
グストローム厚の薄い酸化物の層が熱酸化によって成長
されてゲート酸化物層７２が形成される。約２０００オ
ングストローム厚の多結晶シリコン（ポリ）の層が、標
準技術を使用して全表面の上に沈積される。次いでこの
層は種々の浮遊ゲートを画定し、それらの間を分離する
ためにパターン化される。これに続いて、約３００オン
グストローム厚のゲート酸化物の層が形成され、この層
は浮遊ゲートと制御ゲートとの間のゲート酸化物層７４
になる。次に全表面上に第２のレベルのポリ層が沈積さ
れ、第１のポリ層及び第２のポリ層が共にパターン化さ
れ、エッチングされて浮遊ゲート７６及び制御ゲート７
８が形成される。これは自己整列プロセスである。これ
により浮遊ゲート７６は薄いゲート酸化物７２によって
サブストレート７０から分離され、また制御ゲート７８
はより厚いゲート酸化物層７４によって浮遊ゲート７６
から分離される。浮遊ゲート７６及び制御ゲート７８の
形成に続いて、全表面上に酸化物の層が形成されて酸化
物の順応層になる。次いでこの層に対して、例えば合衆
国特許 4,297,162号に開示されているようなプラズマエ
ッチングを使用して方向性の、もしくは異方性のエッチ
ングを行って全水平表面上の酸化物を除去し、一方浮遊
ゲート７６及び制御ゲート７８の側壁上の側壁酸化物層
は残す。次に、一方の側壁酸化物層だけを残すようにレ
ジスト層を塗布してパターン化する。これにより側壁酸
化物層がトランジスタのソース側から除去される。

【００１７】フォトレジスト層を除去した後に、砒素を
注入して重くドープされたソース／ドレイン領域８０及
び８２を作る。これに続いて、約８×１０¹⁴乃至２×１
０¹⁴イオン／ｃｍ³ の線量で燐を注入する。次いでサブ
ストレートを約９５０°Ｃ乃至１０００°Ｃの温度で焼
き戻し、注入した燐を横方向に拡散させて領域８０及び
領域８２の下にそれぞれ軽くドープされた領域８４及び
８６を形成させる。領域８４が浮遊ゲート７６の部分の
下に位置していることに注目されたい。これをリーチス
ルー領域８８と呼ぶ。側壁酸化物を形成した方法の故に
領域８６が浮遊ゲート７６をアンダカットしていないこ
とにも注目されたい。これにより、制御ゲート７８に高
電圧を印加し、ソース／ドレイン領域（この例ではトラ
ンジスタのソースからなる）８０に低電圧を印加する
と、ファウラ・ノルトハイムトンネリングがリーチスル
ー領域８８に発生し、電子が浮遊ゲート７６を通して流
れて浮遊ゲート７６を負に帯電させ、それによってトラ
ンジスタのしきい値を上昇させる。トランジスタのチャ
ネル領域は、領域８４と８６との間に位置する領域９０
からなる。ソース／ドレイン領域８０、８２及びリーチ
スルー領域８８を形成させた後、サブストレート上に酸
化物の層９２を沈積させ、次いでソース／ドレイン接点
（図示してない）の形成と、種々の領域との接触のため
の金属層（図示してない）の形成とを遂行する。図５に
示すトランジスタの構造は、 1988 年 5月 3日付けの合
衆国特許 4,742,492号に開示されている。

【００１８】図６は、図５のトランジスタの等価回路で
ある。トランジスタはドレイン９３と、浮遊ゲート９４
と、リーチスルー領域８８に対応するボディ抵抗９６
と、トンネルダイオード９８とからなる。トンネルダイ
オード９８は浮遊ゲート９４によって覆われているリー
チスルー領域８８のリーチスルー通路を構成している。
制御ゲート１００が浮遊ゲートの上に配置され、ソース
１０２はボディ抵抗９６の他方の端に接続されている。
ドレイン９３を浮かせ、ソース１０２に接地電位にし、
そして制御ゲート１００に高電圧を印加すると、リーチ
スルー領域８８内の酸化物層７２を横切って電子のトン
ネリングが発生する。これは浮遊ゲートを負に帯電させ
る。これが「書込み」動作に相当する。「消去」モード
では、再びドレイン９３を浮かせ、ソース１０２に正の
電圧（好ましい実施例では中庸の電圧）を印加し、そし
て制御ゲート１００には負の中庸の電圧を印加する。こ
れにより電子は浮遊ゲート９４からリーチスルー領域８
８へトンネルし、浮遊ゲート９４を正に帯電させる。
「読出し」モードでは、ソース１０２に事前充電電圧を
印加し、次いで制御ゲート１００（このトランジスタが
選択されるとアレイの行線に接続される）に３．０Ｖの
電圧を印加する。もしこのトランジスタが選択されてい
なければ、このトランジスタの制御ゲートには−３．０
Ｖの電圧が印加される。浮遊ゲート９４が負に帯電して
いると、電流はチャネルを通って流れないので事前充電
電圧は一定に維持される。しかしながら、もし浮遊ゲー
ト９４が正に帯電していれば、電流がソース１０２から
ドレイン９３へ流れて事前充電電圧は低下する。これが
センス増幅器によって感知される。しかしながら、ビッ
ト線を事前充電し、トランジスタのソースを接地して、
このトランジスタが導通したか否かを決定するためにセ
ンス増幅器によって事前充電電圧を感知する代替方法を
使用することもできる。

【００１９】図７は、トランジスタが、どのように不要
な寄生トランジスタから保護されているかを詳細に示す
図である。この技術においては、サブストレート７０は
その中にｎ−型不純物を低線量で注入することによって
形成したｎ−ウェル１０４を有している。この後に、ｎ
−領域１０４内にｐ−領域１０６を形成させる。これら
の領域は、領域１０４が領域１０６よりも深く駆動され
るように、従ってｎ−領域１０４がｐ−領域１０６を取
り囲むように、焼き戻しプロセスによってサブストレー
ト７０内へ駆動される。次いで、チャネル領域１１４上
に形成された浮遊ゲート１０８及び制御ゲート１１０か
らなる積重ねゲートを有するトランジスタが形成され
る。次に、図５に関して説明した技術に従って、ｎ＋ソ
ース／ドレイン領域１１６をチャネル領域１１４の両側
に形成させる。ｐ−領域１０６内にｐ＋接点領域１１８
を形成させ、ｎ−領域１０４内にｎ＋接点領域１２０を
形成させる。ｎ＋接点領域１２０に接地参照電圧を印加
し、ｎ−領域１０４に対して負の電圧をｐ−領域１０６
に印加する。これにより、領域１０４と１０６との間の
ｐｎ接合は逆バイアスされ、従って電流は流れなくな
る。従って、ｐ−サブストレート７０に対して負の電圧
をソース／ドレイン領域１１６の一方のトランジスタの
ソースに印加すると、このｐｎ接合を横切る導通が発生
する。これは、1992年10月20日付け合衆国特許 5,157,2
81号に開示されている高電圧タンク構造を構成してい
る。

【００２０】図８は、Ｈセル形態及び本発明による非対
称トランジスタを使用したアレイを示す。このアレイに
は、Ｒ０で示されている行線１２８と、Ｒ１で示されて
いる行線１３０の２本の行線が示されている。複数の列
線１３２はＣＯＬ０、ＣＯＬ１及びＣＯＬ２で示されて
いる。複数の仮想接地線１３４はＶＧ０、ＶＧ１及びＶ
Ｇ２と命名されている。各列線１３２には４つのメモリ
セルが関連している。列線ＣＯＬ０にはメモリセル１３
６、１３８、１４０及び１４２が関連しており、各メモ
リセルは図２で説明したような非対称トランジスタから
なっている。各メモリセル即ちトランジスタ１３６及び
１４２のソース／ドレイン通路のプログラミング側は列
線ＣＯＬ０に接続されている。トランジスタ１３６及び
１４０のソース／ドレイン通路の他方の側はノード１４
４に接続されている。一方トランジスタ１３８及び１４
２のソース／ドレイン通路の他方の側はＶＧ０線１３４
に接続されている。列線ＣＯＬ１にも４つのメモリセル
１４６、１４８、１５０及び１５２が関連している。し
かしながら、メモリセル即ちトランジスタ１４６−１５
２は、各トランジスタのソース／ドレイン通路のプログ
ラミング側とは反対の側が列線ＣＯＬ１に接続されるよ
うに構成されている。トランジスタ１４６及び１５０の
プログラミング側は仮想接地線ＶＧ０に接続され、トラ
ンジスタ１４８及び１５２のプログラミング側は仮想接
地線ＶＧ１に接続されている。

【００２１】全てのメモリセルに「フラッシュ書込み」
するためには、全ての行線に正の中庸の電圧を印加し、
次いで全ての列線もしくは仮想接地線に負の中庸の電圧
を印加する必要がある。これによって浮遊ゲートは負に
帯電する。セルの１つを選択的に「消去」するために
は、そのセルに関連する行線に負の中庸の電圧を印加
し、そのトランジスタのプログラミング側に接続されて
いる仮想接地線もしくは列線の１つに正の中庸の電圧を
印加し、残余の仮想接地線及び列線を０電圧に維持する
必要がある。例えば、もしメモリセル１４６を消去する
のであれば、行線１２８に負電圧を印加し、ＶＧ０線に
接続されているトランジスタ１４６のプログラミング側
に正電圧を印加する必要がある。トランジスタ１５０の
制御ゲートに接続されている行線１３０には０電圧を印
加して、そのゲートとソースにまたがって中庸の電圧だ
けが印加され、全プログラミング電圧が印加されないよ
うにする。従ってトランジスタ１５０の浮遊ゲート上の
電荷が乱されることはない。更に、“ドレイン”がＶＧ
０線に接続されている２つのトランジスタ１３８及び１
４２は、これらのトランジスタのプログラミング側がＶ
Ｇ０線に接続されていないので、浮遊ゲート上の電荷は
乱されない。トランジスタ１３８もしくは１４２の何れ
かを消去する場合には、列線ＣＯＬ０に正の中庸の電圧
を印加し、消去するトランジスタの選択されたゲートに
負の中庸の電圧を印加する必要がある。「読出し」動作
中には、選択されたトランジスタに関連している行を＋
３Ｖに接続し、関連仮想接地線を事前充電電圧に接続
し、そして関連列線をセンス増幅器に接続する。例え
ば、もしトランジスタ１４６を「読出す」のであれば、
行線１２８を正の３Ｖに接続し、行線１３０を負の３Ｖ
に接続し、ＶＧ０線を事前充電電圧に接続し、そして列
線ＣＯＬ１をセンス増幅器に接続する。これによりトラ
ンジスタ１５０は効果的にターンオフされ、センス増幅
器はトランジスタ１４６を通る導通もしくは非導通だけ
を感知するようになる。代替として、仮想接地線を接地
し、列線を事前充電することができる。この場合、セン
ス増幅器は選択されたセルが列線を放電させたか否かを
感知し、そのセルが導通したか否かを決定することにな
る。

【００２２】図９は、図８のアレイのレイアウトを示す
図であって、トランジスタ１６０、１６２、１６４及び
１６６が図示されている。共通拡散領域１６８はトラン
ジスタ１６２のプログラミング側と、トランジスタ１６
０の非プログラミング側を構成している。共通拡散領域
１７０はトランジスタ１６６のプログラミング側と、ト
ランジスタ１６４の非プログラミング側を構成してい
る。トランジスタ１６０及び１６４の他のソース／ドレ
イン領域は共通拡散領域１７２である。同様に、共通拡
散領域１７４はトランジスタ１６２及び１６６の他のソ
ース／ドレイン領域を構成している。拡散領域１６８に
は接点１７５が設けられ、拡散領域１７０には接点１７
６が設けられている。ソース／ドレイン領域１７４には
接点１７８が設けられ、ソース／ドレイン領域１７２に
は接点１８０が設けられている。制御ゲート／浮遊ゲー
ト構造がトランジスタ１６０−１６６の各チャネル領域
上に設けられている。トランジスタ１６０及び１６２の
制御ゲート／浮遊ゲート構造は制御ゲート１８６とその
下の浮遊ゲート１８４とからなっている。制御ゲート１
８６はトランジスタ１６０及び１６２の行線を構成して
いる。同様に、浮遊ゲート１８８は制御ゲート１９０の
下に位置し、これらのゲートがトランジスタ１６４及び
１６６の制御ゲート／浮遊ゲート構造を構成している。

【００２３】トランジスタ１６０のリーチスルー領域１
９２はソース／ドレイン領域１７２側に設けられてい
る。トランジスタ１６２のリーチスルー領域１９４は拡
散領域１６８側に設けられている。トランジスタ１６４
のリーチスルー領域１９６はソース／ドレイン領域１７
２側に設けられている。トランジスタ１６６のリーチス
ルー領域１９８は拡散領域１７０側に設けられている。
図１０は、代替アレイ実施例の詳細図である。複数のＥ
ＥＰＲＯＭトランジスタセル２２４が行及び列に配列さ
れ、プログラミング動作にファウラ・ノルトハイムトン
ネリングを使用する浮遊ゲートトランジスタメモリセル
が使用されている。複数の語線２２６の１つ１つは各行
のメモリセル２２４に関連付けられ、それぞれのメモリ
セル２２４の制御ゲートに接続されている。複数の列線
２２８の１つ１つはメモリセル２２４の１つの列に関連
付けられ、関連するメモリセルのドレインに接続されて
いる。各列線はビット線ＢＬ０、ＢＬ１．．．ＢＬｎと
して示されている。また、複数の仮想接地線２２９の１
つ１つがメモリセル２２４の１つの列に関連付けられて
いる。各仮想接地線２２９は関連する列内の関連メモリ
セルトランジスタ２２４のソースに接続されている。仮
想接地線２２９はそれぞれＶＧ１、ＶＧ２．．．ＶＧｎ
と命名してある。

【００２４】図１０に示す例には２本の語線ＷＬ_n 及び
ＷＬ_n+1 と、３本のビット線ＢＬ_n、ＢＬ_n+1 及びＢＬ
_n+2 と、３本の仮想接地線ＶＧ_n 、ＶＧ_n+1 及びＶＧ
_n+2 とが示されている。語線ＷＬ_n に関連しているメモ
リセルトランジスタ２２４は関連しているビット線ＢＬ
_n 、ＢＬ_n+1 及びＢＬ_n+2 毎にＣ００、Ｃ０１及びＣ０
２と命名されている。また語線ＷＬ_n+1 に関連している
メモリセルトランジスタ２２４にはＣ１０、Ｃ１１及び
Ｃ１２と命名してある。セルに書込むためには、即ち浮
遊ゲートを負に帯電させるためには、語線２２６に正電
圧を印加し、メモリセルトランジスタ２２４のソース及
びドレインに負電圧を印加して各メモリセル２２４のソ
ース側から浮遊ゲートへ電子がトンネルできるようにす
る必要がある。これは、２つの方法によって達成するこ
とができる。一つの方法では、約１８Ｖの高電圧レベル
を全ての語線２２６に印加し、列線２２８及び仮想接地
線２２９には接地もしくは０電圧を与える。代替とし
て、そして好ましい実施例では、語線２２６には約９Ｖ
の中庸の電圧を印加し、列線２２８及び仮想接地線２２
９には−９Ｖの負の中庸の電圧を印加する。セルを「フ
ラッシュ消去」するためには、語線２２６に負の中庸の
電圧を印加し、列線２２８に正の中庸の電圧を印加する
だけでよい。

【００２５】本発明のプログラミングモードでは、アレ
イに対して先ず「フラッシュ消去」動作を遂行し、次い
で選択したセルに対して「書込み」動作を遂行する。個
々のビットプログラミングを行うことができるようにメ
モリセルトランジスタ２２４の１つに選択的に「書込
み」を行うためには、選択したトランジスタのソース及
びドレインに対して正の電圧をその制御ゲートに印加す
る必要がある。しかしながら、選択されないセルの浮遊
ゲート上の電荷が乱されないように、アレイ内の隣接す
るセル及び他のセルのソース及びドレインに別の電圧を
印加することも重要である。例えば、Ｃ１１と命名され
ているメモリセルトランジスタ２２４を考えよう。以下
の表２は「フラッシュ書込み」、「書込み」「読出し」
及び「フラッシュ消去」動作のために必要な電圧を示
す。 表 ２ モード WL_n WL_n+1 VG_n BL_n VG_n+1 BL_n+1 VG_n+2 BL₊₂ フラッシュ +MV +MV MV -MV -MV -MV -MV -MV 書込み +HV +HV 0V 0V 0V 0V 0V 0V セル書込み +HV/2 +HV 浮動 +HV/2 浮動 0V 浮動 +HV/2 セル読出し -Vr +Vr O 浮動 0V Vs 0 浮動 フラッシュ -MV -MV 浮動 +MV 浮動 +MV 浮動 +MV 消去 注：ＨＶ＝高電圧（１８Ｖ） ＭＶ＝中庸の電圧（９Ｖ） Ｖｒ＝語線読出し電圧（５Ｖ（Ｖ_DD）） Ｖｓ＝ビット線センス電圧（１．２Ｖ） 始めに、全ての語線に例えば９Ｖの正の中庸の電圧を印
加し、ビット線に例えば−９Ｖの負の中庸の電圧を印加
して、全てのメモリセルトランジスタ２２４の浮遊ゲー
トから全ての負の電荷を除去する。セルが過消去になら
ないように、即ちそのしきい値電圧が負にならないよう
に、負の中庸の電圧のレベルを調整することができる。
セルＣ１１に「書込む」には、語線ＷＬ_n+1 に＋１８Ｖ
の高電圧を印加し、残余の語線にはこの高電圧の半分の
電圧、即ち＋９Ｖを印加する。ビット線ＢＬ_n+1 には０
Ｖの値を印加し、残余のビット線には高電圧の半分の電
圧即ち＋９Ｖを印加し、そして全ての仮想接地線を浮か
せる。従って、セルＣ１１のトンネルダイオードにはそ
れにまたがって＋１８Ｖの電圧が印加され、通常のＥＥ
ＰＲＯＭセルでは必要な高いノード電位を必要とするこ
となく、関連浮遊ゲートから電荷が除去される。しかし
ながら、制御ゲートが語線ＷＬ_n+1 に接続されている同
一行内の他のメモリセルＣ１０及びＣ１２の浮遊ゲート
上の電荷が、いわゆる“書込み擾乱”動作によって乱さ
れないようにすることが重要である。これは語線ＷＬ
_n+1 に関連する行内の選択されないセルに関連するビッ
ト線に＋９Ｖを印加し、この選択されないセルの関連ト
ンネルダイオードにまたがって＋９Ｖだけが印加される
ようにすることによって達成される。これにより、この
電圧はファウラ・ノルトハイム形態でのトンネリングを
生じさせるには不充分なレベルになる。

【００２６】選択されない語線上の残余のセルに関して
は、選択されないセルの語線上の電圧が高電圧レベルの
半分であり、また選択されないセルの関連ビット線には
０電圧レベルが印加されているので、選択されたセルＣ
１１に比して低い電圧がそれらのトンネルダイオードに
またがって印加されている。そのため、この電圧はファ
ウラ・ノルトハイム形態でのトンネリングを生じさせる
には不充分なレベルである。代替として、「書込み」動
作のためにＣ１１の語線に例えば＋９Ｖのような正の中
庸の電圧を印加し、残余の語線に０Ｖの電圧を印加し、
選択されたセルのビット線に例えば−９Ｖのような負の
中庸の電圧を印加し、そして選択されないセルのビット
線に０電圧レベルを印加してもよい。接地に対して負の
電圧及び正の電圧を使用し、単一の正のプログラミング
電圧を使用することにより、分離した制御トランジスタ
の使用を必要とせずにアレイをビットプログラミングモ
ードで動作させることが可能になり、従ってアレイの大
きさをより小型にすることが可能になる。図１１は、メ
モリアレイの平面図である。このメモリアレイは４個の
メモリセルトランジスタ、即ちトランジスタ２３０、ト
ランジスタ２３２、トランジスタ２３４及びトランジス
タ２３６を含み、トランジスタ２３０及び２３２が共通
の行内にあり、トランジスタ２３４及び２３６が別の共
通の行内にあり、トランジスタ２３０及び２３４が共通
の列内にあり、そしてトランジスタ２３２及び２３６が
別の共通の列内にある。各トランジスタは、ビット線２
２８に接続されているソース拡散領域２３８に関連付け
られ、また仮想接地線２２９に接続されているドレイン
拡散領域２４０に関連付けられている。これらのトラン
ジスタは、各ソース拡散領域２３８が共通列内の２個の
トランジスタによって共有され、また各ドレイン拡散領
域２４０が共通列内の２個のトランジスタによって共有
されるように配列されている。ドレイン拡散領域２４０
は、関連する列に沿って伸びている活動領域内に形成さ
れている。

【００２７】２つの部分、即ち第１のトンネルダイオー
ド部分２４４と、第２の制御ゲート部分２４６とを有す
る浮遊ゲート構造２４２が設けられている。トンネルダ
イオード部分２４４はドレイン拡散領域２４０に接する
活動領域の上に伸びており、約１００オングストローム
厚の薄いトンネル酸化物層２４７によって活動領域から
分離されている。このトンネル酸化物層２４７は、トン
ネルダイオード部分２４４が薄いトンネル酸化物層２４
７によって活動領域から分離されるように窓内に形成さ
れている。浮遊ゲート構造２４２の制御ゲート部分２４
６は、活動領域の別のそして分離した部分の上に伸びて
いるが、約３５０オングストローム厚の高電圧酸化物に
よって活動領域から分離されている。制御ゲート２５０
が浮遊ゲート２４２の縁に重なるような積重ねではない
形態で、制御ゲート２５０が浮遊ゲート２４２の上に配
置されている。この構造は 1993 年 7月 6日付け合衆国
特許 5,225,700号に開示されている。しかしながらこの
特許と唯一異なる箇所は、後に詳述するように番号２５
２を付した制御ゲート２５０の重なり部分がゲート構造
として組合せパスゲートを構成していることである。ト
ランジスタ２３０及び２３２の制御ゲート２５０は語線
２５４の一部をなし、トランジスタ２３４及び２３６の
制御ゲート２５０は語線２５６の一部をなしている。各
ドレイン拡散領域２４０はその中に形成された接点２５
８を有し、また各ソース拡散領域２３８はその中に形成
された接点２６０を有している。破線で示すように上側
レベル金属層が形成されていて、ビット線２６２及び仮
想接地線２６４を構成している。金属ビット線２６２は
関連する列内の全てのトランジスタのドレイン拡散領域
２４０をインタフェースするように動作可能であり、ま
た仮想接地線２６４は関連する列内の全てのトランジス
タのソース拡散領域２３８をインタフェースするように
動作可能である。

【００２８】図１２は、図１１のメモリセルの１つの第
２のポリレベルにおける断面斜視図である。製造に際し
て、ｐ−型サブストレート２７０が準備され、その中に
高電圧ｎ−タンク２７２が形成される。この高電圧ｎ−
タンク２７２内に低電圧ｐ−タンク２７４が形成され
る。ｎ−タンク２７２によって取り囲まれたこの低電圧
ｐ−タンク２７４は、メモリセルトランジスタ２２４を
含んでいる。ｎ−タンク２７２及びｐ−タンク２７４
は、先ず、これらのタンクを形成させるべき領域を除く
チップの部分をマスクすることによって形成される。次
いで、ｎ−型材料を高エネルギレベルで注入する。次に
サブストレート上に第２のマスクを配置してｎ−タンク
２７２内に１つの領域を画定する。次いでこの第２のマ
スクされた領域内に、硼素を例えば約１×１０¹⁴イオン
／ｃｍ² で且つ約４０ｋｅＶの注入エネルギで注入して
低電圧ｐ−注入領域を形成し、低電圧ｐ−タンク２７４
を形成させる。次にサブストレート２７０に駆動段階を
遂行してタンク２７２及び２７４をサブストレート内へ
駆動する。タンク２７２はタンク２７４より深くサブス
トレート内へ駆動される。ｎ−タンク２７２及びｐ−タ
ンク２７４を形成した後に濠埋め酸化物及び濠埋め窒化
物（図示してない）を沈積させ、パターン化し、そして
エッチングする。次いでフォトレジストの層（図示して
ない）を沈積させ、パターン化してメモリセルの周縁に
生ずるチャネルストップ注入を画定する。チャネルスト
ップフォトレジスト層を剥した後に、窒化物／酸化物層
によってマスクされていないこれらの場所のエピタキシ
層の表面にＬＯＣＯＳ酸化物（図示してない）を成長さ
せて活動領域を画定する。

【００２９】ＬＯＣＯＳ酸化物を形成させた後に、ｐ−
タンク２７４内の少なくともトンネル酸化物層２４７に
なるべき領域を取り囲む領域内にダミー酸化物（図示し
てない）を成長させる。次いでこのダミー酸化物（図示
してない）を通して燐のトンネルダイオード注入を遂行
する。例えば、約５．０×１０¹⁴イオン／ｃｍ² の線量
で、且つ約１００ｋｅＶの注入エネルギで燐を注入す
る。これにより注入領域２７６が形成される。次いでダ
ミー酸化物（図示してない）をエッチングにより除去す
る。次に、露出された半導体エピタキシ層の表面上に、
例えば３５０オングストロームの深さのトランジスタゲ
ート絶縁体層を成長させて酸化物層２７８を作る。次い
で、後にトンネル酸化物層２４７を含むようになる窓内
のこの酸化物層を剥がして除き、その中にトンネル酸化
物層２４７を約１００オングストロームの深さまで成長
させる。酸化物層を成長させた後に、サブストレート上
に第１の多結晶シリコン（ポリ）の層を約２，０００オ
ングストロームの厚みに沈積させる。次に、この層をパ
ターン化し、エッチングして浮遊ゲート２４２を形成さ
せ、トンネルダイオード部分２４４及び制御ゲート部分
２４６を活動領域上に伸ばす。次いでレベル間窒化物及
び酸化物層を浮遊ゲート２４２の露出された表面上に形
成させる。

【００３０】次に、第２のレベルのポリ層を沈積させ、
ドープし、パターン化し、そしてエッチングして制御ゲ
ート２５０及び行線２５４を画定する。次いで、側壁酸
化物及び頂部酸化物（図示してない）を制御ゲート２５
０上に沈積させる。側壁酸化物は爾後の注入のための自
己整列マスクを形成する。側壁酸化物及び頂部酸化物を
形成させた後に、活動領域の露出された表面から燐及び
砒素の両方もしくは何れか一方のｎ＋ソース／ドレイン
注入を遂行する。これにより、ｎ＋ソース領域２３８及
びｎ＋ドレイン領域２４０が形成され、また制御ゲート
２５０の２つの延長部分（即ち、浮遊ゲート２４２のト
ンネルダイオード部分２４４及び制御ゲート部分２４６
を覆っている重なり部分）２５２の間にｎ＋領域２８０
が形成される。しかし、ソース領域２３８は制御ゲート
２５０の延長部分２５２の外側の縁２８８に整列してい
るチャネルの側２８４を有し、これは浮遊ゲート２４２
の制御ゲート部分２４６の縁から離れて位置しているこ
とに注目することが重要である。好ましい実施例では、
延長部分２５２は浮遊ゲートの縁から約１ミクロンだ
け、もしくは浮遊ゲートを形成した第１のポリ層の厚み
の約３倍だけ遠去かって伸びている。これによりチャネ
ルはソース拡散領域２３８からドレイン拡散領域２４０
まで伸び、後述する“パス”トランジスタと呼ばれるト
ランジスタが形成される。

【００３１】図１３は、図１２の構造の等価回路であ
る。この等価回路は、パストランジスタ２９０と、浮遊
ゲートトランジスタ２９２と、トンネルダイオード２９
４とからなる。図示のように、パストランジスタ２９０
は浮遊ゲートトランジスタ２９２と直列になっている。
浮遊ゲートトランジスタ２９２は、浮遊ゲート２４２の
制御ゲート部分２４６に関連付けられ、また約３５０オ
ングストロームの酸化物部分に関連付けられている。こ
れにより浮遊ゲート２４２のこの部分にファウラ・ノル
トハイム電子トンネリングが発生する。「書込み」動作
中、制御ゲート２５０には正の中庸の電圧が印加され、
ソース及びドレインには負の中庸の電圧が印加されるの
で、トランジスタにまたがって約＋１８Ｖが印加され
る。これは浮遊ゲート２４２を負に帯電させ、その結果
トンネル酸化物層２４７を横切ってトンネリングが発生
する。プログラミング状態を変化させる、即ち、浮遊ゲ
ートを正に帯電させるためには、制御ゲート２５０に負
の中庸の電圧を印加し、ドレイン２４０に正の中庸の電
圧を印加し、そしてソース（接点）２６０は浮かせるこ
とができる。図１３のセルの浮遊ゲートトランジスタ部
分２９２は約０．５−１．０Ｖのしきい値電圧を有し、
一方パストランジスタ部分２９０も０．５−１．０Ｖの
しきい値電圧を有している。しかしながら、パストラン
ジスタ２９０のしきい値電圧は“制御可能”であるのに
対して、トンネルダイオード２９４と組合った浮遊ゲー
トトランジスタ２９２のしきい値電圧は浮遊ゲート上の
電荷の関数である。これは−１．０Ｖ程度まで低くもな
り得るし、３．０Ｖ程度まで高くもなり得る。もしパス
ゲート構造２９０が存在しなければ、トンネルダイオー
ド２９４を通しての浮遊ゲートトランジスタ２９２のプ
ログラミング動作は、低しきい値電圧を達成するために
より精密に制御する必要があろう。この理由は、もしセ
ルをＶ_dd＝３．０Ｖで動作するような低電圧システムに
使用するのであれば、“消去”モードにおけるしきい値
は０．５−１．０Ｖの間になければならず、換言すれば
決して負になってはならないからである。これらのトラ
ンジスタのしきい値はしきい値注入で調整されるから、
チップ全体では０．５Ｖ程度までの大きさでばらつき得
るしきい値の分布が存在するようになる。従って、トラ
ンジスタが負のしきい値電圧を有することを許さずに、
低電圧動作で低しきい値電圧を達成することが比較的困
難であることが理解されよう。このようにトランジスタ
が負のしきい値電圧を有すると、制御ゲート２５０に制
御電圧が存在していないにも拘わらずトランジスタは導
通させられる。しかしながら、本発明の組合せパスゲー
ト構造を使用することによって、パストランジスタ２９
０は単一の制御ゲートを有するメモリセルと組合わせる
ことが可能になり、このセルは、隣接する行内の隣接す
るセルの「書込み」動作中に、選択されていないセルを
導通させることなく、その浮遊ゲート部分が負のしきい
値電圧を有することができるようになる。

【００３２】図１４は、ｎ−高電圧タンク２７２及びｐ
−低電圧タンク２７４の詳細を示す図である。ｎ−タン
ク２７２はそれに関連するｎ＋接点領域３００を有し、
この領域は接地もしくは０電圧に接続される。またｐ−
タンク２７４はそれに関連するｐ＋接点領域３０２を有
し、この領域は領域２３８、２４０もしくは２８０の何
れに印加される何れの電圧よりも負である負電圧に接続
される。これにより、ｎ−タンク２７２とｐ−タンク２
７４との間のｐｎ接合は逆バイアスされ、また領域２３
８、２４０もしくは２８０とｐ−タンク２７４との間の
ｐｎ接合も逆バイアスされるので、サブストレートへの
導通を生じさせることなく領域２３８、領域２４０もし
くは領域２８０に負電圧を印加できるようになる。図２
及び図１０に示すセル２４及び２２４を駆動するために
必要な回路を図１５及び図１６に示す。図１５は、必要
なバイポーラ電圧レベルを発生するために必要な回路の
ブロック線図であり、一方図１６は、各線を特定の動作
モードに必要な電圧で駆動するのに必要なスイッチング
回路を示す。図１５において、例えば５Ｖの単一の電圧
源が線３５５への入力として使用され、線３５９は接地
されるか、もしくはサブストレート電圧にされる。公知
の設計の３つのチャージポンプ３５７、３５６及び３５
８が、線３５５と３５９とにまたがって並列に接続され
ている。各チャージポンプ３５７、３５６及び３５８
は、関連出力線３６４、３６２及び３６０にそれぞれ出
力電圧−Ｖ_gg、−Ｖ_pp及び＋Ｖ_ppを供給する。

【００３３】図１６の回路は、入力線３７０から受信す
る入力制御信号に応答して動作する。入力制御信号はイ
ンバータ３７２と、Ｖ_ddもしくは＋５Ｖがゲートに印加
されている電界効果トランジスタ３７６のソース・ドレ
インとに並列に供給される。インバータ３７２の出力
も、Ｖ_ddもしくは＋５Ｖがゲートに印加されている電界
効果トランジスタ３７４を通過する。トランジスタ３７
４の出力は、ｎチャネルトランジスタ３７７のゲート
と、ｐチャネルトランジスタ３７８のゲートと、ｐチャ
ネルトランジスタ３８０のドレインとに並列に接続され
ている。トランジスタ３８０のソースはＶ_pp線３８２に
接続され、ゲートはトランジスタ３７７のドレインに接
続されている。トランジスタ３７７のソースはＶ_ss線３
８４において接地され、トランジスタ３７８のソースは
Ｖ_pp線３８２に接続されている。トランジスタ３７６の
出力はトランジスタ３９０、３９２及び３９４（トラン
ジスタ３９０及び３９４はｐチャネルトランジスタ）の
ゲートに供給される。トランジスタ３９０及び３９２の
ドレインはトランジスタ３９６のゲートと、トランジス
タ３９４のソースとに接続されている。トランジスタ３
９４のドレインはＶ_gg線４００と、ｐチャネルトランジ
スタ３９８のゲートとに接続されている。トランジスタ
３９６のソースはＶ_pp線３８２に接続され、そのドレイ
ンはトランジスタ３７６の出力に接続されている。トラ
ンジスタ３９０のソースはＶ_pp線３８２に接続され、一
方トランジスタ３９２のソースはＶ_ss線４０４に接続さ
れている。

【００３４】出力トランジスタ３７９のソースはＶ_pp線
３８２に接続され、そのドレインは出力線３８６に接続
されている。一方その相補ドライバトランジスタ３９８
のドレインは−Ｖ_pp線４０６に接続され、そのソースは
出力線３８６に接続されている。出力線３８６は、Ｖ_ss
に接続されている出力コンデンサ３８８によって充放電
される。動作を説明する。入力線３７０からの入力が０
電圧であるとインバータ３７２の出力には正の信号が現
れ、この信号はトランジスタ３７７及び３７８のゲート
に印加される。それに応答してトランジスタ３７７が導
通してトランジスタ３７９及び３８０のゲートを接地し
両者を導通させる。ターンオンしたトランジスタ３７９
はＶ_pp線３８２を出力線３８６へ接続する。チャージポ
ンプ３５８は、コンデンサ３８８を＋Ｖ_ppまで充電する
ように動作する。同時に、トランジスタ３８０がＶ_pp線
３８２をトランジスタ３７７及び３７８のゲートに接続
するのでトランジスタ３７７はオン状態を維持し、トラ
ンジスタ３７８のソース・ゲートにまたがる正味の電圧
を０にするのでトランジスタ３７８を遮断させる。トラ
ンジスタ３７４はＶ_ppがインバータ３７２に伝わるのを
阻止する。従って、コンデンサ３８８はトランジスタ３
７９のチャネル抵抗を通してＶ_ppまで充電される。

【００３５】トランジスタ３７６を通して０出力が印加
されると、トランジスタ３９０及び３９４が導通して線
３８２上の＋Ｖ_ppがトランジスタ３９８のゲートに印加
され、トランジスタ３９８はオフを維持する。入力信号
が論理“１”であると、インバータ３７２は論理“０”
信号をトランジスタ３７７及び３７８のゲートに供給し
てトランジスタ３７８を導通させ、線３８２上のＶ_ppを
トランジスタ３７９のゲートに印加させる。これにより
トランジスタ３７９は遮断され、オフ状態を維持する。
論理“１”の入力信号はトランジスタ３９２を導通さ
せ、０電圧をトランジスタ３９２のソースに印加させる
のでトランジスタ３９２をオフにさせ続ける。そこで−
Ｖ_ggチャージポンプ３５７及び−Ｖ_pp３５６チャージポ
ンプが活動し、トランジスタ３９８が導通して出力線３
８６を−Ｖ_ppに向かって充電する。同時にＶ_pp線３８２
がＶ_dd線３５５に結ばれる。図１５の回路が発生する電
圧は要求に応じて様々であることは明白である。図１４
のセルの場合には、ビット線及び語線の両方もしくは何
れか一方のためと、ｐ−タンク２７６のための負電圧と
して＋１８Ｖ、＋９Ｖ、−９Ｖ、＋３．０Ｖ及び−３Ｖ
が適切であろう。

【００３６】要約すれば、Ｘセルレイアウトを使用した
フラッシュＥＥＰＲＯＭメモリアレイが提供されてい
る。Ｘセルレイアウト内の各セルは浮遊ゲートＥＥＰＲ
ＯＭメモリセルからなり、この浮遊ゲートＥＥＰＲＯＭ
メモリセルはその一方の側だけからしかプログラムする
ことができないので非対称である。各列線は共通拡散ノ
ードを有し、これらのノードは分離した行の２個のトラ
ンジスタのソースと、分離した２つの行の２個のトラン
ジスタのドレインとに接続されている。トランジスタの
プログラミング側は、所与の行内では一方のトランジス
タだげが共通拡散領域に接続されているプログラミング
側を有するようになっている。行線に正の中庸の電圧を
印加し、列線に負の中庸の電圧を印加して、そのトラン
ジスタのプログラミング側のファウラ・ノルトハイムト
ンネル用ダイオードを通して浮遊ゲートを負に帯電させ
ることによって全アレイは「フラッシュ書込み」動作に
される。各セルは、それをプログラムする目的で選択的
に消去することが可能であり、この場合には選択された
トランジスタに関連する列線を除く全ての列線に０電圧
を印加し、選択されたトランジスタに関連する列線には
正の中庸の電圧を印加する。選択されたトランジスタの
語線には負の中庸の電圧を印加する。同一の列線及び同
一の行線に関連付けられている２個のトランジスタに関
しては、その列線に接続されているプログラミング側を
有している方のトランジスタだけが消去される。各メモ
リセル内の各トランジスタは、高電圧タンク内に配置さ
れ、この高電圧タンクはそれを取り囲むチャネル領域と
は反対の導電型である。逆バイアスされたｐｎ接合が形
成され、それによりメモリセルトランジスタのソース／
ドレインに負の電圧を印加することができるように、こ
の高電圧タンクの電圧はサブストレートよりも小さい電
圧にされる。

【００３７】また組合せパスゲート／浮遊ゲートメモリ
セルを使用したフラッシュＥＥＰＲＯＭメモリアレイも
提供されている。このメモリセルは非積重ね構造を含
み、この構造の浮遊ゲートは２つの部分、即ち能動トラ
ンジスタ領域上に位置して比較的厚いゲート酸化物を有
する浮遊ゲートを形成している１つの部分と、活動領域
上に位置して比較的薄いトンネル酸化物を有するトンネ
ルダイオード領域を形成している１つの部分とを有して
いる。このトンネルダイオード領域が、ファウラ・ノル
トハイムトンネリングの発生をもたらす。制御ゲート構
造は浮遊ゲート構造上に位置してそれらの縁が重なり合
っている。浮遊ゲートトランジスタの一方の側に、制御
ゲート構造とその下のチャネル領域とに重要な重なりが
存在し、チャネル領域は浮遊ゲート構造のその縁から遠
く伸びてパスゲート構造を形成している。このパスゲー
ト構造は、浮遊ゲートセルと直列のパスゲートを形成し
ている。以上の記載に関連して、以下の各高を開示す
る。 １． メモリアレイを有する電気的に消去可能な、電気
的にプログラム可能な読出し専用メモリにおいて、上記
メモリアレイは、行及び列に配列された複数の非対称蓄
積トランジスタと、複数の行線と、複数の列線と、フラ
ッシュ書込み回路と、選択消去回路と、読出し回路とを
備え、上記非対称トランジスタは、制御ゲートと、チャ
ネルによって分離されているソース及びドレインと、浮
遊ゲートとを有し、上記非対称トランジスタは、上記チ
ャネルのプログラミング側を構成している上記チャネル
の一方の側だけからファウラ・ノルトハイムトンネリン
グによってプログラムされるように動作可能であり、上
記複数の行線は、それぞれ上記非対称トランジスタの上
記行の１つに関連付けられていて、関連非対称トランジ
スタの制御ゲートに接続され、上記複数の列線は、それ
ぞれ上記非対称トランジスタの上記列の１つに関連付け
られており、上記各非対称トランジスタは、上記列線の
１つの線に接続されているソースと、上記列線の別の線
に接続されているドレインとを有し、同一の行内の上記
非対称トランジスタの少なくとも２つは上記列線の共通
の線に接続されているソースもしくはドレインの一方を
有していて、上記少なくとも２つの非対称トランジスタ
の１つだけのプログラミング側が上記共通列線に接続さ
れ、上記フラッシュ書込み回路は、実質的に全ての上記
非対称トランジスタの浮遊ゲートを負に帯電させ、上記
選択消去回路は、上記少なくとも２つの非対称トランジ
スタの選択された１つから電荷を選択的に除去し、上記
読出し回路は、上記少なくとも２つの非対称トランジス
タの選択された１つの上記浮遊ゲートが負に帯電してい
るか否かを選択的に決定することを特徴とする電気的に
消去可能な、電気的にプログラム可能な読出し専用メモ
リ。

【００３８】２． 上記各非対称トランジスタのプログ
ラミング側は、そのソースである上記１項に記載のメモ
リ。 ３． 上記各非対称トランジスタは、上記列線の１つの
線に接続されているソースと、上記列線に隣接する線に
接続されているドレインとを有している上記１項に記載
のメモリ。 ４． 上記非対称トランジスタの少なくとも４つは、上
記列線の共通の線に接続されているソースもしくはドレ
インを有し、上記４つのトランジスタは上記複数の行の
１つの行からの２つの上記非対称トランジスタと、上記
複数の行の別の行からの２つの上記非対称トランジスタ
とからなり、ある共通の行内の上記４つのトランジスタ
の１つはある共通の行内の上記非対称トランジスタの１
つだけのプログラミング側が上記共通列線に接続される
ように配向されている上記１項に記載のメモリ。 ５． 上記４つのトランジスタは、Ｘセル構成に配列さ
れている上記４項に記載のめもり。 ６． 上記各非対称トランジスタは高電圧タンク内に収
納され、上記高電圧タンクは上記各非対称トランジスタ
のソース及びドレインの導電型と同一の導電型であって
上記関連非対称トランジスタのソース及びドレインを取
り囲む半導体材料より低い電圧に接続され、逆バイアス
されたｐｎ接合を形成している上記５項に記載のメモ
リ。

【００３９】７． 上記選択消去回路は、正電圧と、負
電圧と、上記負電圧を上記２つの非対称トランジスタの
選択された１つのプログラミング側に関連している上記
列線の１つの線に接続し、上記正電圧を上記２つのトラ
ンジスタの選択された１つに関連している上記行線に接
続する回路とを備えている上記１項に記載のメモリ。 ８． 上記負電圧は接地電圧より低く、上記正電圧は上
記接地電圧より高い上記７項に記載のメモリ。 ９． 上記負電圧の絶対値は、上記正電圧に実質的に等
しい上記７項に記載のメモリ。 １０． 上記各非対称トランジスタは高電圧タンク内に
収納され、上記高電圧タンクは上記各非対称トランジス
タのソース及びドレインの導電型と同一の導電型であっ
て上記関連非対称トランジスタのソース及びドレインを
取り囲む半導体材料より低い電圧に接続され、逆バイア
スされたｐｎ接合を形成している上記９項に記載のメモ
リ。

【００４０】１１． 上記フラッシュ書込み回路は、正
電圧と、負電圧と、上記負電圧を全ての上記列線に接続
し、上記正電圧を全ての上記行線に接続する回路とを備
えている上記１項に記載のメモリ。 １２． 上記負電圧は接地電圧より低く、上記正電圧は
上記接地電圧より高い上記７項に記載のメモリ。 １３． 上記負電圧の絶対値は、上記正電圧に実質的に
等しい上記７項に記載のメモリ。 １４． 上記読出し回路は、正の読出し電圧と、負の読
出し電圧と、上記正の読出し電圧を上記非対称トランジ
スタの選択された１つの線に関連している上記行線の１
つに接続し、上記負の読出し電圧を上記行線の残余の線
に接続する回路と、上記非対称トランジスタのソース及
びドレインのチャネルにまたがって電圧を印加して上記
非対称トランジスタが導通しているか否かを決定する感
知回路とを備えている上記１項に記載のメモリ。

【００４１】１５． 上記各非対称トランジスタは高電
圧タンク内に収納され、上記高電圧タンクは上記各非対
称トランジスタのソース及びドレインの導電型と同一の
導電型であって上記関連非対称トランジスタのソース及
びドレインを取り囲む半導体材料より低い電圧に接続さ
れ、逆バイアスされたｐｎ接合を形成している上記１４
項に記載のメモリ。 １６． 上記負の読出し電圧は接地である上記１４項に
記載のメモリ。 １７． 上記負の読出し電圧は接地電圧より低い電圧で
あり、上記正の読出し電圧は上記接地電圧より高い上記
１４項に記載のメモリ。 １８． 第１の導電型の半導体サブストレートの表面上
に行及び列に配列されているＥＥＰＲＯＭメモリセルの
メモリアレイを有するフラッシュＥＥＰＲＯＭメモリに
おいて、メモリセルの各々は、内部に画定されているチ
ャネルを有する活動領域と、上記チャネル領域の一方の
側の上記活動領域内に画定されているソース領域と、上
記ソース領域とは反対の上記チャネル領域の他方の側に
形成されているドレイン領域と、上記チャネル領域の一
部分の上に伸びている制御ゲート部分と、上記ソース及
びドレイン領域の一方の上に伸びているトンネルダイオ
ード部分とを有する浮遊ゲート構造と、上記トンネルダ
イオード部分と上記活動領域との間に配置され、それを
通してファウラ・ノルトハイムトンネリングを可能にす
るトンネル酸化物層と、上記制御ゲート部分と上記チャ
ネル領域との間に配置されているゲート酸化物と、上記
浮遊ゲート構造の上に配置され、レベル間酸化物の層に
よって上記浮遊ゲート構造から分離されている制御ゲー
ト構造とを備え、上記制御ゲート構造は、上記浮遊ゲー
ト構造の上記制御ゲート部分によって覆われない上記チ
ャネル領域の実質的に全てを覆う重なり部分を有し、上
記制御ゲート構造の上記重なり部分は、上記浮遊ゲート
構造の上記制御ゲート部分が重なっている上記制御ゲー
ト構造の部分によって形成されている浮遊ゲートセルと
直列のパストランジスタを形成していることを特徴とす
るフラッシュＥＥＰＲＯＭメモリ。

【００４２】１９． 上記浮遊ゲート構造のトンネルダ
イオード部分は、上記ソース領域の上に伸びている上記
１８項に記載のメモリ。 ２０． 上記ソース領域は、第１の導電型材料とは反対
の第２の導電型材料でドープされ、上記チャネル領域と
境を接している第１のドープされた領域と、上記第２の
導電型材料でドープされ、上記第１のドープされた領域
に接して配置されているトンネルダイオード領域と、上
記第１のドープされた領域とは反対の上記トンネルダイ
オード領域に接して配置されている上記第２の導電型材
料の第２のドープされた領域とを備え、上記浮遊ゲート
構造の上記トンネルダイオード部分は上記トンネルダイ
オード領域の上に伸び、上記トンネル酸化物層によって
上記トンネルダイオード領域から分離されており、上記
トンネルダイオード領域は上記第１及び第２のドープさ
れた領域よりも高い抵抗を有している上記１９項に記載
のメモリ。

【００４３】２１． 上記浮遊ゲート構造は、上記トン
ネルダイオード部分と上記制御ゲート部分との間に配置
され、且つ上記活動領域の外側に配置されている結合部
分を含む上記１８項に記載のメモリ。 ２２． 上記ゲート酸化物層は、上記トンネル酸化物層
より厚い上記１８項に記載のメモリ。 ２３． 上記浮遊ゲート構造は多結晶シリコン材料の第
１の層を備え、上記制御ゲート構造は多結晶シリコン材
料の第２の層を備え、上記第２の多結晶シリコン層は上
記第１の多結晶シリコン層の実質的に全ての縁に重なっ
て上記浮遊ゲート構造を形成している上記１８項に記載
のメモリ。 ２４． 上記浮遊ゲート構造は導電性材料の第１の層を
備え、上記制御ゲート構造は導電性材料の第２の層を備
え、上記制御ゲート構造の上記重なりの部分の幅は上記
第１の層の厚みの３倍より大きい上記１８項に記載のメ
モリ。 ２５． 上記制御ゲート構造の上記重なりの部分は、上
記浮遊ゲート構造から外向きに、上記浮遊ゲート構造の
上記トンネルダイオード部分とは反対の側の上記チャネ
ル領域に伸びている上記１８項に記載のメモリ。

【００４４】２６． 上記活動領域は第１の導電型の第
１のタンク内に配列され、上記第１のタンクは上記ソー
スもしくはドレイン領域の何れかと上記タンクとの間の
半導体接合の逆バイアスを防ぐような電圧にバイアスさ
れ、上記第１のタンクは第２の導電型の第２のタンク内
に配列されていて上記第１のタンクはサブストレートか
ら分離され、上記第２のタンクは上記第１のタンクと上
記第２のタンクとの間の半導体接合の順バイアスを防ぐ
ような電圧にバイアスされている上記１８項に記載のメ
モリ。 ２７． ＥＥＰＲＯＭメモリアレイ（１０）は、行線
（２２６）と、列線（２２８）と、仮想接地線（２２
９）との間に対称アレイに接続されている複数のメモリ
セル（２２４）を含む。各メモリセルは、制御ゲートに
接続されている組合せパスゲートを含む。浮遊ゲート
（２４２）が形成され、活動領域の上に伸びる２つの部
分、即ちトンネルダイオード部分（２４４）と制御ゲー
ト部分（２４６）とを有する非積重ね構造が使用されて
いる。トンネルダイオード部分（２４４）は薄いトンネ
ル酸化物層（２４７）上に配置され、ファウラ・ノルト
ハイムトンネリングを発生させ得るトンネルダイオード
を形成している。制御ゲート部分（２４６）はトンネリ
ングが発生しないように遥かに厚い酸化物層の上に配置
されている。浮遊ゲート（２４２）の一方の側のゲート
酸化物層の上には制御ゲートの延長部分（２５２）が伸
びてパスゲート構造を形成している。パスゲート構造は
浮遊ゲートセルと直列に形成された組合せ構造である。
組合せパスゲートは、セルが選択されない時に不要に導
通することなく、浮遊ゲートセルを過消去させ得る制御
可能なしきい値を有している。

【００４５】以上に好ましい実施例を説明したが、特許
請求の範囲によって限定される本発明の思想及び範囲か
ら逸脱することなく、多くの変更、置換及び代替をなし
得ることを理解されたい。

【図面の簡単な説明】

【図１】ＥＥＰＲＯＭのブロック線図である。

【図２】アレイの回路図である。

【図３】金属レベルを取り除いたアレイのセルレイアウ
トの概要図である。

【図４】Ｘセルレイアウト内の１組のセルの詳細図であ
る。

【図５】ＥＥＰＲＯＭメモリセルの１つの断面図であ
る。

【図６】図５のトランジスタの等価回路である。

【図７】セルの断面図であって、高電圧タンクを示す図
である。

【図８】本発明の非対称セルを使用したＨセルレイアウ
トの回路図である。

【図９】Ｈセル構成のレイアウトの平面図である。

【図１０】アレイの代替実施例の回路図である。

【図１１】アレイの代替実施例のセルレイアウトの平面
図である。

【図１２】ＥＥＰＲＯＭメモリセルの１つの断面斜視図
である。

【図１３】ＥＥＰＲＯＭメモリセルの等価メモリの回路
図である。

【図１４】メモリセルの断面図であって、高電圧タンク
を示す図である。

【図１５】各セルに必要な種々の電圧レベルを供給する
ための電気回路のブロック線図である。

【図１６】アレイの各語線を駆動するための回路の回路
図である。

【符号の説明】

１０ メモリセルのアレイ １２ 行デコーダ／レベルシフタ １４ 列デコーダ／レベルシフタ／センス増幅器 １６ 制御／チャージポンプ回路 １８ Ｉ／Ｏインタフェース ２０ アドレスバス ２２ データバス ２４ メモリセル ２６ 語線 ２８ 列（ビット）線 ３０ Ｘセルノード ３４ 拡散領域 ３６ ソース／ドレイン領域 ３８ 浮遊ゲート構造 ４０ 接点 ４４ 浮遊ゲート ５０、５２、５６、５８ トランジスタ ６０、６２、６４、６６ リーチスルー領域 ７０ サブストレート ７２、７４ ゲート酸化物層 ７６ 浮遊ゲート ７８ 制御ゲート ８０ ソース領域 ８２ ドレイン領域 ８４、８６ 軽くドープされた領域 ８８ リーチスルー領域 ９０ チャネル領域 ９２ 酸化物の層 ９３ ドレイン ９４ 浮遊ゲート ９６ ボディ抵抗 ９８ トンネルダイオード １００ 制御ゲート １０２ ソース １０４ ｎ−ウェル １０６ ｐ−領域 １０８ 浮遊ゲート １１０ 制御ゲート １１４ チャネル領域 １１６ ソース／ドレイン領域 １１８、１２０ 接点領域 １２８、１３０ 行線 １３２ 列線 １３４ 仮想接地線 １３６、１３８、１４０、１４２、１４６、１４８、１
５０、１５２メモリセル １４４ ノード １６０、１６２、１６４、１６６ トランジスタ １６８、１７０、１７２、１７４ 共通拡散領域 １７５、１７６、１７８、１８０ 接点 １８４、１８８ 浮遊ゲート １８６、１９０ 制御ゲート １９２、１９４、１９６、１９８ リーチスルー領域 ２２４ ＥＥＰＲＯＭトランジスタセル ２２６ 語線 ２２８ 列線 ２２９ 仮想接地線 ２３０、２３２、２３４、２３６ メモリセルトランジ
スタ ２３８ ソース拡散領域 ２４０ ドレイン拡散領域 ２４２ 浮遊ゲート構造 ２４４ トンネルダイオード部分 ２４６ 制御ゲート部分 ２４７ トンネル酸化物層 ２５０ 制御ゲート ２５２ 制御ゲートの重なり（延長）部分 ２５４、２５６ 語線 ２５８、２６０ 接点 ２６２ ビット線 ２６４ 仮想接地線 ２７０ ｐ−サブストレート ２７２ ｎ−タンク ２７４ ｐ−タンク ２７６ 燐注入領域 ２７８ 酸化物層 ２８０ ｎ＋領域 ２８４ チャネルの側 ２８８ 制御ゲートの延長部分の外側の縁 ２９０ パストランジスタ ２９２ 浮遊ゲートトランジスタ ２９４ トンネルダイオード ３００ ｎ＋接点領域 ３０２ ｐ＋接点領域 ３５６、３５７、３５８ チャージポンプ ３７２ インバータ ３７４、３７６ 電界効果トランジスタ ３７７、３９２ ｎチャネルトランジスタ ３７８、３７９、３８０、３９０、３９４、３９６、３
９８ ｐチャネルトランジスタ ３８８ 出力コンデンサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル シー スメリング アメリカ合衆国 テキサス州 77459 ミ ズーリー シテイ オイスタ クリーク ドライヴ 8115 (72)発明者 ジュリオ ジー マロッタ イタリー 02100 リエッチ ヴィア デ イ ミルチ ９ (72)発明者 ジオヴァンニ サンチン イタリー 02010 エッセ ルフィナ リ エッチ ヴィア ダキリオ 10 (72)発明者 モウスミ バット アメリカ合衆国 テキサス州 78705 オ ースチン ウェスト ストリート 1008─ 25─１─２ アパートメント 107

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリアレイを有する電気的に消去可能
   な、電気的にプログラム可能な読出し専用メモリにおい
   て、上記メモリアレイは、 行及び列に配列されている複数の非対称蓄積トランジス
   タと、複数の行線と、複数の列線と、フラッシュ書込み
   回路と、選択消去回路と、読出し回路とを備え、上記メ
   モリアレイは、 上記非対称トランジスタは、制御ゲートと、チャネルに
   よって分離されているソース及びドレインと、浮遊ゲー
   トとを有し、上記非対称トランジスタは、上記チャネル
   のプログラミング側を構成している上記チャネルの一方
   の側だけからファウラ・ノルトハイムトンネリングによ
   ってプログラムされるように動作可能であり、 上記複数の行線は、それぞれ上記非対称トランジスタの
   上記行の１つに関連付けられていて、関連非対称トラン
   ジスタの制御ゲートに接続され、 上記複数の列線は、それぞれ上記非対称トランジスタの
   上記列の１つに関連付けられており、 上記各非対称トランジスタは、上記列線の１つの線に接
   続されているソースと、上記列線の別の線に接続されて
   いるドレインとを有し、同一の行内の上記非対称トラン
   ジスタの少なくとも２つは上記列線の共通の線に接続さ
   れているソースもしくはドレインの一方を有していて、
   上記少なくとも２つの非対称トランジスタの１つだけの
   プログラミング側が上記共通列線に接続され、 上記フラッシュ書込み回路は、実質的に全ての上記非対
   称トランジスタの浮遊ゲートを負に帯電させ、 上記選択性消去回路は、上記少なくとも２つの非対称ト
   ランジスタの選択された１つから電荷を選択的に除去
   し、 上記読出し回路は、上記少なくとも２つの非対称トラン
   ジスタの選択された１つの上記浮遊ゲートが負に帯電し
   ているか否かを選択的に決定することを特徴とする電気
   的に消去可能な、電気的にプログラム可能な読出し専用
   メモリ。