JP7143326B2 - 半導体装置 - Google Patents

Description

本開示は、単一ポリ不揮発メモリセルに関する。

半導体メモリ装置は、様々な電子装置における使用のためにより一般的になっている。例えば、不揮発性メモリ（non-volatile memory：ＮＶＭ）は、携帯機器等に広く使用される。

一般に、ＮＶＭは、再書き込み可能な（multi-time programmable：ＭＴＰ）メモリと、１回だけ書き込み可能な（one-time programmable：ＯＴＰ）メモリとに分類される。ＭＴＰメモリは、複数回読み出し可能であるとともに、複数回書き込み可能である。ＯＴＰでは消去動作は不要であるが、ＭＴＰでは消去動作のための消去用領域が必要である。

ＮＶＭにも種類があるが、その一つとして、追加の製造工程を削減できる単一ポリＮＶＭが提案されている。単一ポリＮＶＭでは、ポリシリコンの単一の層を有する電荷蓄積フローティングゲートが形成される。単一ポリＮＶＭは、通常のＣＭＯＳプロセスと互換性があるので、マイクロコントローラ等への組み込みメモリ（embedded memory）として応用される。

米国特許出願公開第２０１７／０２０７２２８号明細書 米国特許第６７１１０６４号明細書

特許文献１において、ＭＴＰの例として、図７Ｂにワード線ＷＬ方向に並ぶ２つのメモリセル領域が示されている。ここで、フローティングゲート１１０ａ及び１１４ａと、選択ゲートは、ワード線ＷＬと同じ方向に延びるように形成されている。更に、ワード線ＷＬ方向（図の左右方向）に隣接する２つのメモリセル領域において、ソース領域７００及び７０２がそれぞれ形成されている。

また、特許文献２においても、図２に、隣接する複数のメモリセル領域が示されている。ここでも、フローティングゲート電極１２２及び緒選択ゲート１２４は、ワード線方向（図の左右方向）に延びるように形成されている。更に、電気的には互いに接続されているが、各メモリセルおいてソース線１４２の個別の領域がそれぞれソース領域として用いられる構成である。

以上は、ＯＴＰであっても同様である。また、ＭＴＰについては、更に消去線が必要である。特許文献１では、消去線はドレイン領域１１１の上側に設けられ、ワード線方向に一定の幅を有するライン状に設定されている。特許文献２では、ワード線方向に隣接するセルの間に、ワード線と垂直な方向にライン状に消去領域が設けられている（消去ゲート電極１２０）。この結果、消去領域を設けるために、ライン状に面積を確保することが必要になる。

以上のようなレイアウトは、メモリセルの面積を大きくする原因となっている。これに対し、一般に、メモリセル領域は小さいほどコスト面等において有利である。

従って、本開示の目的は、メモリセル領域の面積が縮小されたＮＶＭ等の半導体装置を実現することである。

上記の課題を解決するため、本願発明者らは、個々のメモリセルがそれぞれ備えているソース領域等の構成要素について、複数のメモリセル領域によって共有することを着想した。また、そのために、選択ゲート及びフローティングゲートをワード線方向に対して角度を有する方向に延びる形で設けることを着想した。

具体的に、本開示の半導体装置において、半導体基板上に、第１のメモリセル及び第２のメモリセルが配置されている。第１のメモリセルは、第１のソース領域と第１のドレインとの間に、第１の選択ゲート及び第１のフローティングゲートが直列に配置された構成を含む。第２のメモリセルは、第２のソース領域と第２のドレインとの間に、第２の選択ゲート及び第２のフローティングゲートが直列に配置された構成を含む。第１のメモリセルと、第２のメモリセルとは、第１の方向に隣接している。第１の方向に延び、第１の選択ゲート及び第２の選択ゲートに接続される第１の信号線を更に備える。第１のソース領域及び第２のソース領域は、第１の領域を共有して構成されている。第１の選択ゲートは、第１の方向とは異なる方向に延びている。

尚、第１のメモリセルは、第１の消去領域を備え、第１の消去領域には、前記第１のフローティングゲートが延長されてても良い。

また、半導体基板上に、第１及び第２のメモリセルと同様に構成され、第１の方向に隣接する第３及び第４のメモリセルを更に備えていても良い。この場合に、第３及び第４のメモリセルのソース領域は、第２の領域を共有して構成されている。第１の領域と、第２の領域とは、異なる領域である。更に、第１の方向とは異なる第２の方向について、第１のメモリセルと、第３のメモリセルとは隣接する。

また、第１の選択ゲートと、第３の選択ゲートとは、電気的に接続されていても良い。

本開示の半導体装置によると、複数のメモリセルによってソース領域を共有することにより、装置の面積が縮小される。

図１は、本開示の第１の実施形態におけるメモリセルの構成を模式的に示す平面図である。 図２は、図１におけるA-A'線及びB-B'線における断面を模式的に示す図である。 図３は、本開示の第２の実施形態におけるメモリセルの構成を模式的に示す平面図である。 図４は、図３におけるA-A'線及びB-B'線における断面を模式的に示す図である。 図５は、本開示の第３の実施形態におけるメモリセルの構成を模式的に示す平面図である。 図６は、図５におけるA-A'線及びB-B'線における断面を模式的に示す図である。 図７は、本開示の第４の実施形態におけるメモリセルの構成を模式的に示す平面図である。 図８は、図７におけるA-A'線及びB-B'線における断面を模式的に示す図である。 図９は、本開示の第５の実施形態におけるメモリセルの構成を模式的に示す平面図である。 図１０は、図９におけるA-A'線における断面を模式的に示す図である。 図１１は、本開示の第６の実施形態におけるメモリセルの構成を模式的に示す平面図である。 図１２は、図１１におけるA-A'線及びB-B'線における断面を模式的に示す図である。

以下、本開示の実施形態について、図面を参照して説明する。

（第１の実施形態）
図１は、本実施形態の半導体メモリ装置におけるメモリセルのレイアウトを示す模式的な平面図である。図２は、図１におけるA-A'線及びB-B'線における断面を模式的に示す断面図である。

図１において、破線の四角形により囲った範囲が一つのメモリセル領域１に対応する。図１及び図２に示す通り、半導体メモリ装置には、半導体基板に設けられた活性領域２と、半導体基板上に形成されたゲート電極である選択ゲート４及びフローティングゲート５と、第１の配線層であるソース信号線６、ワード信号線８及びビット線接続部１２とがレイアウトされている。また、図２に示すように、第１の配線層の上方に、第２の配線層としてビット線１０が設けられている。但し、図１においては、図を見やすくするために、ビット線１０の形状の図示は省略し、図面上部に符号１０によりビット線の幅を示している。ビット線１０は、この幅の配線として、図面において上下方向に延びて形成されている。

尚、本実施形態では、ビット線１０は、図面の縦方向に直線的に配置し、それぞれのメモリセルのドレイン部において接続する構成である。しかし、必要に応じて配線幅を細くし且つ蛇行した配線とすること、また、ビット線を分割することも可能である。配線幅を細くすることにより、配線容量を低減し、ビット線容量への充放電電流を低減して、動作を高速化すること等も可能である。

活性領域２は、半導体基板におけるＰ型ウェル１６又はＰ型ウェル１７中に、分離領域３によって区画されてＮチャネル型として形成されている。選択ゲート４及びフローティングゲート５は、Ｐ型ウェル１６又はＰ型ウェル１７上に、ゲート絶縁膜１９を介して形成されている。

A-A'線の断面には、主に読み出し部及び書き込み部が示されている。選択ゲート４におけるフローティングゲート５と反対側に、活性領域２の一部であるソース領域２１が配置されている。ソース領域２１には、ソースコンタクト７を介してソース信号線６が電気的に接続されている。フローティングゲート５における選択ゲート４と反対側には、活性領域２の一部であるドレイン領域２３が配置されている。ドレイン領域２３には、ドレインコンタクト１３を介して第１の配線層の一部であるビット線接続部１２が接続され、更に、層間コンタクト１１を介して第２の配線層であるビット線１０が接続されている。選択ゲート４とフローティングゲート５との間にも、活性領域２の一部である拡散接続領域２２が配置されている。

選択ゲート４は、図１に示すゲートコンタクト９を介して、ワード信号線８と電気的に接続されている。このことを、図２では破線による接続として示している。

また、フローティングゲート５、拡散接続領域２２及びドレイン領域２３を含むフローティングゲートトランジスタについて、選択ゲート４、ソース領域２１及び拡散接続領域２２を含む選択ゲートトランジスタよりもデプレッション側に設定してもよい。これにより、過消去することなく動作可能になる。

B-B'線の断面には、主に消去部が示されている。フローティングゲート５は消去部における活性領域２の一部である消去領域２４にまで延長されている（両断面におけるフローティングゲート５Ａ及び５Ｂを結ぶ破線は、電気的接続を示している）。消去領域２４には、消去コンタクト１５を介して消去信号線１４が電気的に接続されている。消去領域２４は、Ｐ型ウェル１７中にＮチャネル型に形成されている。消去領域２４のゲート部２４ａは、デプレッション側に設定して、消去を容易にすることもできる。

本実施形態のレイアウトにおいて、図１に示す通り、選択ゲート４及びフローティングゲート５の延びる方向は、ワード信号線８の方向に対して斜めになっている。図１の例では、４５°又は１３５°の角を成している。これにより、方形のメモリセルの角にソース領域を配置し、複数のメモリセルによってソース領域２１、消去領域２４を共有することが可能となる。この結果、メモリセルの面積を縮小できる。尚、４５°又は１３５°には限らず、デザインルールによっては別の角度とする方がメモリセル面積を縮小できる場合もある。例えば、３０°又は１５０°としてもよいし、他の値でも良い。

具体的に、図１において、破線により囲って示す１つのメモリセル領域１と、順にその左、下及び左下に配置されているメモリセル領域１ａ、１ｂ及び１ｃとを考える。言い換えると、ワード信号線８の方向及びビット線１０の方向に２×２に並ぶ４つのメモリセル領域と考える。メモリセル領域１は、左下の角付近にソース領域２１が配置されたレイアウトを有する。これに対し、メモリセル領域１ａ、１ｂ及び１ｃでは、同じソース領域２１がそれぞれ右下、左上及び右上となるレイアウトを有している。これにより、これら四つのメモリセル領域は、同じ活性領域を利用して形成されているソース領域２１を各メモリセルにおけるソース領域として共有することができ、個々のメモリセル領域に個別にソース領域２１を設けるレイアウトに比べて、面積を縮小することができる。

以上の配置は、隣接するメモリセル領域同士が、互いの境界を対称軸として、線対称状に構成されていることにより実現している。例えば、メモリセル領域１では、選択ゲート４及びフローティングゲート５は、左上から右下（図１において。以下同じ）に向かう斜め方向に延びており、フローティングゲート５の方が上に位置している。これに対し、ワード信号線８方向に隣接するメモリセル領域１ａでは、両ゲートは右上から左下に向かう斜め方向に延びており、フローティングゲート５の方が上に位置している。更に、ビット線１０方向に隣接するメモリセル領域１ｂでは、両ゲートは右上から左下に向かう斜め方向に延びており、選択ゲート４の方が上に位置している。メモリセル領域１ｃでは、両ゲートは左上から右下に向かう斜め方向に延びており、選択ゲート４の方が上に位置している。このような形で、隣接するメモリセル同士は、互いの境界を対称軸として、線対称状に構成されている。尚、ソース領域は、隣接するメモリセル領域同士の境界の一方に偏って（本実施形態では、四角形状のメモリセル領域の角の部分）に配置されている。

また、ソース領域２１を共有し、ワード信号線８方向に隣接する２つのメモリセル領域において、選択ゲート４は互いに接続されて、両方の領域に亘って延びる一体のゲートを構成している。当該２つのメモリセルにおいて選択ゲート４の延びる方向が異なるので、一体のゲートはＬ字型に曲がった形状となっている。

また、メモリセル領域１は、右下の角付近に、活性領域２を用いて形成された消去領域２４が配置されたレイアウトを有する。これに対し、メモリセル領域１ｂでは、消去領域２４が右上に配置されている。更に、メモリセル領域１及び１ｂのそれぞれ図で右には、それぞれ消去領域２４を左下及び左上に有するメモリセル領域１ｄ及び１ｅが設けられている。従って、メモリセル領域１及び１ａを含むが、ソース領域２１を共有する前記４つとは異なる４つのメモリセル領域によって、同じ消去領域２４が共有されている。これによっても面積を縮小している。

また、ドレイン領域２３については、メモリセル領域１と、その上のメモリセル領域（範囲の図示はしていない）との２つのメモリセル領域により共有している。つまり、ソース信号線６とは交差する方向に隣接する２つのメモリセルによって１つのドレイン領域２３を共有している。この点も、面積縮小には貢献する。

尚、ここでは消去部を含むＭＴＰの構成を示しているが、これには限らない。他の種類のメモリ装置、例えば消去部を備えないＯＴＰにおいても、ソース領域２１、ドレイン領域２３を共有して面積を縮小することができる。

尚、本実施形態において説明したような、ドレイン部を複数のメモリセルにより共有化したレイアウトは、面積縮小の観点において有用であるが、必須ではない。ドレイン部の共有化を行わず、各メモリセルにそれぞれドレイン部を配置する構成も可能である。

（メモリ装置の動作）
読み出し動作の一例としては、選択ゲート４を選択（つまり、ゲート電圧を印加）し、フローティングゲートトランジスタのオン又はオフを判別して、０又は１を読み取る。

書き込み動作としては、選択ゲート４を選択し、電流を流すことにより、ホットキャリアによってフローティングゲート５に電荷を与えてフローティングゲートトランジスタの状態を変化させる。

消去動作の際には、消去領域２４に高電圧を印加することにより、フローティングゲート５からＦＮ（Fowler-Nordheim）電流によって電荷を引き抜き、リセットする。この際、消去領域２４を共有する複数のメモリセルが同時に消去される。但し、必要に応じて、複数のメモリセルの消去領域を互いに電気的に分離することも可能である。

尚、消去部を備えないＯＴＰの場合は、ＵＶ（紫外線）を利用した消去動作を利用することができる。

（第２の実施形態）
次に、第２の実施形態の半導体装置を説明する。図３は、本実施形態の半導体メモリ装置におけるメモリセルのレイアウトを示す模式的な平面図である。図４は、図３におけるA-A'線及びB-B'線における断面を模式的に示す断面図である。

図３及び図４において、基本的な構成要素は、第１の実施形態の図１及び図２と同様であり、対応する構成要素には同一の符号を付している。尚、ここでも、ビット線については図面上部に幅を示すのみとしている。

本実施形態においても、４つのメモリセル領域によってソース領域２１を共有している。具体的に、本実施形態においても、メモリセル領域１、１ａ、１ｂ及び１ｃにより、これらの中心に位置する同じソース領域２１を共有しており、これによって半導体装置の面積が縮小されている。

また、消去部注入領域２３についても、４つのメモリセル領域によって共有されている。具体的に、メモリセル領域１及び１ａと、図３においてそれぞれ上に隣接するメモリセル領域１ｄ及び１ｅとの４つのメモリセル領域によって、これらの中心に位置する１つの消去部注入領域２３が共有されている。これによっても、半導体装置の面積が縮小されている。

本実施形態について、第１の実施形態との相違点は、消去部の配置である。

第１の実施形態では、図１において左下にソース領域２１を有するメモリセル領域１は、右下に消去部注入領域２３を有している。この配置であることから、４つのメモリセル領域（例えばメモリセル領域１、１ａ、１ｂ及び１ｃ）に共有されるソース領域２１と、他の４つのメモリセル領域（例えばメモリセル領域１、１ｂ、１ｄ及び１ｅ）に共有される消去部注入領域２３とは、ソース信号線６及びワード信号線８の方向（図１では左右方向）に並んでいる。

これに対し、本実施形態では、４つのメモリセル領域（例えばメモリセル領域１、１ａ、１ｂ及び１ｃ）に共有されるソース領域２１と、４つのメモリセル領域（例えばメモリセル領域１、１ｂ、１ｄ及び１ｅ）消去部注入領域２３とは、ビット線１０方向（図３では上下方向）に並んでいる。

本実施形態においても、複数のメモリセル領域がソース領域２１、ドレイン領域２３、消去部注入領域２３等を共有することによって半導体装置の面積を縮小する効果が発揮される。また、メモリセルの動作については、第１の実施形態と同様である。

また、デザインルール等により、第１の実施形態のレイアウトよりも、本実施形態のレイアウトの方が面積を縮小できる場合がある。

（第３の実施形態）
次に、第３の実施形態の半導体装置を説明する。図５は、本実施形態の半導体メモリ装置におけるメモリセルのレイアウトを示す模式的な平面図である。図６は、図５におけるA-A'線及びB-B'線における断面を模式的に示す断面図である。

図３及び図４において、基本的な構成は、第１の実施形態の図１及び図２と同様であり、対応する構成要素には同一の符号を付している。尚、ここでも、ビット線１０については、図面上部に幅を示すのみとしている。図５に示す通り、ビット線１０の幅は、第１の実施形態の場合に比べて広くなっている。これは、本実施形態では、ビット線１０方向に隣接するメモリセル領域同士におけるドレインコンタクト１３の位置が、ワード信号線８の方向にズレを有することに対応するためである。

第１の実施形態では、メモリセル領域は、長方形状である。これに対し、本実施形態では、メモリセル領域１は、ビット線１０の方向に並ぶメモリセル領域同士の境界が斜めになった台形状となっている。但し、ここで言うようなメモリセル領域の形は、ひと揃いの構成要素を含む領域を便宜的に囲んだ形状にすぎない。従って、境界を斜めに引く代わりに階段状として、太いＬ字状の領域と考える等、様々な形がありうる。

また、１つのメモリセル領域１と、これに対してワード信号線８の方向に隣接するメモリセル領域１ａとは、ソース領域２１を共有している。これにより、半導体装置の面積が縮小されている。しかし、第１の実施形態とは異なり、ビット線１０に並ぶメモリセル領域同士は、ソース領域２１を共有していない。ドレイン領域２３については、ビット線１０方向にならぶ２つのメモリセル領域によって共有されている（例えば、メモリセル領域１と、メモリセル領域１ｂ）。

また、メモリセル領域１に対して、斜めの境界によりビット線１０方向に隣接するメモリセル領域１ｄは、当該メモリセル領域１ｄに対してワード信号線８方向に隣接するメモリセル領域１ｅと、ソース領域２１を共有する。ここで、メモリセル領域１及び１ａが共有するソース領域２１と、メモリセル領域１ｄ及び１ｅが共有するソース領域２１とは、異なる領域であって、且つ、同じソース信号線６に接続されている。これら２つのソース領域２１について、対応するワード信号線８は異なっている。

また、メモリセル領域１及び１ａは、消去部注入領域２３を共有している。更に、メモリセル領域１及び１ａに対してそれぞれビット線１０方向に隣接するメモリセル領域１ｂ及び１ｃについても、同じ消去部注入領域２３を共有している。

消去部注入領域２３を共有する４つのメモリセル領域を１つの単位（図５では、６角形となっている。各メモリセル領域の取り方によっては、１単位で８角形となる場合もある）として見ると、この単位が、半分ずつ交互にずれて配置されている。つまり、メモリセル領域１、１ａ、１ｂ及び１ｃを１単位としたとき、ビット線１０方向に見ると、１単位の半分（つまり、メモリセル領域が一つ分）だけ重複するようにずれた位置に、１単位（４つ）のメモリセル領域が配置されている。

デザインルール等によっては、このような配置とすることによって、より半導体装置の面積を小さくすることができる。

尚、本実施形態では、半分ずつ交互にずれて配置された各メモリセルのワード信号線８を別々のワード信号線８とした構成であるが、これを電気的に同一のワード信号線８とすることも可能である。この場合は、同一のワード信号線８により同時に選択されるメモリセルは、別のビット信号線１０に接続する必要がある。このように別のビット信号線に接続されるようにする構成とすると、１つのビット信号線に接続されるメモリセルが少なくなるので、高速動作、低消費電力とすることが可能である。

尚、ここでは消去部を有するＭＴＰとして説明したが、消去部を備えないＯＴＰとすることも可能である。この場合も、４つのメモリセル領域を１つの単位と考えることはできる。例えば、ソース領域２１又はドレイン領域２３を共有するメモリセル領域１、１ａ、１ｂ及び１ｃ等である。

本実施形態でも、選択ゲート４及びフローティングゲート５がワード信号線８方向に対して斜めに延びていること、隣接するメモリセル同士が線対称状の構成を有していること等は、第１の実施形態と同様である。

（第４の実施形態）
次に、第４の実施形態の半導体装置を説明する。図７は、本実施形態の半導体メモリ装置におけるメモリセルのレイアウトを示す模式的な平面図である。図８は、図７におけるA-A'線及びB-B'線における断面を模式的に示す断面図である。

図７及び図８において、基本的な構成は、第３の実施形態の図５及び図６と同様であり、対応する構成要素には同一の符号を付している。

本実施形態では、選択ゲート４が、ワード信号線８方向に連続して形成されている。まず、第３の実施形態と同様に、ソース領域２１を共有する２つのメモリセル領域同士（例えば、メモリセル領域１と１ａ）では、選択ゲート４は連続して一体に形成されている。これに対し、本実施形態の場合、更に、ソース領域２１を共有しないメモリセル領域の間でも選択ゲート４が連続して形成されている。例えば、メモリセル領域１と、これに対して斜めの境界でビット線１０方向に隣接するメモリセル領域１ｄとにおいても、選択ゲート４が連続している。結果として、選択ゲート４は、折れ曲がって方向を変えながら全体としてはワード信号線８方向に連続して延びている。

このようにすると、ビット線１０方向に並ぶ２つのメモリセル領域（例えば１と１ｄ）について、それぞれの選択ゲート４が電気的に接続されているので、同じワード信号線８を用いることができる。従って、第３の実施形態（図５）の場合に比べて、ワード信号線８の本数を半分に減らすことができる。これにより、ワード信号線８を構成する第１配線層の引き回しに余裕ができるのでレイアウトがしやすくなり、更にはメモリセル領域を縮小できる。

尚、ワード信号線８の数が半分になった代わりに、ビット線は２倍の数が必要になる。つまり、第３の実施形態（図５）の場合、メモリセル領域１及び１ｄについて、同じビット線１０を用い、２つのワード信号線８によりそれぞれのメモリセル領域に対応している。これに対し、本実施形態では、１つのワード信号線８をメモリセル領域１及び１ｄに用いるので、ビット線１０に加えてビット線１０Ｂ（ビット線１０と同様に、図７の上部に幅のみを示している）を用いることが必要になる。従って、ビット線１０を構成する第２配線層については密度が増すが、単純な形状であるので形成しやすい。また、複数の層を含む設計の自由度が増すので好ましい。

また、選択ゲート４を複数のメモリセル領域に亘って連続して形成するので、分離する場合よりもメモリセル領域と縮小することができる。

尚、本実施形態においても、消去部注入領域２３を４つのメモリセル領域（例えば、メモリセル領域１、１ａ、１ｂ及び１ｃ）により共有している。

（第５の実施形態）
次に、第５の実施形態の半導体装置を説明する。図９は、本実施形態の半導体メモリ装置におけるメモリセルのレイアウトを示す模式的な平面図である。図１０は、図９におけるA-A'線及びB-B'線における断面を模式的に示す断面図である。

図９及び図１０において、基本的な構成は、第４の実施形態の図７及び図８と同様であり、対応する構成要素には同一の符号を付している。

本実施形態は、第４の実施形態に対して、消去部注入領域２３を備えない点が異なる構成である。つまり、本実施形態の半導体装置は、ＯＴＰである。

ここでは、ＭＴＰである第４の実施形態から消去部注入領域２３を削除し、フローティングゲート５が消去部注入領域２３の部分まで延長されていた部分も除いたようなレイアウトである。しかしながら、これらを削除したことに対応して、よりレイアウトの設計を最適化し、更にメモリセル領域を縮小することも可能である。

ＯＴＰである本実施形態の半導体装置では、消去動作（リセット動作）としては、ＵＶによる消去等が可能である。

（第６の実施形態）
次に、第６の実施形態の半導体装置を説明する。図１１は、本実施形態の半導体メモリ装置におけるメモリセルのレイアウトを示す模式的な平面図である。図１２は、図１１におけるA-A'線及びB-B'線における断面を模式的に示す断面図である。

これまでに説明した実施形態では、選択ゲート４、フローティングゲート５等がワード信号線８の方向に対して斜めに（例えば４５°、１３５°に）延びるように設けられている構成である。これに対し、本実施形態では、選択ゲート４、フローティングゲート５がワード信号線８の方向に対して９０°の方向に延びるように設けられている。

本実施形態において、メモリセル領域１では、図１１において左端にソース領域２１が配置され、右に向かって選択ゲート４、フローティングゲート５が並び、右端にドレイン領域２３が配置されている（図１２を参照）。また、メモリセル領域１の左隣のメモリセル領域１ａでは、右端にソース領域２１が配置され、左に向かって選択ゲート４、フローティングゲート５、ドレイン領域２３と並んでいる。これにより、メモリセル領域１及び１ａはソース領域２１を共有しており、半導体装置の面積を縮小することができる。

尚、メモリセル領域１及び１ａの選択ゲート４は、図１１において下側に位置するワード信号線８にゲートコンタクト９により接続され、且つ、上側に位置するソース信号線６に対してソースコンタクト７により接続されている。

次に、メモリセル領域１の下隣のメモリセル領域１ｂは、メモリセル領域１ａと同じソース領域２１が右端である構成を有する。更に、メモリセル領域１ｂの右隣のメモリセル領域１ｅは、メモリセル領域１と同じソース領域２１が左端である構成を有する。従って、これら２つのメモリセル領域１ｂ及び１ｅもソース領域２１を共有しており、半導体装置の面積を縮小することができる。

但し、メモリセル領域１ｂ及び１ｅの選択ゲート４は、図１１において上側のワード信号線８にゲートコンタクト９により接続され、且つ、下側に位置するソース信号線６に対してソースコンタクト７により接続されている。

更に、メモリセル領域１の右隣のメモリセル領域１ｄはメモリセル領域１ａと同じレイアウトであり、図の範囲外であるが、更に右隣のメモリセル領域とソース領域を共有している。同様に、メモリセル領域１ｂの左隣のメモリセル領域１ｃはメモリセル領域１ｅと同じレイアウトであり、更に左隣のメモリセル領域とソース領域を共有している。

このように、ワード信号線８方向に並ぶメモリセル領域について、２つ一組でソース領域を共有している。ビット線１０方向に隣接する行では、ソース領域を共有する一組のメモリセル同士は、メモリセル１つぶんワード信号線８方向にズレた配置となっている。また、各ワード信号線８及びソース信号線６は、２行分のメモリセル領域に対応している。

以上のようにして、本実施形態の場合にもメモリセル領域のソース領域、ドレイン領域、消去部等を複数のメモリセルによって共有し、メモリセル（半導体装置）の面積を縮小することができる。

尚、以上では、ワード信号線８から選択ゲート４へのゲートコンタクト９は非活性領域に配置しているが、活性領域に配置することも可能である。そのようにすると、メモリセルの面積を更に縮小することも可能である。

本開示の半導体装置は、レイアウトの面積を縮小することができるので、より高密度なメモリ装置との半導体装置として有用である。

１ メモリセル領域
１ａ～１ｅ メモリセル領域
２ 活性領域
３ 分離領域
４ 選択ゲート
５、５Ａ フローティングゲート
６ ソース信号線
７ ソースコンタクト
８ ワード信号線
９ ゲートコンタクト
１０、１０Ｂ ビット線
１１ 層間コンタクト
１２ ビット線接続部
１３ ドレインコンタクト
１４ 消去信号線
１５ 消去コンタクト
１６ Ｐ型ウェル
１７ Ｐ型ウェル
１９ ゲート絶縁膜
２１ ソース領域
２２ 拡散接続領域
２３ ドレイン領域
２３ 消去部注入領域
２４ 消去領域
２４ａ ゲート部

Claims (7)

1. 半導体基板上に、第１のメモリセル及び第２のメモリセルが配置され、
   前記第１のメモリセルは、第１のソース領域と第１のドレインとの間に、第１の選択ゲート及び第１のフローティングゲートが前記半導体基板の表面に平行な向きに並んで直列に配置された構成を含み、
   前記第２のメモリセルは、第２のソース領域と第２のドレインとの間に、第２の選択ゲート及び第２のフローティングゲートが、前記半導体基板の表面に平行な向きに並んで直列に配置された構成を含み、
   前記第１の選択ゲートと前記第１のフローティングゲートとの間、及び、前記第２の選択ゲートと前記第２のフローティングゲートとの間には、それぞれ、拡散接続領域が配置され、
   前記第１のメモリセルと、前記第２のメモリセルとは、第１の方向に隣接しており、
   前記第１の方向に延び、前記第１の選択ゲート及び前記第２の選択ゲートに接続される第１の信号線を更に備え、
   前記第１のソース領域及び前記第２のソース領域は、第１の領域を共有して構成されており、
   前記第１の選択ゲートは、前記第１の方向とは異なる方向に延びていることを特徴する半導体装置。
2. 請求項１の半導体装置において、
   前記第１のメモリセルは、第１の消去領域を備え、
   前記第１の消去領域には、前記第１のフローティングゲートが延長されていることを特徴とする半導体装置。
3. 請求項１又は２の半導体装置において、
   前記第１のメモリセルと前記第２のメモリセルとの境界を対称軸として、前記第１の選択ゲートと前記第２の選択ゲートとは線対称状の向きに配置されていることを特徴とする半導体装置。
4. 請求項１～３のいずれか１つの半導体装置において、
   前記第１のメモリセルに対し、前記第１の方向とは異なる方向に隣接する他のメモリセルを更に備え、
   前記他のメモリセルは、他のソース領域と他のドレインとの間に、他の選択ゲート及び他のフローティングゲートが直列に配置された構成を含み、
   前記第１のソース領域と、前記他のソース領域とは、前記第１の領域を共有して形成されていることを特徴とする半導体装置。
5. 請求項１又は２の半導体装置において、
   半導体基板上に、第３のメモリセル及び第４のメモリセルが更に配置され、
   前記第３のメモリセルは、第３のソース領域と第３のドレインとの間に、第３の選択ゲート及び第３のフローティングゲートが直列に配置された構成を含み、
   第４のメモリセルは、第４のソース領域と第４のドレインとの間に、第４の選択ゲート及び第４のフローティングゲートが直列に配置された構成を含み、
   前記第３のメモリセルと、前記第４のメモリセルとは、前記第１の方向に隣接しており、
   前記第１の方向に延び、前記第３の選択ゲート及び前記第４の選択ゲートに接続される第２の信号線を更に備え、
   前記第３のソース領域と、前記第４のソース領域とは、第２の領域を共有して構成されており、
   前記第１の領域と、前記第２の領域とは、異なる領域であり、
   前記第１の方向とは異なる第２の方向について、前記第１のメモリセルと、前記第３のメモリセルとは隣接することを特徴とする半導体装置。
6. 半導体基板上に、第１のメモリセル及び第２のメモリセルが配置され、
   前記第１のメモリセルは、第１のソース領域と第１のドレインとの間に、第１の選択ゲート及び第１のフローティングゲートが直列に配置された構成を含み、
   前記第２のメモリセルは、第２のソース領域と第２のドレインとの間に、第２の選択ゲート及び第２のフローティングゲートが直列に配置された構成を含み、
   前記第１のメモリセルと、前記第２のメモリセルとは、第１の方向に隣接しており、
   前記第１の方向に延び、前記第１の選択ゲート及び前記第２の選択ゲートに接続される第１の信号線を更に備え、
   前記第１のソース領域及び前記第２のソース領域は、第１の領域を共有して構成されており、
   前記第１の選択ゲートは、前記第１の方向とは異なる方向に延びており、
   半導体基板上に、第３のメモリセル及び第４のメモリセルが更に配置され、
   前記第３のメモリセルは、第３のソース領域と第３のドレインとの間に、第３の選択ゲート及び第３のフローティングゲートが直列に配置された構成を含み、
   第４のメモリセルは、第４のソース領域と第４のドレインとの間に、第４の選択ゲート及び第４のフローティングゲートが直列に配置された構成を含み、
   前記第３のメモリセルと、前記第４のメモリセルとは、前記第１の方向に隣接しており、
   前記第１の方向に延び、前記第３の選択ゲート及び前記第４の選択ゲートに接続される第２の信号線を更に備え、
   前記第３のソース領域と、前記第４のソース領域とは、第２の領域を共有して構成されており、
   前記第１の領域と、前記第２の領域とは、異なる領域であり、
   前記第１の方向とは異なる第２の方向について、前記第１のメモリセルと、前記第３のメモリセルとは隣接し、
   前記第１の方向に延び、前記第１の領域及び前記第２の領域に接続される第３の信号線を更に備えることを特徴とする半導体装置。
7. 半導体基板上に、第１のメモリセル及び第２のメモリセルが配置され、
   前記第１のメモリセルは、第１のソース領域と第１のドレインとの間に、第１の選択ゲート及び第１のフローティングゲートが直列に配置された構成を含み、
   前記第２のメモリセルは、第２のソース領域と第２のドレインとの間に、第２の選択ゲート及び第２のフローティングゲートが直列に配置された構成を含み、
   前記第１のメモリセルと、前記第２のメモリセルとは、第１の方向に隣接しており、
   前記第１の方向に延び、前記第１の選択ゲート及び前記第２の選択ゲートに接続される第１の信号線を更に備え、
   前記第１のソース領域及び前記第２のソース領域は、第１の領域を共有して構成されており、
   前記第１の選択ゲートは、前記第１の方向とは異なる方向に延びており、
   半導体基板上に、第３のメモリセル及び第４のメモリセルが更に配置され、
   前記第３のメモリセルは、第３のソース領域と第３のドレインとの間に、第３の選択ゲート及び第３のフローティングゲートが直列に配置された構成を含み、
   第４のメモリセルは、第４のソース領域と第４のドレインとの間に、第４の選択ゲート及び第４のフローティングゲートが直列に配置された構成を含み、
   前記第３のメモリセルと、前記第４のメモリセルとは、前記第１の方向に隣接しており、
   前記第１の方向に延び、前記第３の選択ゲート及び前記第４の選択ゲートに接続される第２の信号線を更に備え、
   前記第３のソース領域と、前記第４のソース領域とは、第２の領域を共有して構成されており、
   前記第１の領域と、前記第２の領域とは、異なる領域であり、
   前記第１の方向とは異なる第２の方向について、前記第１のメモリセルと、前記第３のメモリセルとは隣接し、
   前記第１の選択ゲートと、前記第３の選択ゲートとは、電気的に接続されていることを特徴とする半導体装置。

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