JP2003332475A - 単層多結晶シリコンによってなる電気的に消去可能なプログラマブル読み出し専用メモリ - Google Patents
単層多結晶シリコンによってなる電気的に消去可能なプログラマブル読み出し専用メモリInfo
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 この発明は、高集積度と省電力の長所を具
え、構造が簡単である単層多結晶シリコンによってなる
電気的に消去可能なプログラマブル読み出し専用メモリ
を提供することを課題とする。 【解決手段】 Ｐ型基板中のＮ型ウエルの上に形成さ
れ、フローティングゲート電極と、第一Ｐ＋ドレインド
ーピング領域と、第一Ｐ＋ソースドーピング領域とを含
む第一ＰＭＯＳトランジスタと、前記第一ＰＭＯＳトラ
ンジスタと直列的に繋がり、前記Ｎ型ウエルの上に形成
され、ゲート電極と、第二Ｐ＋ソースドーピング領域
と、ドレイン電極とを含む第二ＰＭＯＳトランジスタ
と、前記Ｐ型基板の中に形成され、前記フローティング
ゲート電極と隣接する消去ゲート電極とを含む。
え、構造が簡単である単層多結晶シリコンによってなる
電気的に消去可能なプログラマブル読み出し専用メモリ
を提供することを課題とする。 【解決手段】 Ｐ型基板中のＮ型ウエルの上に形成さ
れ、フローティングゲート電極と、第一Ｐ＋ドレインド
ーピング領域と、第一Ｐ＋ソースドーピング領域とを含
む第一ＰＭＯＳトランジスタと、前記第一ＰＭＯＳトラ
ンジスタと直列的に繋がり、前記Ｎ型ウエルの上に形成
され、ゲート電極と、第二Ｐ＋ソースドーピング領域
と、ドレイン電極とを含む第二ＰＭＯＳトランジスタ
と、前記Ｐ型基板の中に形成され、前記フローティング
ゲート電極と隣接する消去ゲート電極とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ及び
操作方法に関し、特に単層多結晶シリコンによってなる
電気的に消去可能なプログラマブル読み出し専用メモリ
に関する。
操作方法に関し、特に単層多結晶シリコンによってなる
電気的に消去可能なプログラマブル読み出し専用メモリ
に関する。
【０００２】
【従来の技術】電気的に消去可能なプログラマブル読み
出し専用メモリ（EEPROM）或いはフラッシュで電気的に
消去可能なプログラマブル読み出し専用メモリ（Flash
EEPROM）は、電源を切ってもメモリの内容が保つ長所を
具え、データを書き換えられる功能を具え、更に伝送速
度が速いので、応用範囲が非常に広い。色々な情報、通
信及び消費者向け電子商品（consumer electronics）の
中で、不揮発性メモリは、もう欠かせないデバイスとさ
れている。ＰＤＡ、携帯電話のような小さいモバイル電
子商品の要求が増えつつあることに従って、EEPROM及び
ロジック回路を含んで埋め込まれるＩＣチップ（Embedd
ed Chip）或いはシステム・オン・チップ（SOC）の要求
も増えてくる。EEPROMは、必ずＣＭＯＳ工程との互換性
があり、低消費電力、高書込効率、低コスト、高集積密
度の方向に向かって開発されて行き、それこそ今後の商
品要求に合うようになる。
出し専用メモリ（EEPROM）或いはフラッシュで電気的に
消去可能なプログラマブル読み出し専用メモリ（Flash
EEPROM）は、電源を切ってもメモリの内容が保つ長所を
具え、データを書き換えられる功能を具え、更に伝送速
度が速いので、応用範囲が非常に広い。色々な情報、通
信及び消費者向け電子商品（consumer electronics）の
中で、不揮発性メモリは、もう欠かせないデバイスとさ
れている。ＰＤＡ、携帯電話のような小さいモバイル電
子商品の要求が増えつつあることに従って、EEPROM及び
ロジック回路を含んで埋め込まれるＩＣチップ（Embedd
ed Chip）或いはシステム・オン・チップ（SOC）の要求
も増えてくる。EEPROMは、必ずＣＭＯＳ工程との互換性
があり、低消費電力、高書込効率、低コスト、高集積密
度の方向に向かって開発されて行き、それこそ今後の商
品要求に合うようになる。
【０００３】図１は従来技術によるEEPROMセル（１０）
の断面図である。図１に開示するように、従来技術によ
るEEPROMセル（１０）は、ＮＭＯＳトランジスタ（２
８）とＰＭＯＳトランジスタ（３０）を含み、ＮＭＯＳ
トランジスタ（２８）とＰＭＯＳトランジスタ（３０）
が絶縁フィールド酸化膜（２４）で隔離される。ＮＭＯ
Ｓトランジスタ（２８）は、Ｐ型基板（１２）の上に形
成され、第一フローティングゲート電極（３２）とＮ＋
ソース電極ドーピング領域（１４）とＮ＋ドレイン電極
ドーピング領域（１６）を含む。ＰＭＯＳトランジスタ
（３０）は、Ｎ型イオンウエル（１８）の上に形成さ
れ、第二フローティングゲート電極（３４）とＰ＋ソー
ス電極ドーピング領域（２０）とＰ＋ドレイン電極ドー
ピング領域（２２）を含む。その他、Ｐ＋ソース電極ド
ーピング領域（２０）の隣に高濃度添加のＮ型チャンネ
ルストッパー（channel stop region）（３８）を埋め
込み、このＮ型チャンネルストッパー（３８）が第二フ
ローティングゲート電極（３４）の下方にある。第一フ
ローティングゲート電極（３２）と第二フローティング
ゲート電極（３４）がフローティングゲート導線（３
６）を介して互いに接続し、第一フローティングゲート
電極（３２）と第二フローティングゲート電極（３４）
を同じな電位に維持させる。第一フローティングゲート
電極（３２）がコントロールゲート電極の電圧によって
対応する電位を生じる時に、第二フローティングゲート
電極（３４）がフローティングゲート導線（３６）で第
一フローティングゲート電極（３２）と接続しているの
で、第二フローティングゲート電極（３４）は第一フロ
ーティングゲート電極（３２）と同じ電位をもち、更に
Ｐ＋ソース電極ドーピング領域（２０）とＮ型チャンネ
ルストッパー（３８）の空乏領域から生じるホットエレ
クトロンを吸い込むことによって電子を第二フローティ
ングゲート電極（３４）の中に束縛する。
の断面図である。図１に開示するように、従来技術によ
るEEPROMセル（１０）は、ＮＭＯＳトランジスタ（２
８）とＰＭＯＳトランジスタ（３０）を含み、ＮＭＯＳ
トランジスタ（２８）とＰＭＯＳトランジスタ（３０）
が絶縁フィールド酸化膜（２４）で隔離される。ＮＭＯ
Ｓトランジスタ（２８）は、Ｐ型基板（１２）の上に形
成され、第一フローティングゲート電極（３２）とＮ＋
ソース電極ドーピング領域（１４）とＮ＋ドレイン電極
ドーピング領域（１６）を含む。ＰＭＯＳトランジスタ
（３０）は、Ｎ型イオンウエル（１８）の上に形成さ
れ、第二フローティングゲート電極（３４）とＰ＋ソー
ス電極ドーピング領域（２０）とＰ＋ドレイン電極ドー
ピング領域（２２）を含む。その他、Ｐ＋ソース電極ド
ーピング領域（２０）の隣に高濃度添加のＮ型チャンネ
ルストッパー（channel stop region）（３８）を埋め
込み、このＮ型チャンネルストッパー（３８）が第二フ
ローティングゲート電極（３４）の下方にある。第一フ
ローティングゲート電極（３２）と第二フローティング
ゲート電極（３４）がフローティングゲート導線（３
６）を介して互いに接続し、第一フローティングゲート
電極（３２）と第二フローティングゲート電極（３４）
を同じな電位に維持させる。第一フローティングゲート
電極（３２）がコントロールゲート電極の電圧によって
対応する電位を生じる時に、第二フローティングゲート
電極（３４）がフローティングゲート導線（３６）で第
一フローティングゲート電極（３２）と接続しているの
で、第二フローティングゲート電極（３４）は第一フロ
ーティングゲート電極（３２）と同じ電位をもち、更に
Ｐ＋ソース電極ドーピング領域（２０）とＮ型チャンネ
ルストッパー（３８）の空乏領域から生じるホットエレ
クトロンを吸い込むことによって電子を第二フローティ
ングゲート電極（３４）の中に束縛する。
【０００４】従来技術によるEEPROMセル（１０）は、下
記のような欠点を具える。まず、従来技術によるEEPROM
セル（１０）はＰＭＯＳトランジスタ（３０）とＮＭＯ
Ｓトランジスタ（２８）から構成されるので、比較的に
大きなチップ面積を占める。次に、従来技術によるEEPR
OMセル（１０）は余分なＮ型チャンネルストッパー（３
８）を要する。そして、従来技術によるEEPROMセル（１
０）は必ずフローティングゲート導線（３６）で第一フ
ローティングゲート電極（３２）と第二フローティング
ゲート電極（３４）を電気的に接続する。更にＮＭＯＳ
トランジスタ（２８）とＰＭＯＳトランジスタ（３０）
の間をフィールド酸化膜（２４）で隔てる必要がある。
上述のとおり、従来技術によるEEPROMセル（１０）は、
チップ面積が大きくなり過ぎ、構造が複雑であるので、
生産コストと困難度を増した。
記のような欠点を具える。まず、従来技術によるEEPROM
セル（１０）はＰＭＯＳトランジスタ（３０）とＮＭＯ
Ｓトランジスタ（２８）から構成されるので、比較的に
大きなチップ面積を占める。次に、従来技術によるEEPR
OMセル（１０）は余分なＮ型チャンネルストッパー（３
８）を要する。そして、従来技術によるEEPROMセル（１
０）は必ずフローティングゲート導線（３６）で第一フ
ローティングゲート電極（３２）と第二フローティング
ゲート電極（３４）を電気的に接続する。更にＮＭＯＳ
トランジスタ（２８）とＰＭＯＳトランジスタ（３０）
の間をフィールド酸化膜（２４）で隔てる必要がある。
上述のとおり、従来技術によるEEPROMセル（１０）は、
チップ面積が大きくなり過ぎ、構造が複雑であるので、
生産コストと困難度を増した。
【０００５】
【発明が解決しようとする課題】この発明は、高集積度
と省電力の長所を具え、構造が簡単である単層多結晶シ
リコンによってなる電気的に消去可能なプログラマブル
読み出し専用メモリを提供することを課題とする。
と省電力の長所を具え、構造が簡単である単層多結晶シ
リコンによってなる電気的に消去可能なプログラマブル
読み出し専用メモリを提供することを課題とする。
【０００６】
【課題を解決するための手段】そこで、本発明者は従来
の技術に見られる欠点に鑑み鋭意研究を重ねた結果、Ｐ
型基板中のＮ型ウエルの上に形成され、フローティング
ゲート電極と、第一Ｐ ＋ドレインドーピング領域と、第
一Ｐ＋ソースドーピング領域とを含む第一ＰＭＯＳトラ
ンジスタと、前記第一ＰＭＯＳトランジスタと直列的に
繋がり、前記Ｎ型ウエルの上に形成され、ゲート電極
と、第二Ｐ＋ソースドーピング領域と、ドレイン電極と
を含む第二ＰＭＯＳトランジスタと、前記Ｐ型基板の中
に形成され、前記フローティングゲート電極と隣接する
消去ゲート電極とを含む構造によって課題を解決できる
点に着眼し、かかる知見に基づいて本発明を完成させ
た。
の技術に見られる欠点に鑑み鋭意研究を重ねた結果、Ｐ
型基板中のＮ型ウエルの上に形成され、フローティング
ゲート電極と、第一Ｐ ＋ドレインドーピング領域と、第
一Ｐ＋ソースドーピング領域とを含む第一ＰＭＯＳトラ
ンジスタと、前記第一ＰＭＯＳトランジスタと直列的に
繋がり、前記Ｎ型ウエルの上に形成され、ゲート電極
と、第二Ｐ＋ソースドーピング領域と、ドレイン電極と
を含む第二ＰＭＯＳトランジスタと、前記Ｐ型基板の中
に形成され、前記フローティングゲート電極と隣接する
消去ゲート電極とを含む構造によって課題を解決できる
点に着眼し、かかる知見に基づいて本発明を完成させ
た。
【０００７】以下、この発明について具体的に説明す
る。請求項１に記載する電気的に消去可能なプログラマ
ブル読み出し専用メモリは、単層多結晶シリコンによっ
てなる電気的に消去可能なプログラマブル読み出し専用
メモリであって、Ｐ型基板中のＮ型ウエルの上に形成さ
れ、フローティングゲート電極と、第一Ｐ＋ドレインド
ーピング領域と、第一Ｐ＋ソースドーピング領域とを含
む第一ＰＭＯＳトランジスタと、前記第一ＰＭＯＳトラ
ンジスタと直列的に繋がり、前記Ｎ型ウエルの上に形成
され、ゲート電極と、第二Ｐ＋ソースドーピング領域
と、ドレイン電極とを含む第二ＰＭＯＳトランジスタ
と、前記Ｐ型基板の中に形成され、前記フローティング
ゲート電極と隣接する消去ゲート電極とを含んでなり、
前記第一ＰＭＯＳトランジスタの前記第一Ｐ＋ソースド
ーピング領域も同時に前記第二ＰＭＯＳトランジスタの
ドレイン電極として使われる。
る。請求項１に記載する電気的に消去可能なプログラマ
ブル読み出し専用メモリは、単層多結晶シリコンによっ
てなる電気的に消去可能なプログラマブル読み出し専用
メモリであって、Ｐ型基板中のＮ型ウエルの上に形成さ
れ、フローティングゲート電極と、第一Ｐ＋ドレインド
ーピング領域と、第一Ｐ＋ソースドーピング領域とを含
む第一ＰＭＯＳトランジスタと、前記第一ＰＭＯＳトラ
ンジスタと直列的に繋がり、前記Ｎ型ウエルの上に形成
され、ゲート電極と、第二Ｐ＋ソースドーピング領域
と、ドレイン電極とを含む第二ＰＭＯＳトランジスタ
と、前記Ｐ型基板の中に形成され、前記フローティング
ゲート電極と隣接する消去ゲート電極とを含んでなり、
前記第一ＰＭＯＳトランジスタの前記第一Ｐ＋ソースド
ーピング領域も同時に前記第二ＰＭＯＳトランジスタの
ドレイン電極として使われる。
【０００８】請求項２に記載する電気的に消去可能なプ
ログラマブル読み出し専用メモリは、請求項１における
消去ゲート電極は、Ｎ型ドーピング領域であり、前記フ
ローティングゲート電極の下方に形成されることを特徴
とする。
ログラマブル読み出し専用メモリは、請求項１における
消去ゲート電極は、Ｎ型ドーピング領域であり、前記フ
ローティングゲート電極の下方に形成されることを特徴
とする。
【０００９】請求項３に記載する電気的に消去可能なプ
ログラマブル読み出し専用メモリは、請求項２における
Ｎ型ドーピング領域と前記フローティングゲート電極
は、実質上重ならない。
ログラマブル読み出し専用メモリは、請求項２における
Ｎ型ドーピング領域と前記フローティングゲート電極
は、実質上重ならない。
【００１０】請求項４に記載する電気的に消去可能なプ
ログラマブル読み出し専用メモリは、請求項２における
消去ゲート電極と前記フローティングゲート電極との間
にフローティングゲート酸化膜が設けてある。
ログラマブル読み出し専用メモリは、請求項２における
消去ゲート電極と前記フローティングゲート電極との間
にフローティングゲート酸化膜が設けてある。
【００１１】請求項５に記載する電気的に消去可能なプ
ログラマブル読み出し専用メモリは、請求項１における
予定されるドレイン電極Ｖｄのバイアスのもとで、前記
フローティングゲート電極がキャパシタンスカップリン
グ効果によって低電圧を得ることができ、前記第二ＰＭ
ＯＳトランジスタのＰ型チャンネルが開くために、最大
値に近いゲート電極の電流を生じる。
ログラマブル読み出し専用メモリは、請求項１における
予定されるドレイン電極Ｖｄのバイアスのもとで、前記
フローティングゲート電極がキャパシタンスカップリン
グ効果によって低電圧を得ることができ、前記第二ＰＭ
ＯＳトランジスタのＰ型チャンネルが開くために、最大
値に近いゲート電極の電流を生じる。
【００１２】請求項６に記載する電気的に消去可能なプ
ログラマブル読み出し専用メモリは、請求項５における
予定されるバイアスが約−５Ｖである。
ログラマブル読み出し専用メモリは、請求項５における
予定されるバイアスが約−５Ｖである。
【００１３】請求項７に記載する電気的に消去可能なプ
ログラマブル読み出し専用メモリは、請求項１における
フローティングゲート電極の上方には、コントロールゲ
ート電極を設けていない。
ログラマブル読み出し専用メモリは、請求項１における
フローティングゲート電極の上方には、コントロールゲ
ート電極を設けていない。
【００１４】請求項８に記載する電気的に消去可能なプ
ログラマブル読み出し専用メモリは、請求項１における
電気的に消去可能なプログラマブル読み出し専用メモリ
を操作する時に、予定される消去ゲート電極のバイアス
と予定される第一ドレインドーピング領域の電圧は、前
記フローティングゲート電極の電子をトンネリング方式
によって前記消去ゲート電極から引っ張り出すことがで
きる。
ログラマブル読み出し専用メモリは、請求項１における
電気的に消去可能なプログラマブル読み出し専用メモリ
を操作する時に、予定される消去ゲート電極のバイアス
と予定される第一ドレインドーピング領域の電圧は、前
記フローティングゲート電極の電子をトンネリング方式
によって前記消去ゲート電極から引っ張り出すことがで
きる。
【００１５】請求項９に記載する電気的に消去可能なプ
ログラマブル読み出し専用メモリは、請求項８における
電気的に消去可能なプログラマブル読み出し専用メモリ
に、消去動作を起こす時にオーバー消去する現象が発生
するのを避けることができる。
ログラマブル読み出し専用メモリは、請求項８における
電気的に消去可能なプログラマブル読み出し専用メモリ
に、消去動作を起こす時にオーバー消去する現象が発生
するのを避けることができる。
【００１６】請求項１０に記載する電気的に消去可能な
プログラマブル読み出し専用メモリは、請求項８におけ
る予定される消去ゲート電極のバイアスが正バイアスで
あり、前記予定される第一ドレイン領域の電圧が負バイ
アスである。
プログラマブル読み出し専用メモリは、請求項８におけ
る予定される消去ゲート電極のバイアスが正バイアスで
あり、前記予定される第一ドレイン領域の電圧が負バイ
アスである。
【００１７】
【発明の実施の形態】本発明は、半導体メモリ及び操作
方法に関し、特に単層多結晶シリコンによってなる電気
的に消去可能なプログラマブル読み出し専用メモリに関
し、Ｐ型基板中のＮ型ウエルの上に形成され、フローテ
ィングゲート電極と、第一Ｐ＋ドレインドーピング領域
と、第一Ｐ＋ソースドーピング領域とを含む第一ＰＭＯ
Ｓトランジスタと、前記第一ＰＭＯＳトランジスタと直
列的に繋がり、前記Ｎ型ウエルの上に形成され、ゲート
電極と、第二Ｐ＋ソースドーピング領域と、ドレイン電
極とを含む第二ＰＭＯＳトランジスタと、前記Ｐ型基板
の中に形成され、前記フローティングゲート電極と隣接
する消去ゲート電極とによって電気的に消去可能なプロ
グラマブル読み出し専用メモリを構成する。かかる電気
的に消去可能なプログラマブル読み出し専用メモリの構
造と特徴を詳述するために、具体的な実施例を挙げ、図
を参照して以下に説明する。
方法に関し、特に単層多結晶シリコンによってなる電気
的に消去可能なプログラマブル読み出し専用メモリに関
し、Ｐ型基板中のＮ型ウエルの上に形成され、フローテ
ィングゲート電極と、第一Ｐ＋ドレインドーピング領域
と、第一Ｐ＋ソースドーピング領域とを含む第一ＰＭＯ
Ｓトランジスタと、前記第一ＰＭＯＳトランジスタと直
列的に繋がり、前記Ｎ型ウエルの上に形成され、ゲート
電極と、第二Ｐ＋ソースドーピング領域と、ドレイン電
極とを含む第二ＰＭＯＳトランジスタと、前記Ｐ型基板
の中に形成され、前記フローティングゲート電極と隣接
する消去ゲート電極とによって電気的に消去可能なプロ
グラマブル読み出し専用メモリを構成する。かかる電気
的に消去可能なプログラマブル読み出し専用メモリの構
造と特徴を詳述するために、具体的な実施例を挙げ、図
を参照して以下に説明する。
【００１８】
【第一の実施例】図２を参照して下さい。図２は、本発
明による比較的よい実施例における単層多結晶シリコン
によってなる電気的に消去可能なプログラマブル読み出
し専用メモリの部分的な平面図である。図２に開示する
ように、本発明による比較的よい実施例の中において、
単層多結晶シリコンＥＥＰＲＯＭセル（１００ａ）は、
第一ＰＭＯＳトランジスタ（１０１）と第一ＰＭＯＳト
ランジスタ（１０１）に直列的に接続される第二ＰＭＯ
Ｓトランジスタ（１０２）とを含む。第一ＰＭＯＳトラ
ンジスタ（１０１）と第二ＰＭＯＳトランジスタ（１０
２）は、Ｐ型基板（２００）のＮ型ウエル（１１０）
（一点鎖線の表すところ）の上に形成される。第一ＰＭ
ＯＳトランジスタ（１０１）は、フローティングゲート
電極（１２２）と、Ｐ＋ドレイン電極ドーピング領域
（１３２）と、Ｐ＋ドーピング領域（１３４）とを含
む。第二ＰＭＯＳトランジスタ（１０２）は、ゲート電
極（１２４）と、Ｐ＋ドーピング領域（１３４）と、Ｐ
＋ソース電極ドーピング領域（１３６）とを含み、第一
ＰＭＯＳトランジスタ（１０１）のＰ＋ドーピング領域
（１３４）が同時に第二ＰＭＯＳトランジスタ（１０
２）のドレイン電極として使われる。本発明によるフロ
ーティングゲート電極（１２２）は、単層多結晶シリコ
ンから形成され、その上方にコントロール電極がない
し、必要もない。Ｐ＋ドレイン電極ドーピング領域（１
３２）がコンタクトプラグ（１５０ａ）を介して、ビッ
ト線（図２に現れていない）に電気的に接続され、Ｐ＋
ソース電極ドーピング領域（１３６）がソース線（１４
２）に電気的に接続される。本発明による比較的よい実
施例の中には、ソース線（１４２）がＰ＋ドーピング領
域であり、Ｐ＋ソース電極ドーピング領域（１３６）と
同じイオン注入ステップの中で形成される。図２の中
に、ＥＥＰＲＯＭセル（１００ａ）の構造と似るＥＥＰ
ＲＯＭセル（１００ｂ）及びＥＥＰＲＯＭセル（１００
ｃ）が表してある。その中で、ＥＥＰＲＯＭセル（１０
０ｂ）がコンタクトプラグ（１５０ａ）と同じビット線
（図２に現れていない）に電気的に接続されるコンタク
トプラグ（１５０ｂ）を含み、ＥＥＰＲＯＭセル（１０
０ｃ）が相隣る他のビット線（図２に現れていない）に
電気的に接続されるコンタクトプラグ（１５０ｃ）を含
む。
明による比較的よい実施例における単層多結晶シリコン
によってなる電気的に消去可能なプログラマブル読み出
し専用メモリの部分的な平面図である。図２に開示する
ように、本発明による比較的よい実施例の中において、
単層多結晶シリコンＥＥＰＲＯＭセル（１００ａ）は、
第一ＰＭＯＳトランジスタ（１０１）と第一ＰＭＯＳト
ランジスタ（１０１）に直列的に接続される第二ＰＭＯ
Ｓトランジスタ（１０２）とを含む。第一ＰＭＯＳトラ
ンジスタ（１０１）と第二ＰＭＯＳトランジスタ（１０
２）は、Ｐ型基板（２００）のＮ型ウエル（１１０）
（一点鎖線の表すところ）の上に形成される。第一ＰＭ
ＯＳトランジスタ（１０１）は、フローティングゲート
電極（１２２）と、Ｐ＋ドレイン電極ドーピング領域
（１３２）と、Ｐ＋ドーピング領域（１３４）とを含
む。第二ＰＭＯＳトランジスタ（１０２）は、ゲート電
極（１２４）と、Ｐ＋ドーピング領域（１３４）と、Ｐ
＋ソース電極ドーピング領域（１３６）とを含み、第一
ＰＭＯＳトランジスタ（１０１）のＰ＋ドーピング領域
（１３４）が同時に第二ＰＭＯＳトランジスタ（１０
２）のドレイン電極として使われる。本発明によるフロ
ーティングゲート電極（１２２）は、単層多結晶シリコ
ンから形成され、その上方にコントロール電極がない
し、必要もない。Ｐ＋ドレイン電極ドーピング領域（１
３２）がコンタクトプラグ（１５０ａ）を介して、ビッ
ト線（図２に現れていない）に電気的に接続され、Ｐ＋
ソース電極ドーピング領域（１３６）がソース線（１４
２）に電気的に接続される。本発明による比較的よい実
施例の中には、ソース線（１４２）がＰ＋ドーピング領
域であり、Ｐ＋ソース電極ドーピング領域（１３６）と
同じイオン注入ステップの中で形成される。図２の中
に、ＥＥＰＲＯＭセル（１００ａ）の構造と似るＥＥＰ
ＲＯＭセル（１００ｂ）及びＥＥＰＲＯＭセル（１００
ｃ）が表してある。その中で、ＥＥＰＲＯＭセル（１０
０ｂ）がコンタクトプラグ（１５０ａ）と同じビット線
（図２に現れていない）に電気的に接続されるコンタク
トプラグ（１５０ｂ）を含み、ＥＥＰＲＯＭセル（１０
０ｃ）が相隣る他のビット線（図２に現れていない）に
電気的に接続されるコンタクトプラグ（１５０ｃ）を含
む。
【００１９】続いて、図２を参照して下さい。本発明に
よる単層多結晶シリコンＥＥＰＲＯＭセル（１００）
は、更にＰ型基板（２００）の中に形成され、フローテ
ィングゲート電極（１２２）と隣接する消去ゲート電極
（１２０）を含む。本発明による比較的よい実施例の中
には、消去ゲート電極（１２０）がＮ＋ドーピング領域
であり、コンタクトプラグ（１６０）を介して、外の消
去ゲート電圧（ＶＥＧ）と接続する。本発明による単層
多結晶シリコンＥＥＰＲＯＭセル（１００）の消去操作
は、消去ゲート電極（１２０）とフローティングゲート
電極（１２２）との間にあるエッジファウラー・ノルト
ハイム（edge FN）効果によって行われ、その詳細な操
作手順を後に説明する。注意すべきところは、本発明に
よる比較的よい実施例の中で、消去ゲート電極（１２
０）を埋め込むのは、フローティングゲート電極（１２
２）が完成してから行われるので、実質上フローティン
グゲート電極（１２２）の下方にフローティングゲート
電極（１２２）と重なって、消去ゲート電極（１２０）
があることはない。もしあるとしたら、消去ゲート電極
（１２０）が埋め込まれてから、熱工程によって微小な
拡散を生じることによる。その他、フローティングゲー
ト電極（１２２）が消去ゲート電極（１２０）と隣接し
なければならないので、フローティングゲート電極（１
２２）がＮ型ウエル（１１０）とＰ型基板（２００）を
越え、消去ゲート電極（１２０）までに延ばすことが必
要である。その他、同じ電位に維持させるために、フロ
ーティングゲート電極（１２２）とゲート電極（１２
４）との間に導線で繋がる必要はない。
よる単層多結晶シリコンＥＥＰＲＯＭセル（１００）
は、更にＰ型基板（２００）の中に形成され、フローテ
ィングゲート電極（１２２）と隣接する消去ゲート電極
（１２０）を含む。本発明による比較的よい実施例の中
には、消去ゲート電極（１２０）がＮ＋ドーピング領域
であり、コンタクトプラグ（１６０）を介して、外の消
去ゲート電圧（ＶＥＧ）と接続する。本発明による単層
多結晶シリコンＥＥＰＲＯＭセル（１００）の消去操作
は、消去ゲート電極（１２０）とフローティングゲート
電極（１２２）との間にあるエッジファウラー・ノルト
ハイム（edge FN）効果によって行われ、その詳細な操
作手順を後に説明する。注意すべきところは、本発明に
よる比較的よい実施例の中で、消去ゲート電極（１２
０）を埋め込むのは、フローティングゲート電極（１２
２）が完成してから行われるので、実質上フローティン
グゲート電極（１２２）の下方にフローティングゲート
電極（１２２）と重なって、消去ゲート電極（１２０）
があることはない。もしあるとしたら、消去ゲート電極
（１２０）が埋め込まれてから、熱工程によって微小な
拡散を生じることによる。その他、フローティングゲー
ト電極（１２２）が消去ゲート電極（１２０）と隣接し
なければならないので、フローティングゲート電極（１
２２）がＮ型ウエル（１１０）とＰ型基板（２００）を
越え、消去ゲート電極（１２０）までに延ばすことが必
要である。その他、同じ電位に維持させるために、フロ
ーティングゲート電極（１２２）とゲート電極（１２
４）との間に導線で繋がる必要はない。
【００２０】図３を参照して下さい。図３は、図２に開
示するＡ−Ａ’線の断面を拡大した説明図である。図３
に開示するように、第一ＰＭＯＳトランジスタ（１０
１）が第二ＰＭＯＳトランジスタ（１０２）に直列的に
接続される。第一ＰＭＯＳトランジスタ（１０１）は、
フローティングゲート電極（１２２）と、Ｐ＋ドレイン
電極ドーピング領域（１３２）と、Ｐ＋ドーピング領域
（１３４）と、フローティングゲート電極（１２２）の
下方に設けられるフローティングゲート電極酸化層（１
２２ａ）とを含む。第二ＰＭＯＳトランジスタ（１０
２）は、ゲート電極（１２４）と、ゲート酸化層（１２
４ａ）と、Ｐ＋ソース電極ドーピング領域（１３６）と
を含み、更にＰ＋ドーピング領域（１３４）を介して、
第一ＰＭＯＳトランジスタ（１０１）に直列的に接続さ
れる。Ｐ＋ドレイン電極ドーピング領域（１３２）は、
コンタクトプラグ（１５０）を介して、ビット線（１７
０）に電気的に接続され、コンタクトプラグ（１５０）
が誘電層（１６２）（例えば、ＢＰＳＧ、ＰＳＧ、二酸
化珪素或いは他の似る誘電材料）の中に形成され、ビッ
ト線（１７０）が誘電層（１６２）の上に形成される。
本発明によるフローティングゲート電極酸化層（１２２
ａ）及びゲート電極酸化層（１２４ａ）の厚さは、ロジ
ック回路の中にあるゲート電極酸化層と同じである、或
いは状況によって厚さを増やすことができる。どのよう
になっても、本発明によるＥＥＰＲＯＭの構造は、一般
のＣＭＯＳ半導体工程と互換性がある。
示するＡ−Ａ’線の断面を拡大した説明図である。図３
に開示するように、第一ＰＭＯＳトランジスタ（１０
１）が第二ＰＭＯＳトランジスタ（１０２）に直列的に
接続される。第一ＰＭＯＳトランジスタ（１０１）は、
フローティングゲート電極（１２２）と、Ｐ＋ドレイン
電極ドーピング領域（１３２）と、Ｐ＋ドーピング領域
（１３４）と、フローティングゲート電極（１２２）の
下方に設けられるフローティングゲート電極酸化層（１
２２ａ）とを含む。第二ＰＭＯＳトランジスタ（１０
２）は、ゲート電極（１２４）と、ゲート酸化層（１２
４ａ）と、Ｐ＋ソース電極ドーピング領域（１３６）と
を含み、更にＰ＋ドーピング領域（１３４）を介して、
第一ＰＭＯＳトランジスタ（１０１）に直列的に接続さ
れる。Ｐ＋ドレイン電極ドーピング領域（１３２）は、
コンタクトプラグ（１５０）を介して、ビット線（１７
０）に電気的に接続され、コンタクトプラグ（１５０）
が誘電層（１６２）（例えば、ＢＰＳＧ、ＰＳＧ、二酸
化珪素或いは他の似る誘電材料）の中に形成され、ビッ
ト線（１７０）が誘電層（１６２）の上に形成される。
本発明によるフローティングゲート電極酸化層（１２２
ａ）及びゲート電極酸化層（１２４ａ）の厚さは、ロジ
ック回路の中にあるゲート電極酸化層と同じである、或
いは状況によって厚さを増やすことができる。どのよう
になっても、本発明によるＥＥＰＲＯＭの構造は、一般
のＣＭＯＳ半導体工程と互換性がある。
【００２１】図３と図４を参照して下さい。図４は、図
３の中にあるＥＥＰＲＯＭセルの対応される回路図であ
る。図４に開示するように、動作させる時には、第一Ｐ
ＭＯＳトランジスタ（１０１）のＰ＋ドーピング領域
（１３４）にビット線電圧（Ｖ ＢＬ）を加え、フローテ
ィングゲート電極（１２２）に電圧を加えないで、即
ち、フローティング状態に維持する。Ｎ型ウエル（１１
０）にＮ型ウエル電圧（Ｖ ＮＷ）を加える。第二ＰＭＯ
Ｓトランジスタ（１０２）は、動作する時には、選択ト
ランジスタとして使われ、そのゲート電極（或いは選択
ゲート電極と呼ばれる）に選択ゲート電圧（ＶＳＧ）或
いはワード線電圧（ＶＷＬ）を加え、そのＰ ＋ソース電
極ドーピング領域（１３６）にソース線電圧（ＶＳＬ）
を加える。その他、Ｐ型基板（２００）にＰ型ウエル電
圧（ＶＰＷ）を加える。
３の中にあるＥＥＰＲＯＭセルの対応される回路図であ
る。図４に開示するように、動作させる時には、第一Ｐ
ＭＯＳトランジスタ（１０１）のＰ＋ドーピング領域
（１３４）にビット線電圧（Ｖ ＢＬ）を加え、フローテ
ィングゲート電極（１２２）に電圧を加えないで、即
ち、フローティング状態に維持する。Ｎ型ウエル（１１
０）にＮ型ウエル電圧（Ｖ ＮＷ）を加える。第二ＰＭＯ
Ｓトランジスタ（１０２）は、動作する時には、選択ト
ランジスタとして使われ、そのゲート電極（或いは選択
ゲート電極と呼ばれる）に選択ゲート電圧（ＶＳＧ）或
いはワード線電圧（ＶＷＬ）を加え、そのＰ ＋ソース電
極ドーピング領域（１３６）にソース線電圧（ＶＳＬ）
を加える。その他、Ｐ型基板（２００）にＰ型ウエル電
圧（ＶＰＷ）を加える。
【００２２】続いて、図８によって、本発明によるＥＥ
ＰＲＯＭの操作方法を説明する。図８の第一列によっ
て、書込み操作を行う時（データ“１”を書き込むこと
を例とする）に、ワード線電圧（ＶＷＬ）が低電圧（例
えば、（ＶＷＬ）＝０Ｖを入力する）であり、ビット線
電圧（ＶＢＬ）がワード線電圧（ＶＷＬ）と同じ電圧を
持つ。即ち、（ＶＢＬ）＝０Ｖである。選択されていな
いワード線にソース線電圧（ＶＳＬ）と同じ電圧を加え
る。即ち、（ＶＷＬ（ＵＮ−Ｓｅｌｅｃｔｅｄ））＝５
〜７Ｖである。選択されていないビット線にソース線電
圧（ＶＳＬ）と同じ電圧を加える。即ち、（Ｖ
ＢＬ（ＵＮ−Ｓｅｌｅｃｔｅｄ））＝５〜７Ｖである。
フローティングゲート電極（１２２）がフローティング
状態に維持される。ソース線電圧（ＶＳＬ）が高電圧
（例えば、（ＶＳＬ）＝５〜７Ｖを入力する）である。
Ｎ型ウエル電圧（ＶＮＷ）もビット線電圧より高い電圧
を持つ（例えば、（ＶＮＷ）＝５〜７Ｖを入力する）。
Ｐ型ウエル電圧（ＶＰＷ）がワード線電圧（ＶＷＬ）と
同じ電圧を持つ。即ち、（ＶＰＷ）＝０Ｖである。消去
ゲート電圧（ＶＥＧ）がワード線電圧（ＶＷＬ）と同じ
な電圧を持つ。即ち、（ＶＥＧ）＝０Ｖである。図８の
第二列によって、データ“０”を書き込むことを例とす
る時には、選択されているビット線電圧（ＶＢＬ）と選
択されていない（ＶＢＬ（ ＵＮ−Ｓｅｌｅｃｔｅｄ））
がすべてワード線電圧（ＶＷＬ）より高い電圧（例え
ば、（ＶＢＬ）＝５〜７Ｖを入力する）を持ち、他の条
件が上記と同じである。
ＰＲＯＭの操作方法を説明する。図８の第一列によっ
て、書込み操作を行う時（データ“１”を書き込むこと
を例とする）に、ワード線電圧（ＶＷＬ）が低電圧（例
えば、（ＶＷＬ）＝０Ｖを入力する）であり、ビット線
電圧（ＶＢＬ）がワード線電圧（ＶＷＬ）と同じ電圧を
持つ。即ち、（ＶＢＬ）＝０Ｖである。選択されていな
いワード線にソース線電圧（ＶＳＬ）と同じ電圧を加え
る。即ち、（ＶＷＬ（ＵＮ−Ｓｅｌｅｃｔｅｄ））＝５
〜７Ｖである。選択されていないビット線にソース線電
圧（ＶＳＬ）と同じ電圧を加える。即ち、（Ｖ
ＢＬ（ＵＮ−Ｓｅｌｅｃｔｅｄ））＝５〜７Ｖである。
フローティングゲート電極（１２２）がフローティング
状態に維持される。ソース線電圧（ＶＳＬ）が高電圧
（例えば、（ＶＳＬ）＝５〜７Ｖを入力する）である。
Ｎ型ウエル電圧（ＶＮＷ）もビット線電圧より高い電圧
を持つ（例えば、（ＶＮＷ）＝５〜７Ｖを入力する）。
Ｐ型ウエル電圧（ＶＰＷ）がワード線電圧（ＶＷＬ）と
同じ電圧を持つ。即ち、（ＶＰＷ）＝０Ｖである。消去
ゲート電圧（ＶＥＧ）がワード線電圧（ＶＷＬ）と同じ
な電圧を持つ。即ち、（ＶＥＧ）＝０Ｖである。図８の
第二列によって、データ“０”を書き込むことを例とす
る時には、選択されているビット線電圧（ＶＢＬ）と選
択されていない（ＶＢＬ（ ＵＮ−Ｓｅｌｅｃｔｅｄ））
がすべてワード線電圧（ＶＷＬ）より高い電圧（例え
ば、（ＶＢＬ）＝５〜７Ｖを入力する）を持ち、他の条
件が上記と同じである。
【００２３】図５を参照して下さい。図５は、データ
“１”を書き込む動作を例とする説明図である。図５に
開示するように、下記の操作条件を例として、ワード線
電圧（ＶＷＬ）＝０Ｖであり、ビット線電圧（ＶＢＬ）
＝０Ｖであり、フローティングゲート電極（１２２）が
フローティング状態に維持され、ソース線電圧
（ＶＳＬ）＝５Ｖであり、Ｎ型ウエル電圧（ＶＮＷ）＝
５Ｖであり、Ｐ型ウエル電圧（Ｖ ＰＷ）＝０Ｖであり、
消去ゲート電圧（ＶＥＧ）＝０Ｖである。上に述べた条
件のもとで、フローティングゲート電極（１２２）が容
量結合効果によって低電圧（例えば、−１〜−２Ｖ）を
得るので、フローティングゲート電極（１２２）の下方
にあるＰ型チャンネルを開け、ホットエレクトロンが開
かれたＰ型チャンネルを介してフローティングゲート電
極酸化層（１２２ａ）をトンネリングし、フローティン
グゲート電極（１２２）の中に捕促される。図６を参照
して下さい。図６は、第二ＰＭＯＳトランジスタ（１０
２）におけるドレイン電極のＮ型ウエル（１１０）に対
する種々のバイアス（Ｖｄ＝ＶＢＬ−ＶＮＷ）条件のも
とで得たゲート電極の電圧−電流図である。図６に開示
するように、バイアス電圧（Ｖｄ）が−５Ｖである条件
のもとで、フローティングゲート電極（１２２）が容量
結合効果によって約−１〜−２Ｖの低電圧を得る。この
時、第二ＰＭＯＳトランジスタ（１０２）のチャンネル
は開いたばかりであり、ゲート電極の電流がもう最大値
に近づく。言い換えると、本発明による操作モードのも
とで、ゲート電極の電流がドレイン電極の電流に対する
割合（Ｉｇ/Ｉｄ）が比較的大きいので、書き込む時
に、比較的よい効率が得られる。
“１”を書き込む動作を例とする説明図である。図５に
開示するように、下記の操作条件を例として、ワード線
電圧（ＶＷＬ）＝０Ｖであり、ビット線電圧（ＶＢＬ）
＝０Ｖであり、フローティングゲート電極（１２２）が
フローティング状態に維持され、ソース線電圧
（ＶＳＬ）＝５Ｖであり、Ｎ型ウエル電圧（ＶＮＷ）＝
５Ｖであり、Ｐ型ウエル電圧（Ｖ ＰＷ）＝０Ｖであり、
消去ゲート電圧（ＶＥＧ）＝０Ｖである。上に述べた条
件のもとで、フローティングゲート電極（１２２）が容
量結合効果によって低電圧（例えば、−１〜−２Ｖ）を
得るので、フローティングゲート電極（１２２）の下方
にあるＰ型チャンネルを開け、ホットエレクトロンが開
かれたＰ型チャンネルを介してフローティングゲート電
極酸化層（１２２ａ）をトンネリングし、フローティン
グゲート電極（１２２）の中に捕促される。図６を参照
して下さい。図６は、第二ＰＭＯＳトランジスタ（１０
２）におけるドレイン電極のＮ型ウエル（１１０）に対
する種々のバイアス（Ｖｄ＝ＶＢＬ−ＶＮＷ）条件のも
とで得たゲート電極の電圧−電流図である。図６に開示
するように、バイアス電圧（Ｖｄ）が−５Ｖである条件
のもとで、フローティングゲート電極（１２２）が容量
結合効果によって約−１〜−２Ｖの低電圧を得る。この
時、第二ＰＭＯＳトランジスタ（１０２）のチャンネル
は開いたばかりであり、ゲート電極の電流がもう最大値
に近づく。言い換えると、本発明による操作モードのも
とで、ゲート電極の電流がドレイン電極の電流に対する
割合（Ｉｇ/Ｉｄ）が比較的大きいので、書き込む時
に、比較的よい効率が得られる。
【００２４】図８の第三列によって、読取操作を行う時
には、選択されているワード線電圧（ＶＷＬ）が低電圧
（例えば、入力電圧０Ｖである。）であり、選択されて
いないワード線電圧（ＶＷＬ）が高電圧（例えば、入力
電圧３.３Ｖである。）であり、選択されているビット
線電圧（ＶＢＬ）が低電圧（例えば、入力電圧１.８Ｖ
である。）であり、選択されていないビット線電圧（Ｖ
ＢＬ）が選択されていないワード線電圧（ＶＷＬ）と同
じく高電圧（例えば、入力電圧３.３Ｖである。）であ
る。ソース線電圧（ＶＳＬ）、Ｎ型ウエル電圧
（ＶＮＷ）及び消去ゲート電圧（ＶＥＧ）は、すべて選
択されていないワード線電圧（ＶＷＬ）と同じく高電圧
（例えば、入力電圧３.３Ｖである。）である。Ｐ型ウ
エル電圧（ＶＰＷ）が選択されているワード線電圧（Ｖ
ＷＬ）と同じ電圧である。即ち、（ＶＰＷ）＝０Ｖであ
る。
には、選択されているワード線電圧（ＶＷＬ）が低電圧
（例えば、入力電圧０Ｖである。）であり、選択されて
いないワード線電圧（ＶＷＬ）が高電圧（例えば、入力
電圧３.３Ｖである。）であり、選択されているビット
線電圧（ＶＢＬ）が低電圧（例えば、入力電圧１.８Ｖ
である。）であり、選択されていないビット線電圧（Ｖ
ＢＬ）が選択されていないワード線電圧（ＶＷＬ）と同
じく高電圧（例えば、入力電圧３.３Ｖである。）であ
る。ソース線電圧（ＶＳＬ）、Ｎ型ウエル電圧
（ＶＮＷ）及び消去ゲート電圧（ＶＥＧ）は、すべて選
択されていないワード線電圧（ＶＷＬ）と同じく高電圧
（例えば、入力電圧３.３Ｖである。）である。Ｐ型ウ
エル電圧（ＶＰＷ）が選択されているワード線電圧（Ｖ
ＷＬ）と同じ電圧である。即ち、（ＶＰＷ）＝０Ｖであ
る。
【００２５】図８の第四列によって、消去操作を行う時
には、ワード線電圧（ＶＷＬ）が低電圧（例えば、入力
電圧０Ｖである。）であり、ビット線電圧（ＶＢＬ）が
低電圧（例えば、入力電圧０Ｖである。）であり、ソー
ス線電圧（ＶＳＬ）、Ｎ型ウエル電圧（ＶＮＷ）及びＰ
型ウエル電圧（ＶＰＷ）は、すべて低電圧（例えば、入
力電圧０〜−５Ｖである。）であり、消去ゲート電圧
（ＶＥＧ）が高電圧（例えば、入力電圧５〜７Ｖであ
る。）である。
には、ワード線電圧（ＶＷＬ）が低電圧（例えば、入力
電圧０Ｖである。）であり、ビット線電圧（ＶＢＬ）が
低電圧（例えば、入力電圧０Ｖである。）であり、ソー
ス線電圧（ＶＳＬ）、Ｎ型ウエル電圧（ＶＮＷ）及びＰ
型ウエル電圧（ＶＰＷ）は、すべて低電圧（例えば、入
力電圧０〜−５Ｖである。）であり、消去ゲート電圧
（ＶＥＧ）が高電圧（例えば、入力電圧５〜７Ｖであ
る。）である。
【００２６】その他、本発明によるもう一つ特徴は、消
去動作の初期において、フローティングゲート電極に電
子があるので、ビット線電圧（ＶＢＬ）がチャンネルに
よってチャンネルの全領域に伝えられ、フローティング
ゲート電極にある電子が消去ゲート電極から簡単に消去
される。消去動作がある時間続いてから、フローティン
グゲート電極にある電子の数が減り、チャンネルがなく
なり、消去動作もこのことに従って緩和され、前記メモ
リデバイスでは、もう大量の電子が引き出されることが
なくて、更にオーバー消去（over-erase）する現象が避
けられる。
去動作の初期において、フローティングゲート電極に電
子があるので、ビット線電圧（ＶＢＬ）がチャンネルに
よってチャンネルの全領域に伝えられ、フローティング
ゲート電極にある電子が消去ゲート電極から簡単に消去
される。消去動作がある時間続いてから、フローティン
グゲート電極にある電子の数が減り、チャンネルがなく
なり、消去動作もこのことに従って緩和され、前記メモ
リデバイスでは、もう大量の電子が引き出されることが
なくて、更にオーバー消去（over-erase）する現象が避
けられる。
【００２７】
【第二の実施例】図７は、本発明による比較的よい第二
の実施例である。図７に開示するように、本発明は、図
２に開示するアレイ構造の他に、図７に開示するアレイ
構造にすることもできる。ここで、図２に開示する構造
が構造Aと呼ばれ、図７に開示する構造が構造Bと呼ばれ
る。構造Aがページ/セクタの消去操作に適用され、構造
Bがバイト/バイトの消去動作に適用される。構造Aの消
去ゲート電極（Ｎ＋領域）は四つのフローティングゲー
ト電極に共用され、消去ゲート電極の向きがビット線と
平行する。構造Bの消去ゲート電極は二つのフローティ
ングゲート電極に共用され、更にこの二つフローティン
グゲート電極が異なるビット線に属するので、バイトご
との方式で消去を行うことができる。
の実施例である。図７に開示するように、本発明は、図
２に開示するアレイ構造の他に、図７に開示するアレイ
構造にすることもできる。ここで、図２に開示する構造
が構造Aと呼ばれ、図７に開示する構造が構造Bと呼ばれ
る。構造Aがページ/セクタの消去操作に適用され、構造
Bがバイト/バイトの消去動作に適用される。構造Aの消
去ゲート電極（Ｎ＋領域）は四つのフローティングゲー
ト電極に共用され、消去ゲート電極の向きがビット線と
平行する。構造Bの消去ゲート電極は二つのフローティ
ングゲート電極に共用され、更にこの二つフローティン
グゲート電極が異なるビット線に属するので、バイトご
との方式で消去を行うことができる。
【００２８】以上は、この発明の好ましい実施例であっ
て、この発明の実施の範囲を限定するものではない。よ
って、当業者のなし得る修正、もしくは変更であって、
この発明の精神の下においてなされ、この発明に対して
均等の効果を有するものは、いずれもこの発明の特許請
求の範囲に属するものとする。
て、この発明の実施の範囲を限定するものではない。よ
って、当業者のなし得る修正、もしくは変更であって、
この発明の精神の下においてなされ、この発明に対して
均等の効果を有するものは、いずれもこの発明の特許請
求の範囲に属するものとする。
【００２９】
【発明の効果】従来技術と比べて、本発明は、低電圧で
操作することができ、更に独特な設計によって第二ＰＭ
ＯＳトランジスタは、チャンネルが開いたばかりの時
に、ゲート電極の電流（Ｉｇ）がもう最大値に近づき、
本発明による操作モードのもとで、ゲート電極の電流が
ドレイン電極の電流に対する割合（Ｉｇ/Ｉｄ）が比較
的大きいので、省電力省エネルギーの長所を具え、更に
書き込む時に、比較的よい効率を得ることができ、書き
込む時間を節約する。その他、消去ゲート電極を使っ
て、効率的にメモリの消去操作を行うことができる。更
に本発明では、二つのＰＭＯＳトランジスタを直列的に
接続することによって大幅にチップの使用面積を減ら
し、本発明を高集積度メモリの領域に応用することがで
き、また本発明の構造が簡単であり、従来技術によるＣ
ＭＯＳ工程と互換性があるので、更に製造コストを減ら
すことができる。
操作することができ、更に独特な設計によって第二ＰＭ
ＯＳトランジスタは、チャンネルが開いたばかりの時
に、ゲート電極の電流（Ｉｇ）がもう最大値に近づき、
本発明による操作モードのもとで、ゲート電極の電流が
ドレイン電極の電流に対する割合（Ｉｇ/Ｉｄ）が比較
的大きいので、省電力省エネルギーの長所を具え、更に
書き込む時に、比較的よい効率を得ることができ、書き
込む時間を節約する。その他、消去ゲート電極を使っ
て、効率的にメモリの消去操作を行うことができる。更
に本発明では、二つのＰＭＯＳトランジスタを直列的に
接続することによって大幅にチップの使用面積を減ら
し、本発明を高集積度メモリの領域に応用することがで
き、また本発明の構造が簡単であり、従来技術によるＣ
ＭＯＳ工程と互換性があるので、更に製造コストを減ら
すことができる。
【図１】 従来技術によるＥＥＰＲＯＭセルの断面図で
ある。
ある。
【図２】 本発明による比較的よい実施例における単層
多結晶シリコンによってなる電気的に消去可能なプログ
ラマブル読み出し専用メモリの部分的な平面図である。
多結晶シリコンによってなる電気的に消去可能なプログ
ラマブル読み出し専用メモリの部分的な平面図である。
【図３】 図２に開示するＡ−Ａ’線の断面を拡大した
説明図である。
説明図である。
【図４】 図３の中にあるＥＥＰＲＯＭセルに対応する
回路図である。
回路図である。
【図５】 データ“１”を書き込む操作を例とする説明
図である。
図である。
【図６】 第二ＰＭＯＳトランジスタにおけるドレイン
電極のＮ型ウエルに対する種々のバイアスの条件のもと
で得たゲート電極の電圧−電流図である。
電極のＮ型ウエルに対する種々のバイアスの条件のもと
で得たゲート電極の電圧−電流図である。
【図７】 本発明による第二の実施例における単層多結
晶シリコンによってなる電気的に消去可能なプログラマ
ブル読み出し専用メモリの部分的な平面図である。
晶シリコンによってなる電気的に消去可能なプログラマ
ブル読み出し専用メモリの部分的な平面図である。
【図８】 本発明による単層多結晶シリコンによってな
る電気的に消去可能なプログラマブル読み出し専用メモ
リの操作方法を表わす説明図である。
る電気的に消去可能なプログラマブル読み出し専用メモ
リの操作方法を表わす説明図である。
１０、１００ｂ、１００ｃ ＥＥＰＲＯＭセル
１２、２００ Ｐ型基板
１４ Ｎ＋ソース電極ドーピング領域
１６ Ｎ＋ドレイン電極ドーピング領域
１８ Ｎ型イオンウエル
２０、１３６ Ｐ＋ソース電極ドーピング領域
２２、１３２ Ｐ＋ドレイン電極ドーピング領域
２４ 絶縁フィールド酸化膜
２８ ＮＭＯＳトランジスタ
３０ ＰＭＯＳトランジスタ
３２ 第一フローティングゲート電極
３４ 第二フローティングゲート電極
３６ フローティングゲート導線
３８ Ｎ型チャンネルストッパー
１００、１００ａ 単層多結晶シリコンＥＥＰＲＯＭセ
ル １０１ 第一ＰＭＯＳトランジスタ １０２ 第二ＰＭＯＳトランジスタ １１０ Ｎ型ウエル １２０ 消去ゲート電極 １２２ フローティングゲート電極 １２２ａ フローティングゲート電極酸化層 １２４ ゲート電極 １２４ａ ゲート電極酸化層 １３４ Ｐ＋ドーピング領域 １４２ ソース線 １５０、１５０ａ、１５０ｂ、１５０ｃ、１６０ コン
タクトプラグ １６２ 誘電層 １７０ ビット線 ＶＢＬ ビット線電圧 ＶＥＧ 消去ゲート電圧 ＶＮＷ Ｎ型ウエル電圧 ＶＰＷ Ｐ型ウエル電圧 ＶＳＧ 選択ゲート電圧 ＶＳＬ ソース線電圧 ＶＷＬ ワード線電圧
ル １０１ 第一ＰＭＯＳトランジスタ １０２ 第二ＰＭＯＳトランジスタ １１０ Ｎ型ウエル １２０ 消去ゲート電極 １２２ フローティングゲート電極 １２２ａ フローティングゲート電極酸化層 １２４ ゲート電極 １２４ａ ゲート電極酸化層 １３４ Ｐ＋ドーピング領域 １４２ ソース線 １５０、１５０ａ、１５０ｂ、１５０ｃ、１６０ コン
タクトプラグ １６２ 誘電層 １７０ ビット線 ＶＢＬ ビット線電圧 ＶＥＧ 消去ゲート電圧 ＶＮＷ Ｎ型ウエル電圧 ＶＰＷ Ｐ型ウエル電圧 ＶＳＧ 選択ゲート電圧 ＶＳＬ ソース線電圧 ＶＷＬ ワード線電圧
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Ｆターム(参考） 5F083 EP13 EP30 EP33 ER02 ER18
ER29 GA17 JA56 KA13 MA06
MA20
5F101 BA02 BB09 BB12 BC11 BD22
BE02 BE05 BE07
Claims (10)
- 【請求項１】 単層多結晶シリコンによってなる電気的
に消去可能なプログラマブル読み出し専用メモリにおい
て、 Ｐ型基板中のＮ型ウエルの上に形成され、フローティン
グゲート電極と、第一Ｐ＋ドレインドーピング領域と、
第一Ｐ＋ソースドーピング領域とを含む第一ＰＭＯＳト
ランジスタと、前記第一ＰＭＯＳトランジスタと直列的
に繋がり、前記Ｎ型ウエルの上に形成され、ゲート電極
と、第二Ｐ＋ソースドーピング領域と、ドレイン電極と
を含む第二ＰＭＯＳトランジスタと、前記Ｐ型基板の中
に形成され、前記フローティングゲート電極と隣接する
消去ゲート電極とを含んでなり、前記第一ＰＭＯＳトラ
ンジスタの前記第一Ｐ＋ソースドーピング領域も同時に
前記第二ＰＭＯＳトランジスタのドレイン電極として使
われることを特徴とする電気的に消去可能なプログラマ
ブル読み出し専用メモリ。 - 【請求項２】 前記消去ゲート電極は、Ｎ型ドーピング
領域であり、前記フローティングゲート電極の下方に形
成されることを特徴とする請求項１に記載の電気的に消
去可能なプログラマブル読み出し専用メモリ。 - 【請求項３】 前記Ｎ型ドーピング領域と前記フローテ
ィングゲート電極は、実質上重ならないことを特徴とす
る請求項２に記載の電気的に消去可能なプログラマブル
読み出し専用メモリ。 - 【請求項４】 前記消去ゲート電極と前記フローティン
グゲート電極との間にフローティングゲート酸化膜が設
けてあることを特徴とする請求項２に記載の電気的に消
去可能なプログラマブル読み出し専用メモリ。 - 【請求項５】 予定されるドレイン電極Ｖｄのバイアス
のもとで、前記フローティングゲート電極がキャパシタ
ンスカップリング効果によって低電圧を得ることがで
き、前記第二ＰＭＯＳトランジスタのＰ型チャンネルが
開くために、最大値に近いゲート電極の電流を生じるこ
とを特徴とする請求項１に記載の電気的に消去可能なプ
ログラマブル読み出し専用メモリ。 - 【請求項６】 前記予定されるバイアスが約−５Ｖであ
ることを特徴とする請求項５に記載の電気的に消去可能
なプログラマブル読み出し専用メモリ。 - 【請求項７】 前記フローティングゲート電極の上方に
は、コントロールゲート電極を設けていないことを特徴
とする請求項１に記載の電気的に消去可能なプログラマ
ブル読み出し専用メモリ。 - 【請求項８】 前記電気的に消去可能なプログラマブル
読み出し専用メモリを操作する時に、予定される消去ゲ
ート電極のバイアスと予定される第一ドレインドーピン
グ領域の電圧は、前記フローティングゲート電極の電子
をトンネリング方式によって前記消去ゲート電極から引
っ張り出すことができることを特徴とする請求項１に記
載の電気的に消去可能なプログラマブル読み出し専用メ
モリ。 - 【請求項９】 前記電気的に消去可能なプログラマブル
読み出し専用メモリに、消去動作を起こす時にオーバー
消去する現象が発生することを避けることができること
を特徴とする請求項８に記載の電気的に消去可能なプロ
グラマブル読み出し専用メモリ。 - 【請求項１０】 前記予定される消去ゲート電極のバイ
アスが正バイアスであり、前記予定される第一ドレイン
領域の電圧が負バイアスであることを特徴とする請求項
８に記載の電気的に消去可能なプログラマブル読み出し
専用メモリ。
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