TWI469328B - 具可程式可抹除的單一多晶矽層非揮發性記憶體 - Google Patents
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Description
本發明是有關於一種非揮發性記憶體(nonvolatile memory)，且特別是有關於一種具可程式可抹除的單一多晶矽層非揮發性記憶體。
請參照第1圖，其所繪示為習知具可程式的雙多晶矽層非揮發性記憶體(programmable dual-poly nonvolatile memory)示意圖。此具可程式的雙多晶矽層的非揮發性記憶體又稱為浮動閘極電晶體(floating-gate transistor)。此非揮發性記憶體包括堆疊且不相接觸的二個閘極，上方為控制閘極(control gate)12連接至控制線(C)、下方為浮動閘極(floating gate)14。而在p型基板(P-substrate)中包括一n型源極摻雜區域(n type source doped region)連接至源極線(S)以及一n型汲極摻雜區域(n type drain doped region)連接至汲極線(D)。
舉例來說，於程式狀態(programmed state)時，汲極線(D)提供一高電壓(例如+16V)、源極線(S)提供一接地電壓(Ground)、控制線(C)提供一控制電壓(例如+25V)。因此，當電子由源極線(S)經過n通道(n-channel)至汲極線(D)的過程，熱載子(hot carrier)，例如熱電子(hot electron)，會被控制閘極12上的控制電壓所吸引並且注入(inject)浮動閘極14中。此時，浮動閘極14累積許多載子(carrier)，因此可視為第一儲存狀態(例如“0”)。
於未程式狀態(not-programmed state)時，浮動閘極14中沒有任何載子(carrier)，因此可視為第二儲存狀態(例如“1”)。
換句話說，於第一儲存狀態以及第二儲存狀態將造成浮動閘極電晶體的汲極電流(id)與閘極源電壓(Vgs)的特性(id-Vgs characteristic)變化。因此，根據汲極電流(id)與閘極源電壓(Vgs)的特性(id-Vgs characteristic)變化即可得知浮動閘極電晶體的儲存狀態。
然而，雙多晶矽層的非揮發性記憶體由於需要分開製作浮動閘極14以及控制閘極12，因此需要較多的製作步驟才可完成，並且不相容於傳統標準CMOS電晶體的製程。
美國專利US6678190揭露一種具可程式的單一多晶矽層非揮發性記憶體。請參照第2A圖，其所繪示為習知具可程式的單一多晶矽層非揮發性記憶體示意圖；第2B圖所繪示為習知具可程式的單一多晶矽層非揮發性記憶體的上視圖；第2C圖所繪示為習知具可程式的單一多晶矽層非揮發性記憶體的電路圖。
如第2A圖至第2C圖所示，習知具可程式的單一多晶矽層非揮發性記憶體係包括二個串接(serially connected)的p型電晶體。第一p型電晶體係作為選擇電晶體(select transistor)，其選擇閘極(select gate)24連接至一選擇閘極電壓(select gate voltage，VSG
)，p型源極摻雜區域(p type source doped region)21連接至源極線電壓(source line voltage，VSL
)。再者，p型汲極摻雜區域22可視為第一p
型電晶體的p型汲極摻雜區域(p type drain doped region)與第二p型電晶體的p型第一摻雜區域相互連接。第二p型電晶體上方包括一浮動閘極26，其p型第二摻雜區域23連接至位元線電壓(bit line voltage，VBL
)。再者，該二p型電晶體係製作於一N型井區(N-well，NW)其連接至一N型井區電壓(N-well voltage，VNW
)。
再者，經由適當地控制選擇閘極電壓(VSG
)、源極線電壓(VSL
)、位元線電壓(VBL
)、以及N型井區電壓(VNW
)即可以使習知具可程式的單一多晶矽層非揮發性記憶體進入程式狀態、或者讀取狀態。
由於習知具可程式的單一多晶矽層非揮發性記憶體中，2個p型電晶體各僅有一個閘極24、26，因此可完全相容於傳統標準CMOS電晶體的製程。
然而，第1圖與第2圖的非揮發性記憶體僅具備可程式的功能，其僅可利用電氣特性將熱載子注入於浮動閘極中，並無法利用電氣的特性來將浮動閘極中的儲存載子移除，僅可利用紫外光(ultraviolet light)照射方式來清除於浮動閘極中的儲存載子，進而達成資料抹除的功能。因此，這類非揮發性記憶體係被稱為具一次程式的記憶體(one time programming memory，簡稱OTP memory)。
因此，如何改進上述具可程式的單一多晶矽層非揮發性記憶體，並且達成具可程式可抹除的單一多晶矽層非揮發性記憶體，也就是達成具多次程式的記憶體(multi-times programming memory，簡稱MTP memory)即是本發明所欲達成的目的。
本發明的目的係提出一種具可程式可抹除的單一多晶矽層非揮發性記憶體。係針對習知非揮發性記憶體進行改進達成具可程式可抹除的單一多晶矽層非揮發性記憶體。
本發明係有關於一種具可程式可抹除的單一多晶矽非揮發性記憶，包括：一第一p型電晶體，包括一選擇閘極連接至一選擇閘極電壓，一第一p型摻雜區域連接至一源極線電壓以及一第二p型摻雜區域；一第二p型電晶體，包括該第二p型摻雜區域，一第三p型摻雜區域連接至一位元線電壓，以及一浮動閘極；以及一抹除閘區域，相鄰於該浮動閘極，且該抹除閘區域連接至一抹除線電壓。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第3A圖~第3D圖，其所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第一實施例。其中，第3A圖為第一實施例的上視圖；第3B圖為第一實施例的第一方向(a1 a2方向)剖面圖；第3C圖為第一實施例的第二方向(b1 b2方向)剖面圖；以及，第3D圖為第一實施例的等效電路圖。
由第3A圖與第3B圖可知，本發明第一實施例中包括二個串接的p型電晶體製作於一N型井區(NW)。在N
型井區NW中包括三個p型摻雜區域31、32、33，在三個p型摻雜區域31、32、33之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極34、36。
第一p型電晶體係作為選擇電晶體，其選擇閘極34連接至一選擇閘極電壓(VSG
)，p型源極摻雜區域31連接至源極線電壓(VSL
)。再者，p型汲極摻雜區域32可視為第一p型電晶體的p型汲極摻雜區域與第二p型電晶體的p型第一摻雜區域相互連接。第二p型電晶體上方包括一浮動閘極36，其p型第二摻雜區域33連接至位元線電壓(VBL
)。而N型井區(NW)係連接至一N型井區電壓(VNW
)。
一般來說，在形成三個p型摻雜區域31、32、33的離子佈植製程時，浮動閘極36以及選擇閘極34可作為遮罩層(mask)，因此在N型井區(NW)上方的浮動閘極36以及選擇閘極34係屬於p型閘極。
由第3A圖與第3C圖可知，本發明第一實施例中更包括一個n型電晶體，或者可說包括一浮動閘極36以及一個抹除閘區域(erase gate region)35所組合而成的元件。n型電晶體製作於一P型井區(PW)。在P型井區(PW)中包括一個n型摻雜區域38。換言之，抹除閘區域35係包括P型井區(PW)以及n型摻雜區域38。
如第3A圖所示，浮動閘極36係向外延伸並相鄰於抹除閘區域35。因此，浮動閘極36可視為n型電晶體的閘極，而n型摻雜區域38可視為n型源極摻雜區域與n型汲極摻雜區域相互連接。再者，n型摻雜區域38連接至抹除線電壓(erase line voltage，VEL
)。而P型井區(PW)係
連接至一P型井區電壓(VPW
)。再者，由第3C圖可知，抹除閘區域35與N型井區(NW)之間可以被隔離結構(isolating structure)39所區隔，此隔離結構39例如為淺溝槽隔離(shallow trench isolation，STI)。
在形成n型摻雜區域38的離子佈植製程時，浮動閘極36可作為遮罩層，因此在抹除閘區域35上方的浮動閘極36係屬於n型閘極。
第4A圖至第4C圖係分別繪示第一實施例具可程式可抹除的單一多晶矽層非揮發性記憶體在程式狀態(programmed state)、抹除狀態(erased state)、讀取狀態(read state)的偏壓電壓示意圖。
如第4A圖所示，於程式狀態時，位元線電壓(VBL
)、抹除線電壓(VEL
)、與P型井區電壓(VPW
)皆為一接地電壓(0V)；N型井區電壓(VNW
)與源極線電壓(VSL
)皆為一第一正電壓(Vpp)，第一正電壓(Vpp)範圍可在+3.0V至+7.5V之間。因此，當熱載子(例如電子)經過浮動閘極36對應的通道區(channel area)時，即可注入浮動閘極36中。很明顯地，本發明的非揮發性記憶體並不需要使用傳統的控制閘來將熱載子陷入浮動閘中，再者此程式狀態的動作原理與美國專利US6678190相同，因此不再贅述。
如第4B圖所示，於抹除狀態時，位元線電壓(VBL
)、源極線電壓(VSL
)、N型井區電壓(VNW
)、以及P型井區電壓(VPW
)皆為一接地電壓(0V)；而抹除線電壓(VEL
)為一第二正電壓(VEE
)，其範圍可在+6.5V至+18V之間。如第4B圖所示，當抹除線電壓(VEL
)為第二正電壓(VEE
)時，儲存
在浮動閘極36的儲存載子將由浮動閘極36被拉出，並經由n型摻雜區域38離開非揮發性記憶體。因此，於抹除狀態後，浮動閘極36內將不會有儲存載子。
如第4C圖所示，於讀取狀態時，位元線電壓(VBL
)為接地電壓(0V)、源極線電壓(VSL
)為1.8V、N型井區電壓(VNW
)為1.8V、抹除線電壓(VEL
)與P型井區電壓(VPW
)皆為一接地電壓(0V)。而根據浮動閘極36上是否有儲存載子，將會獲得不同的讀取電流(read current，IR
)。換句話說，於讀取狀態時根據讀取電流(IR
)即可得知非揮發性記憶體的儲存狀態。一般來說，於第一儲存狀態時(例如“0”狀態)，讀取電流(IR
)大於5μA；於第二儲存狀態時(例如“1”狀態)，讀取電流(IR
)小於0.1μA。再者，上述的各個偏壓並未被限定於固定的電壓。舉例來說，位元線電壓(VBL
)實際上可以被偏壓於0V至0.5V之間；源極線電壓(VSL
)以及N型井區電壓(VNW
)可在VDD
以及VDD2
之間；抹除線電壓(VEL
)可在0V以及VDD2
之間；其中VDD
的電壓係為非揮發性記憶體中的核心電路(core device)的電壓，而VDD2
則為非揮發性記憶體中的輸出入電路(IO device)的電壓。
請參照第5A圖，其所繪示為第一實施例於程式狀態過程，利用不同第一電壓(Vpp)以及程式時間(program time)來達成第一儲存狀態後的讀取電流(IR
)變化示意圖。其中，Vpp4>Vpp3>Vpp2>Vpp1。當第一電壓(Vpp)為Vpp1或者Vpp2時，僅需要50μsec的程式時間即可讓讀取電流(IR
)大於40μA；當第一電壓(Vpp)為Vpp3時，僅需要
100μsec的程式時間即可讓讀取電流(IR
)大於40μA；當第一電壓(Vpp)為Vpp4時，僅需要500μsec的程式時間即可讓讀取電流(IR
)大於40μA。
請參照第5B圖，其所繪示為第一實施例於抹除狀態過程，利用不同第二電壓(VEE
)以及抹除時間(erase time)來達成第二儲存狀態後的讀取電流(IR
)變化示意圖。其中VEE3
>VEE2
>VEE1
，且當讀取電流(IR
)小於1nA時可視為第二儲存狀態(例如“1”)。當第二電壓(VEE
)為VEE3
時，僅需要20msec的抹除時間即可讓讀取電流(IR
)低於1nA；當第二電壓(VEE
)為VEE2
時，僅需要50msec的抹除時間即可讓讀取電流(IR
)低於1nA；當第二電壓(VEE
)為VEE1
時，僅需要100msec的抹除時間即可讓讀取電流(IR
)低於1nA。
請參照第5C圖與第5D圖，其所繪示為第一實施例在25℃以及85℃進行多次的程式狀態與抹除狀態，其中執行一次程式狀態以及抹除狀態稱為一個循環次數(cycling time)。如第5C圖所示，在25℃的環境下，經過1000循環次數後，第一實施例的非揮發性記憶體於第一儲存狀態時的讀取電流(IR
)約為40μA，於第二儲存狀態時的讀取電流(IR
)約為40nA。如第5D圖所示，在85℃的環境下，經過1000循環次數後，第一實施例的非揮發性記憶體於第一儲存狀態時的讀取電流(IR
)約為30μA，於第二儲存狀態時的讀取電流(IR
)約為400nA。很明顯地，本發明第一實施例經過1000次的循環次數後依舊可以根據讀取電流(IR
)來區分出第一儲存狀態以及第二儲存狀態。
由以上的說明可知，本發明第一實施例中的浮動閘極
36中同時包括p型多晶矽位於N型井區上方(NW)與n型多晶矽位於P型井區上方(PW)，因此在進行抹除狀態時將造成儲存載子移動時的阻礙，特別是在低溫操作時將需要較長的抹除時間。
請參照第6A圖~第6D圖，其所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第二實施例。其中，第6A圖為第二實施例的上視圖，第6B圖為第二實施例的第二方向(b1 b2方向)剖面圖，第6C圖為第二實施例的第三方向(a3 a4方向)剖面圖，以及，第6D為第二實施例的等效電路圖。由於第一方向(a1 a2方向)剖面圖與第一實施例相同，因此不再繪示。
由第6A圖可知，本發明第二實施例中包括二個串接的p型電晶體製作於一第一N型井區(NW1)。在第一N型井區NW1中包括三個p型摻雜區域31、32、33，在三個p型摻雜區域31、32、33之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極34、36。
第一p型電晶體係作為選擇電晶體，其選擇閘極34連接至一選擇閘極電壓(VSG
)，p型源極摻雜區域31連接至源極線電壓(VSL
)。再者，p型汲極摻雜區域32可視為第一p型電晶體的p型汲極摻雜區域與第二p型電晶體的p型第一摻雜區域相互連接。第二p型電晶體上方包括一浮動閘極36，其p型第二摻雜區域33連接至位元線電壓(VBL
)。而第一N型井區(NW1)係連接至一第一N型井區電壓(VNW1
)。
再者，在形成三個p型摻雜區域31、32、33的離子
佈植製程時，浮動閘極36以及選擇閘極34可作為遮罩層(mask)，因此在N型井區(NW1)上方的浮動閘極36以及選擇閘極34係屬於p型閘極。
由第6A圖、第6B圖、與第6C圖可知，本發明第二實施例中更包括一個p型電晶體，製作於一第二N型井區(NW2)。或者，可說包括一浮動閘極36以及一個抹除閘區域(erase gate region)45所組合而成的元件。換言之，抹除閘區域45係包括第二N型井區(NW2)、p型摻雜區域48、以及n型摻雜區域49。由第6C圖可知，p型摻雜區域48與n型摻雜區域49相鄰並且形成於第二N型井區(NW2)。再者，由第6B圖可知，第一N型井區(NW1)與第二N型井區(NW2)係利用隔離結構39以及一P型井區(PW)來電性完全隔絕，而P型井區(PW)連接至一P型井區電壓(VPW
)。當然，在此領域的技術人員也可以在P型基板(p-substrate)上形成互不接觸的第一N型井區(NW1)與第二N型井區(NW2)來電性完全隔離。
如第6A圖所示，浮動閘極36係向外延伸並相鄰於抹除閘區域45。因此，浮動閘極36可視為p型電晶體的閘極，而p型摻雜區域48可視為p型源極摻雜區域與p型汲極摻雜區域相互連接。再者，p型摻雜區域48連接至抹除線電壓(erase line voltage，VEL
)，而n型摻雜區域49與第二N型井區(NW2)係電性連接，並連接至一第二N型井區電壓(VNW2
)。
再者，在形成p型摻雜區域48的離子佈植製程時，浮動閘極36可作為遮罩層，因此在抹除閘區域45上方的
浮動閘極36也屬於p型閘極。
由以上的說明可知，本發明第二實施例中的浮動閘極36中全部都是p型多晶矽，因此在抹除狀態時可以有效地降低抹除時間。
第7A圖至第7C圖係分別繪示第二實施例具可程式可抹除的單一多晶矽層非揮發性記憶體在程式狀態(programmed state)、抹除狀態(erased state)、讀取狀態(read state)的偏壓電壓示意圖。
如第7A圖所示，於程式狀態時，位元線電壓(VBL
)、抹除線電壓(VEL
)、第二N型井區電壓(VNW2
)與P型井區電壓(VPW
)皆為一接地電壓(0V)；第一N型井區電壓(VNW1
)與源極線電壓(VSL
)皆為一第一正電壓(Vpp)，第一正電壓(Vpp)範圍可在+3.0V至+7.5V之間。因此，當熱載子(例如電子)經過浮動閘極36對應的通道區時，即可注入浮動閘極36中。再者，上述的各個偏壓並未被限定於固定的電壓。舉例來說，抹除線電壓(VEL
)與第二N型井區電壓(VNW2
)可在0V以及VDD2
之間；其中，VDD2
為非揮發性記憶體中的輸出入電路(IO device)的電壓。
如第7B圖所示，於抹除狀態時，位元線電壓(VBL
)、源極線電壓(VSL
)、第一N型井區電壓(VNW1
)與P型井區電壓(VPW
)皆為一接地電壓；而抹除線電壓(VEL
)以及第二N型井區電壓(VNW2
)皆為一第二正電壓(VEE
)，其範圍可在+6.5V至+18V之間。如第7B圖所示，當抹除線電壓(VEL
)以及第二N型井區電壓(VNW2
)為第二正電壓(VEE
)時，儲存在浮動閘極36的儲存載子由浮動閘極36被拉出，其可經
由抹除閘區域45離開非揮發性記憶體，而抹除閘區域45包括p型摻雜區域48以及第二N型井區(NW2)。因此，相較於第一實施例，第二實施例將具有更短的抹除時間。
如第7C圖所示，於讀取狀態(read state)時，位元線電壓(VBL
)為0V、源極線電壓(VSL
)為1.8V、第一N型井區電壓(VNW1
)為1.8V；抹除線電壓(VEL
)、第二N型井區電壓(VNW2
)與P型井區電壓(VPW
)皆為一接地電壓(0V)。而根據浮動閘極36上是否有儲存載子，將會獲得不同的讀取電流(IR
)。換句話說，於讀取狀態時根據讀取電流(IR
)即可得知非揮發性記憶體的儲存狀態。再者，上述的各個偏壓並未被限定於固定的電壓。舉例來說，位元線電壓(VBL
)實際上可以被偏壓於0V至0.5V之間；源極線電壓(VSL
)以及N型井區電壓(VNW
)可在VDD
以及VDD2
之間；抹除線電壓(VEL
)可在0V以及VDD2
之間；其中VDD
的電壓係為非揮發性記憶體中的核心電路(core device)的電壓，而VDD2
則為非揮發性記憶體中的輸出入電路(IO device)的電壓。
請參照第8A圖~第8D圖，其所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第三實施例。其中，第8A圖為第三實施例的上視圖；第8B圖為第三實施例的第四方向(b3 b4方向)剖面圖；第8C圖為第三實施例的第五方向(a5 a6方向)剖面圖；以及，第8D為第三實施例的等效電路圖。由於第一方向(a1 a2方向)、第二方向(b1 b2方向)、第三方向(a3 a4方向)剖面圖與第二實施例相同，因此不再贅述。
由第8A圖可知，本發明第三實施例中包括二個串接的p型電晶體製作於一第一N型井區(NW1)。在第一N型井區NW1中包括三個p型摻雜區域31、32、33，在三個p型摻雜區域31、32、33之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極34、36。
第一p型電晶體係作為選擇電晶體，其選擇閘極34連接至一選擇閘極電壓(VSG
)，p型源極摻雜區域31連接至源極線電壓(VSL
)。再者，p型汲極摻雜區域32可視為第一p型電晶體的p型汲極摻雜區域與第二p型電晶體的p型第一摻雜區域相互連接。第二p型電晶體上方包括一浮動閘極36，其p型第二摻雜區域33連接至位元線電壓(VBL
)。而第一N型井區(NW1)係連接至一第一N型井區電壓(VNW1
)。
由第8A圖~第8C圖可知，本發明第三實施例中更包括一個p型電晶體製作於一第二N型井區(NW2)與一個n型電晶體製作於P型井區(PW)。p型電晶體也可視為包括一浮動閘極36以及一個抹除閘區域45所組合而成的元件。而n型電晶體也可視為包括一浮動閘極36以及一個輔助閘區域(assist gate region)55所組合而成的元件。換言之，抹除閘區域45係包括第二N型井區(NW2)、p型摻雜區域48、與n型摻雜區域49；而輔助閘區域係包括n型摻雜區域53、n型輕摻雜汲極(NLDD)52、以及P型井區(PW)。如第8C圖所示可知，n型摻雜區域53與n型輕摻雜汲極(NLDD)52相鄰並且形成於P型井區(PW)中。如第8B圖所示可知，第一N型井區(NW1)與第二N型井區(NW2)
係利用隔離結構39以及一P型井區(PW)來完全隔離。當然，在此領域的技術人員也以在P型基板(p-substrate)上形成第一N型井區(NW1)與第二N型井區(NW2)來完全隔離。
如第8A圖所示，浮動閘極36係向外延伸並相鄰於抹除閘區域45以及輔助閘區域55。再者，p型摻雜區域48可視為p型源極摻雜區域與p型汲極摻雜區域相互連接，而p型摻雜區域48連接至抹除線電壓(VEL
)，n型摻雜區域49電性連接至而第二N型井區(NW2)，並且係連接至一第二N型井區電壓(VNW2
)。
如第8C圖所示，n型電晶體製作於一P型井區(PW)與隔離結構39之間。再者，在P型井區(PW)中包括一個n型輕摻雜汲極區域(n lightly doped drain，NLDD)52、與n型摻雜區域53。而n型輕摻雜汲極區域(NLDD)52與n型摻雜區域53可視為n型電晶體的汲極與源極相互連接。而n型摻雜區域53連接至輔助閘極電壓(VAG
)。而P型井區(PW)係連接至一P型井區電壓(VPW
)。
由以上的說明可知，本發明第三實施例中的浮動閘極36上更連接一n型電晶體，該n型電晶體係在程式狀態時，於輔助閘極電壓(VAG
)提供一特定電壓將有效地縮短程式時間並使浮動閘極36抓取更多熱載子以提昇程式狀態的效率。
第9A圖至第9D圖係分別繪示第三實施例具可程式可抹除的單一多晶矽層非揮發性記憶體在程式狀態(programmed state)、抹除狀態(erased state)、讀取狀態
(read state)的偏壓電壓示意圖。
如第9A圖所示，於程式狀態時，位元線電壓(VBL
)、抹除線電壓(VEL
)、第二N型井區電壓(VNW2
)與P型井區電壓(VPW
)皆為一接地電壓(0V)；第一N型井區電壓(VNW1
)與源極線電壓(VSL
)皆為一第一正電壓(Vpp)，且輔助閘極電壓(VAG
)為一第三正電壓(VAA
)，第一正電壓(Vpp)範圍可在+3.5V至+7.5V之間，第三正電壓(VAA
)範圍可在+VDD
至+8.00V之間。因此，當熱載子(例如電子)經過浮動閘極36對應的通道區時，即可注入浮動閘極36中。
如第9B圖所示，其為第一N型井區電壓(VNW1
)、源極線電壓(VSL
)與輔助閘極電壓(VAG
)之間的關係示意圖。根據本發明的第三實施例，假設程式時間為T。則第一N型井區電壓(VNW1
)與源極線電壓(VSL
)在整個程式時間(T)皆為一第一正電壓(Vpp)；而輔助閘極電壓(VAG
)需先延遲一延遲時間(△T)後，才會成為第三電壓(VAA
)。基本上延遲時間(△T)至少大於1/10的程式時間(T)。
如第9C圖所示，於抹除狀態時，位元線電壓(VBL
)、源極線電壓(VSL
)、第一N型井區電壓(VNW1
)、輔助閘極電壓(VAG
)以及P型井區電壓(VPW
)皆為一接地電壓；而抹除線電壓(VEL
)以及第二N型井區電壓(VNW2
)皆為一第二正電壓(VEE
)，其範圍可在+6.5V至+18V之間。如第9C圖所示，當抹除線電壓(VEL
)以及第二N型井區電壓(VNW2
)為第二正電壓(VEE
)時，儲存在浮動閘極36的儲存載子由浮動閘極36被拉出，其可經由抹除閘區域45離開非揮發性記憶體。
如第9D圖所示，於讀取狀態(read state)時，位元線電壓(VBL
)為0V、源極線電壓(VSL
)為1.8V、第一N型井區電壓(VNW1
)為1.8V；抹除線電壓(VEL
)、第二N型井區電壓(VNW2
)、輔助閘極電壓(VAG
)以及P型井區電壓(VPW
)皆為一接地電壓。而根據浮動閘極36上是否有儲存載子，將會獲得不同的讀取電流(IR
)。換句話說，於讀取狀態時根據讀取電流(IR
)即可得知非揮發性記憶體的儲存狀態。再者，上述的各個偏壓並未被限定於固定的電壓。舉例來說，位元線電壓(VBL
)實際上可以被偏壓於0V至0.5V之間；源極線電壓(VSL
)以及N型井區電壓(VNW
)可在VDD
以及VDD2
之間；抹除線電壓(VEL
)可在0V以及VDD2
之間；其中VDD
的電壓係為非揮發性記憶體中的核心電路(core device)的電壓，而VDD2
則為非揮發性記憶體中的輸出入電路(IO device)的電壓。
請參照第10A圖~第10C圖，其所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第四實施例。其中，第10A圖為第四實施例的上視圖；第10B圖為第四實施例的第二方向(b1 b2方向)剖面圖；以及，第10C為第四實施例的等效電路圖。由於第一方向(a1 a2方向)剖面圖與第一實施例相同，因此不再贅述。
如第10A圖所示，本發明第四實施例中包括二個串接的p型電晶體製作於一N型井區(NW)。在N型井區NW中包括三個p型摻雜區域31、32、33，在三個p型摻雜區域31、32、33之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極34、36。
第一p型電晶體係作為選擇電晶體，其選擇閘極34連接至一選擇閘極電壓(VSG
)，p型源極摻雜區域31連接至源極線電壓(VSL
)。再者，p型汲極摻雜區域32可視為第一p型電晶體的p型汲極摻雜區域與第二p型電晶體的p型第一摻雜區域相互連接。第二p型電晶體上方包括一浮動閘極36，其p型第二摻雜區域33連接至位元線電壓(VBL
)。而N型井區(NW)係連接至一N型井區電壓(VNW
)。
由第10A圖與第10B圖可知，本發明第四實施例中更包括一個n型電晶體製作於一P型井區(PW)。p型電晶體也可視為包括一浮動閘極36以及一個抹除閘區域95所組合而成的元件。換言之，抹除閘區域95係包括P型井區(PW)，n型摻雜區域92以及雙擴散汲極(double diffused drain，DDD)摻雜區94。n型摻雜區域92以及雙擴散汲極(DDD)摻雜區94形成於P型井區(PW)中，n型摻雜區域92形成於雙擴散汲極(DDD)摻雜區94中。
再者，於製作雙擴散汲極(DDD)摻雜區94所使用的光罩，在完成雙擴散汲極(DDD)摻雜區94後也可以再次使用於蝕刻抹除閘區域95上方的閘極氧化層。因此，抹除閘區域95上方的閘極氧化層厚度會小於浮動閘極36下方的閘極氧化層。如此，在抹除狀態時可使用較低的抹除線電壓(VEL
)。
如第10A圖所示，浮動閘極36係向外延伸並相鄰於抹除閘區域95。再者，雙擴散汲極(DDD)摻雜區94與n型摻雜區域92可視為n型源極摻雜區域與n型汲極摻雜區域相互連接。P型井區(PW)係連接至一P型井區電壓
(VPW
)。再者，由第10B圖可知，隔離結構39形成於P型井區(PW)與N型井區(NW)之間。
第11A圖至第11C圖係分別繪示第四實施例具可程式可抹除的單一多晶矽層非揮發性記憶體在程式狀態(programmed state)、抹除狀態(erased state)、讀取狀態(read state)的偏壓電壓示意圖。
如第11A圖所示，於程式狀態時，位元線電壓(VBL
)、抹除線電壓(VEL
)、與P型井區電壓(VPW
)皆為一接地電壓(0V)；N型井區電壓(VNW
)與源極線電壓(VSL
)皆為一第一正電壓(Vpp)，第一正電壓(Vpp)範圍可在+3.0V至+7.5V之間。因此，當熱載子(例如電子)經過浮動閘極36對應的通道區時，即可注入浮動閘極36中。
如第11B圖所示，於抹除狀態(erased state)時，位元線電壓(VBL
)、源極線電壓(VSL
)、N型井區電壓(VNW
)、以及P型井區電壓(VPW
)皆為一接地電壓；而抹除線電壓(VEL
)為一第二正電壓(VEE
)，其範圍可在+6.5V至+18V之間。如第11B圖所示，當抹除線電壓(VEL
)為第二正電壓(VEE
)時，儲存在浮動閘極36的儲存載子由浮動閘極36被拉出，並經由n型摻雜區域38離開非揮發性記憶體或者經由雙擴散汲極(DDD)摻雜區94再經由n型摻雜區域38離開非揮發性記憶體。很明顯地，儲存載子有更多的路徑離開非揮發性記憶體，因此可以有效地縮短抹除時間。
如第11C圖所示，於讀取狀態(read state)時，位元線電壓(VBL
)為0V、源極線電壓(VSL
)為1.8V、N型井區電壓(VNW
)為1.8V、抹除線電壓(VEL
)與P型井區電壓(VPW
)皆為
一接地電壓。而根據浮動閘極36上是否有儲存載子，將會獲得不同的讀取電流(read current，IR
)。換句話說，於讀取狀態時根據讀取電流(IR
)即可得知非揮發性記憶體的儲存狀態。再者，上述的各個偏壓並未被限定於固定的電壓。舉例來說，位元線電壓(VBL
)實際上可以被偏壓於0V至0.5V之間；源極線電壓(VSL
)以及N型井區電壓(VNW
)可在VDD
以及VDD2
之間；抹除線電壓(VEL
)可在0V以及VDD2
之間；其中VDD
的電壓係為非揮發性記憶體中的核心電路(core device)的電壓，而VDD2
則為非揮發性記憶體中的輸出入電路(IO device)的電壓。
由以上的說明可知，本發明的單一多晶矽層非揮發性記憶體可以改進先前技術僅能利用紫外光來移除儲存載子的缺點。也就是說，本發明可以提供抹除線電壓(VEL
)並且改變非揮發性記憶體的儲存狀態。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
12‧‧‧控制閘極
14‧‧‧浮動閘極
21‧‧‧p型源極摻雜區域
22‧‧‧p型汲極摻雜區域
23‧‧‧p型第二摻雜區域
24‧‧‧選擇閘極
26‧‧‧浮動閘極
31‧‧‧p型源極摻雜區域
32‧‧‧p型汲極摻雜區域
33‧‧‧p型第二摻雜區域
34‧‧‧選擇閘極
35、45、95‧‧‧抹除閘區域
36‧‧‧浮動閘極
38‧‧‧n型摻雜區域
39‧‧‧隔離結構
48‧‧‧p型摻雜區域
52‧‧‧n型輕摻雜汲極區域
55‧‧‧輔助閘區域
92‧‧‧n型摻雜汲極區域
94‧‧‧雙擴散汲極摻雜區
第1圖所繪示為習知具可程式的雙多晶矽層非揮發性記憶體示意圖。
第2A圖~第2C圖所繪示為習知具可程式的單一多晶矽層非揮發性記憶體示意圖。
3A圖~第3D圖所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第一實施例。
4A圖~第4C圖所繪示為本發明第一實施例於程式狀態、抹除狀態、讀取狀態的偏壓示意圖。
第5A圖所繪示為第一實施例於程式狀態過程，利用不同第一電壓(Vpp)以及程式時間(program time)來達成第一儲存狀態後的讀取電流(IR
)變化示意圖。
第5B圖所繪示為第一實施例於抹除狀態過程，利用不同第二電壓(VEE
)以及抹除時間(erase time)來達成第二儲存狀態後的讀取電流(IR
)變化示意圖。
第5C圖與第5D圖所繪示為第一實施例在25℃以及85℃進行多次的程式狀態與抹除狀態後之示意圖。
6A圖~第6D圖所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第二實施例。
7A圖~第7C圖所繪示為本發明第二實施例於程式狀態、抹除狀態、讀取狀態的偏壓示意圖。
8A圖~第8D圖所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第三實施例。
9A圖~第9D圖所繪示為本發明第三實施例於程式狀態、抹除狀態、讀取狀態的偏壓示意圖。
10A圖~第10C圖所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第四實施例。
11A圖~第11C圖所繪示為本發明第四實施例於程式狀態、抹除狀態、讀取狀態的偏壓示意圖。
31‧‧‧p型源極摻雜區域
32‧‧‧p型汲極摻雜區域
33‧‧‧p型第二摻雜區域
34‧‧‧選擇閘極
36‧‧‧浮動閘極
38‧‧‧n型摻雜區域
Claims (21)
- 一種具可程式可抹除的單一多晶矽非揮發性記憶體，包括：一第一p型電晶體，包括一選擇閘極連接至一選擇閘極電壓，一第一p型摻雜區域連接至一源極線電壓以及一第二p型摻雜區域；一第二p型電晶體，包括該第二p型摻雜區域，一第三p型摻雜區域連接至一位元線電壓，以及一浮動閘極，其中該第一p型電晶體與該第二p電晶體係製作於一N型井區內，且該N型井區連接至一N型井區電壓；以及一抹除閘區域，相鄰於該浮動閘極，且該抹除閘區域連接至一抹除線電壓，其中該抹除閘區域包括一n型摻雜區域連接於該抹除線電壓以及一P型井區連接至一P型井區電壓；其中，該浮動閘極延伸至抹除閘區域上方。
- 如申請專利範圍第1項所述之單一多晶矽非揮發性記憶體，其中於該浮動閘極位於該N型井區上方的一第一部份係為一p型閘極；且該浮動閘極位於該抹除閘區域上方的一第二部份係為一n型閘極。
- 一種具可程式可抹除的單一多晶矽非揮發性記憶體，包括： 一第一p型電晶體，包括一選擇閘極連接至一選擇閘極電壓，一第一p型摻雜區域連接至一源極線電壓以及一第二p型摻雜區域；一第二p型電晶體，包括該第二p型摻雜區域，一第三p型摻雜區域連接至一位元線電壓，以及一浮動閘極，其中該第一p型電晶體與該第二p電晶體係製作於一第一N型井區內，且該第一N型井區連接至一第一N型井區電壓；以及一抹除閘區域，相鄰於該浮動閘極，且該抹除閘區域連接至一抹除線電壓，其中該抹除閘區域包括一n型摻雜區域連接至一第二N型井區電壓、一第四p型摻雜區域連接至該抹除線電壓、以及一第二N型井區；其中，該浮動閘極延伸至抹除閘區域上方，且該n型摻雜區域與該第四p型摻雜區域形成於該第二N型井區中。
- 如申請專利範圍第3項所述之單一多晶矽非揮發性記憶體，其中於該浮動閘極位於該第一N型井區上方以及該抹除閘區域上方的部份係為一p型閘極。
- 如申請專利範圍第3項所述之單一多晶矽非揮發性記憶體，其中該第一N型井區與該第二N井區係由一隔離結構以及一P型區域完全隔離，並且該P型區域連接至一P型井區電壓。
- 如申請專利範圍第5項所述之單一多晶矽非揮發性記憶體，其中於一程式狀態時，提供一第一電壓作為該源極線電壓與該第一N型井區電壓，使得複數個熱載子注入該浮動閘極。
- 如申請專利範圍第6項所述之單一多晶矽非揮發性記憶體，其中於該程式狀態時，提供一接地電壓作為該位元線電壓、該P型井區電壓、該抹除線電壓、與該第二N型井區電壓。
- 如申請專利範圍第5項所述之單一多晶矽非揮發性記憶體，其中於一抹除狀態時，提供一第二電壓作為該抹除線電壓以及該第二N型井區電壓使得複數個儲存載子由該浮動閘極經由該抹除閘區域離開該單一多晶矽非揮發性記憶。
- 如申請專利範圍第8項所述之單一多晶矽非揮發性記憶體，其中於該抹除狀態時，提供一接地電壓作為該位元線電壓、該P型井區電壓、該第一N型井區電壓與該源極線電壓。
- 如申請專利範圍第3項所述之單一多晶矽非揮發性記憶體，更包括一輔助閘區域相鄰於該浮動閘極，其中該輔助閘區域包括一第二n型摻雜區域並連接至一輔助閘極電壓，一輕摻雜汲極區域位於該浮動閘極下方，以及一P型井區連接至一P型井區電壓，其中，該第二n型摻雜 區域與該輕摻雜汲極區域形成於該P型井區內。
- 如申請專利範圍第10項所述之單一多晶矽非揮發性記憶體，其中該P型井區形成於該第一N型井區與該第二N井區之間，以完全隔離該第一N型井區與該第二N井區。
- 如申請專利範圍第10項所述之單一多晶矽非揮發性記憶體，其中於一程式狀態時，提供一第一電壓作為該源極線電壓與該第一N型井區電壓，以及一提供一第三電壓作為該輔助閘極電壓，並使得複數個熱載子注入該浮動閘極。
- 如申請專利範圍第12項所述之單一多晶矽非揮發性記憶體，其中，先提供該第一電壓作為該源極線電壓與該第一N型井區電壓，並於一延遲時間後再提供該第三電壓的該輔助閘極電壓。
- 如申請專利範圍第13項所述之單一多晶矽非揮發性記憶體，其中於該程式狀態時，提供一接地電壓作為該位元線電壓、該P型井區電壓、該抹除線電壓、與該第二N型井區電壓。
- 一種具可程式可抹除的單一多晶矽非揮發性記憶體，包括： 一第一p型電晶體，包括一選擇閘極連接至一選擇閘極電壓，一第一p型摻雜區域連接至一源極線電壓以及一第二p型摻雜區域；一第二p型電晶體，包括該第二p型摻雜區域，一第三p型摻雜區域連接至一位元線電壓，以及一浮動閘極，其中，該第一p型電晶體與該第二p電晶體係製作於一N型井區內，且該N型井區連接至一N型井區電壓；以及一抹除閘區域，相鄰於該浮動閘極，且該抹除閘區域連接至一抹除線電壓，其中該抹除閘區域包括一n型摻雜區域連接於該抹除線電壓、一雙擴散汲極n型摻雜區、以及一P型井區；其中，該浮動閘極延伸至抹除閘區域上方，並且該P型井區連接至一P型井區電壓，並且該n型摻雜區域形成於該雙擴散汲極摻雜區內，並且該雙擴散汲極摻雜區形成於該P型井區內。
- 如申請專利範圍第15項所述之單一多晶矽非揮發性記憶體，其中於該抹除閘區域上方的閘極氧化層比該浮動閘極下方的閘極氧化層還薄。
- 如申請專利範圍第15項所述之單一多晶矽非揮發性記憶體，其中一隔離結構形成於該P型井區與該N型井區之間。
- 如申請專利範圍第15項所述之單一多晶矽非揮 發性記憶體，其中於一程式狀態時，提供一第一電壓作為該源極線電壓與該N型井區電壓，並使得複數個熱載子注入該浮動閘極。
- 如申請專利範圍第18項所述之單一多晶矽非揮發性記憶體，其中於該程式狀態時，提供一接地電壓作為該位元線電壓、該P型井區電壓、與該抹除線電壓。
- 如申請專利範圍第15項所述之單一多晶矽非揮發性記憶體，其中於一抹除狀態時，提供一第二電壓作為該抹除線電壓使得複數個儲存載子經由該抹除閘區域離開該浮動閘極。
- 如申請專利範圍第20項所述之單一多晶矽非揮發性記憶體，其中於該抹除狀態時，提供一接地電壓作為該位元線電壓、該P型井區電壓、該N型井區電壓與該源極線電壓。
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Cited By (1)
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|---|---|---|---|---|
| US9847133B2 (en) | 2016-01-19 | 2017-12-19 | Ememory Technology Inc. | Memory array capable of performing byte erase operation |
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-
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- 2012-05-25 TW TW101118862A patent/TWI469328B/zh active
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| US9847133B2 (en) | 2016-01-19 | 2017-12-19 | Ememory Technology Inc. | Memory array capable of performing byte erase operation |
| TWI613672B (zh) * | 2016-01-19 | 2018-02-01 | 力旺電子股份有限公司 | 記憶體陣列 |
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