TWI496248B - 具可程式可抹除的單一多晶矽層非揮發性記憶體 - Google Patents

具可程式可抹除的單一多晶矽層非揮發性記憶體 Download PDF

Info

Publication number
TWI496248B
TWI496248B TW101146444A TW101146444A TWI496248B TW I496248 B TWI496248 B TW I496248B TW 101146444 A TW101146444 A TW 101146444A TW 101146444 A TW101146444 A TW 101146444A TW I496248 B TWI496248 B TW I496248B
Authority
TW
Taiwan
Prior art keywords
gate
region
volatile memory
floating gate
transistor
Prior art date
Application number
TW101146444A
Other languages
English (en)
Other versions
TW201338101A (zh
Inventor
Te Hsun Hsu
Hsin Ming Chen
Ching Sung Yang
Wen Hao Ching
wei ren Chen
Original Assignee
Ememory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ememory Technology Inc filed Critical Ememory Technology Inc
Publication of TW201338101A publication Critical patent/TW201338101A/zh
Application granted granted Critical
Publication of TWI496248B publication Critical patent/TWI496248B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/10—Floating gate memory cells with a single polysilicon layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

具可程式可抹除的單一多晶矽層非揮發性記憶體
本發明是有關於一種非揮發性記憶體(nonvolatile memory)，且特別是有關於一種具可程式可抹除的單一多晶矽層非揮發性記憶體。
請參照第1圖，其所繪示為習知具可程式的雙多晶矽層非揮發性記憶體(programmable dual-poly nonvolatile memory)示意圖。此具可程式的雙多晶矽層的非揮發性記憶體又稱為浮動閘極電晶體(floating-gate transistor)。此非揮發性記憶體包括堆疊且不相接觸的二個閘極，上方為控制閘極(control gate)12連接至控制線(C)、下方為浮動閘極(floating gate)14。而在p型基板(P-substrate)中包括一n型源極摻雜區域(n type source doped region)連接至源極線(S)以及一n型汲極摻雜區域(n type drain doped region)連接至汲極線(D)。
舉例來說，於程式狀態(programmed state)時，汲極線(D)提供一高電壓(例如+16V)、源極線(S)提供一接地電壓(Ground)、控制線(C)提供一控制電壓(例如+25V)。因此，當電子由源極線(S)經過n通道(n-channel)至汲極線(D)的過程，熱載子(hot carrier)，例如熱電子(hot electron)，會被控制閘極12上的控制電壓所吸引並且注入(inject)浮動閘極14中。此時，浮動閘極14累積許多載子(carrier)，因此可視為第一儲存狀態(例如“0”)。
於未程式狀態(not-programmed state)時，浮動閘極14中沒有任何載子(carrier)，因此可視為第二儲存狀態(例如“1”)。
換句話說，於第一儲存狀態以及第二儲存狀態將造成浮動閘極電晶體的汲極電流(id)與閘極源電壓(Vgs)的特性(id-Vgs characteristic)變化。因此，根據汲極電流(id)與閘極源電壓(Vgs)的特性(id-Vgs characteristic)變化即可得知浮動閘極電晶體的儲存狀態。
然而，雙多晶矽層的非揮發性記憶體由於需要分開製作浮動閘極14以及控制閘極12，因此需要較多的製作步驟才可完成，並且不相容於傳統標準CMOS電晶體的製程。
美國專利US6678190揭露一種具可程式的單一多晶矽層非揮發性記憶體。請參照第2A圖，其所繪示為習知具可程式的單一多晶矽層非揮發性記憶體示意圖；第2B圖所繪示為習知具可程式的單一多晶矽層非揮發性記憶體的上視圖；第2C圖所繪示為習知具可程式的單一多晶矽層非揮發性記憶體的電路圖。
如第2A圖至第2C圖所示，習知具可程式的單一多晶矽層非揮發性記憶體係包括二個串接(serially connected)的PMOS電晶體。第一PMOS電晶體係作為選擇電晶體(select transistor)，其選擇閘極(select gate)24連接至一選擇閘極電壓(select gate voltage，VSG )，p型源極摻雜區域(p type source doped region)21連接至源極線電壓(source line voltage，VSL )。再者，p型汲極摻雜區域22可視為第 一PMOS電晶體的p型汲極摻雜區域(p type drain doped region)與第二PMOS電晶體的p型第一摻雜區域相互連接。第二PMOS電晶體上方包括一浮動閘極26，其p型第二摻雜區域23連接至位元線電壓(bit line voltage，VBL )。再者，該二PMOS電晶體係製作於一N型井區(N-well，NW)其連接至一N型井區電壓(N-well voltage，VNW )。其中，第二PMOS電晶體係作為浮動閘極電晶體。
再者，經由適當地控制選擇閘極電壓(VSG )、源極線電壓(VSL )、位元線電壓(VBL )、以及N型井區電壓(VNW )即可以使習知具可程式的單一多晶矽層非揮發性記憶體進入程式狀態、或者讀取狀態。
由於習知具可程式的單一多晶矽層非揮發性記憶體中，2個PMOS電晶體各僅有一個閘極24、26，因此可完全相容於傳統標準CMOS電晶體的製程。
然而，第1圖與第2圖的非揮發性記憶體僅具備可程式的功能，其僅可利用電氣特性將熱載子注入於浮動閘極中，並無法利用電氣的特性來將浮動閘極中的儲存載子移除，僅可利用紫外光(ultravilote light)照射方式來清除於浮動閘極中的儲存載子，進而達成資料抹除的功能。因此，這類非揮發性記憶體係被稱為具一次程式的記憶體(one time programming memory，簡稱OTP memory)。
因此，如何改進上述具可程式的單一多晶矽層非揮發性記憶體，並且達成具可程式可抹除的單一多晶矽層非揮發性記憶體，也就是達成具多次程式的記憶體(multi-times programming memory，簡稱MTP memory)即是本發明所欲 達成的目的。
本發明的目的係提出一種具可程式可抹除的單一多晶矽層非揮發性記憶體。係針對習知非揮發性記憶體進行改進達成具可程式可抹除的單一多晶矽層非揮發性記憶體。
本發明係有關於一種具可程式可抹除的單一多晶矽非揮發性記憶體，包括：一浮動閘極電晶體，包括一浮動閘極、一閘極氧化層位於該浮動閘極下方、以及一通道區域；以及一抹除閘區域，其中該浮動閘極係向外延伸並相鄰於該抹除閘區域；其中，該閘極氧化層包括一第一部份位於該通道區域上方，以及一第二部份位於該抹除閘區域上方，並且該閘極氧化層的該第一部份之厚度相異於該閘極氧化層的該第二部份之厚度。
本發明係有關於一種具可程式可抹除的單一多晶矽非揮發性記憶體，包括：一浮動閘極電晶體，包括一浮動閘極、一閘極氧化層位於該浮動閘極下方、以及一通道區域；一抹除閘區域；以及一輔助閘區域，其中該浮動閘極係向外延伸並相鄰於該抹除閘區域與該輔助閘區域；其中，該閘極氧化層包括一第一部份位於該通道區域上方，以及一第二部份位於該抹除閘區域上方，並且該閘極氧化層的該第一部份之厚度相異於該閘極氧化層的該第二部份之厚度。
本發明係有關於一種具可程式可抹除的單一多晶矽 非揮發性記憶體，包括：一字元線電晶體；一浮動閘極電晶體，包括一浮動閘極、一閘極氧化層位於該浮動閘極下方、以及一通道區域；一選擇電晶體，其中該字元線電晶體、該浮動閘極電晶體、與該選擇電晶體係為串接；一抹除閘區域；以及一輔助閘區域，其中該浮動閘極係向外延伸並相鄰於該抹除閘區域與該輔助閘區域；其中，該閘極氧化層包括一第一部份位於該通道區域上方，以及一第二部份位於該抹除閘區域上方，並且該閘極氧化層的該第一部份之厚度相異於該閘極氧化層的該第二部份之厚度。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第3A圖~第3D圖，其所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第一實施例。其中，第3A圖為第一實施例的上視圖；第3B圖為第一實施例的第一方向(a1 a2方向)剖面圖；第3C圖為第一實施例的第二方向(b1 b2方向)剖面圖；以及，第3D為第一實施例的等效電路圖。再者，本發明的非揮發性記憶體係利用相容於邏輯CMOS製成的單一多晶程序(single ploy process)來製造完成。
由第3A圖與第3B圖可知，本發明第一實施例中包括二個串接的PMOS電晶體製作於一N型井區(NW)。在N型井區NW中包括三個p型摻雜區域31、32、33，在三個p型摻雜區域31、32、33之間的表面上方包括二個閘 極氧化層342、362以及由多晶矽(polysilicon)所組成的閘極34、36。再者，位於N型井區NW上方二個閘極34、36係為p型汲極摻雜的多晶矽(polysilicon)閘極34、36。
第一PMOS電晶體係作為選擇電晶體，其閘極34(可稱為選擇閘極)連接至一選擇閘極電壓(VSG )，p型源極摻雜區域31連接至源極線電壓(VSL )。再者，p型汲極摻雜區域32可視為第一PMOS電晶體的p型汲極摻雜區域與第二PMOS電晶體的p型第一摻雜區域相互連接。第二PMOS電晶體上方包括一閘極36(可稱為浮動閘極)，其p型第二摻雜區域33連接至位元線電壓(VBL )。而N型井區(NW)係連接至一N型井區電壓(VNW )。其中，第二PMOS電晶體係作為浮動閘極電晶體。
由第3A圖與第3C圖可知，本發明第一實施例中更包括一個NMOS電晶體，或者可說包括一浮動閘極36、閘極氧化層362以及一個抹除閘區域(erase gate region)35所組合而成的元件。而NMOS電晶體製作於一P型井區(PW)中。換言之，抹除閘區域35包括P型井區(PW)以及n型摻雜區域38。再者，位於P型井區(PW)上方的浮動閘極36係為一n型摻雜的多晶矽閘極；P型井區(PW)也可以是p型摻雜的井區，N型井區(NW)也可以是n型摻雜的井區。
如第3A圖所示，浮動閘極36係向外延伸並相鄰於抹除閘區域35。因此，浮動閘極36可視為NMOS電晶體的閘極，而n型摻雜區域38可視為n型源極摻雜區域與n型汲極摻雜區域相互連接。再者，n型摻雜區域38連接至 抹除線電壓(erase line voltage，VEL )。而P型井區(PW)係連接至一P型井區電壓(VPW )。再者，由第3C圖可知，浮動閘極26下方的閘極氧化層262包括二個部份362a、362b。閘極氧化層362的第一部份362a係形成於浮動閘極電晶體(第二PMOS電晶體)上；閘極氧化層362的第二部份362b係形成於NMOS電晶體上或者可說是形成於抹除閘區域35的上方。在本發明的實施例中，需要利用回蝕製程(etching back process)來蝕刻並形成第二部份362b的閘極氧化層362。因此，閘極氧化層362第一部份362a的厚度將大於閘極氧化層362第二部份362b的厚度。再者，抹除閘區域35與N型井區(NW)之間形成隔離結構(isolating structure)39，此隔離結構39例如為淺溝槽隔離(shallow trench isolation，STI)。
如第3D圖所示，抹除閘區域35實際上可以視為一穿透電容器(tunneling capacitor)用以退出(eject)儲存在浮動閘極36中的載子。亦即，經由穿透電容器，使得儲存的載子離開非揮發性記憶體。此實施例的穿透電容器廣義定義為允許載子雙向傳輸的結構，並不侷限用於退出儲存在浮動閘極36中的載子，換句話說，可以改變N型井區(NW)與區域35的相對操作電壓，讓載子進入並儲存在浮動閘極36中。
本實施例除了上述區域35可以視為一穿透電容器外，也可以當作一耦合電容(coupling capacitor)使用，利用其閘極氧化層較薄的結構進而具有較佳的耦合能力，可以加以適當的電壓來控制載子改由第一部份的閘極氧化層362a 進出。
第4A圖至第4C圖係分別繪示第一實施例其中一種具可程式可抹除的單一多晶矽層非揮發性記憶體在程式狀態(programmed state)、抹除狀態(erased state)、讀取狀態(read state)的偏壓電壓示意圖。
如第4A圖所示，於程式狀態時，位元線電壓(VBL )、抹除線電壓(VEL )、與P型井區電壓(VPW )皆為一接地電壓(0V)；N型井區電壓(VNW )與源極線電壓(VSL )皆為一第一正電壓(Vpp)，第一正電壓(Vpp)範圍可在+3.0V至+8.0V之間。因此，當熱載子(例如電子)經過浮動閘極36對應的通道區(channel area)時，熱載子即通過第一部份362a的閘極氧化層362而注入浮動閘極36中。上述的熱載子注入亦稱為通道熱載子效應(channel hot carrier effect)。很明顯地，本發明的非揮發性記憶體並不需要使用傳統的控制閘來將熱載子陷入浮動閘中，再者此程式狀態的動作原理與美國專利US6678190相同，因此不再贅述。
如第4B圖所示，於抹除狀態時，位元線電壓(VBL )、源極線電壓(VSL )、N型井區電壓(VNW )、以及P型井區電壓(VPW )皆為一接地電壓(0V)；而抹除線電壓(VEL )為一第二正電壓(VEE )。如第4B圖所示，當抹除線電壓(VEL )為第二正電壓(VEE )時，儲存在浮動閘極36的儲存載子(電子)將由浮動閘極36被拉出。亦即，儲存載子會通過第二部份362b的閘極氧化層362，並經由n型摻雜區域38離開非揮發性記憶體。上述的熱載子退出亦稱為Fowler-Nordhiem effect(簡稱FN效應)效應。因此，於抹除 狀態後，浮動閘極36內將不會有儲存載子。當然，除了FN效應之外，熱載子退出時也可利用通道熱載子效應。同理，除了通道熱載子效應之外，熱載子注入時也可利用到FN效應。
如第4C圖所示，於讀取狀態時，位元線電壓(VBL )為接地電壓(0V)、源極線電壓(VSL )為1.8V、N型井區電壓(VNW )為1.8V、抹除線電壓(VEL )與P型井區電壓(VPW )皆為一接地電壓(0V)。而根據浮動閘極36上是否有儲存載子，將會獲得不同的讀取電流(read current，IR )。換句話說，於讀取狀態時根據讀取電流(IR )即可得知非揮發性記憶體的儲存狀態。一般來說，於第一儲存狀態時(例如“0”狀態)，讀取電流(IR )大於5μA；於第二儲存狀態時(例如“1”狀態)，讀取電流(IR )小於0.1μA。再者，上述的各個偏壓並未被限定於固定的電壓。舉例來說，位元線電壓(VBL )實際上可以被偏壓於0V至0.5V之間；源極線電壓(VSL )以及N型井區電壓(VNW )可在VDD 以及VDD2 之間；抹除線電壓(VEL )可在0V以及VDD2 之間；其中VDD 的電壓係為非揮發性記憶體中的核心電路(core device)的電壓，而VDD2 則為非揮發性記憶體中的輸出入電路(IO device)的電壓。
請參照第5圖，其所繪示為閘極氧化層厚度與抹除線電壓(VEL )之間的關係。在標準的CMOS耐壓5V製程中，閘極氧化層362的厚度約為13nm，因此需要的抹除線電壓(VEL )約為15V~16V才能夠利用FN效應將浮動閘極36中的儲存載子退出非揮發性記憶體。然而，過高的抹除線 電壓(VEL )會造成抹除閘區域35的接面崩潰(junction breakdown)。根據本發明的實施例，一部分(第二部份362b)的閘極氧化層362會被蝕刻，使得其厚度會小於閘極氧化層362的其他部份(第一部份362a)。換句話說，熱載子注入浮動閘極36所經過的第一部份362a，其厚度會大於儲存載子退出浮動閘極36所經過的第二部份362b。
請參照第6A圖~第6D圖，其所繪示為另二種抹除閘區域的示意圖。其中，第一PMOS電晶體(選擇電晶體)與第二PMOS電晶體(浮動閘極電晶體)的結構與第3B圖相同，不再贅述。
相較於第3C圖之抹除閘區域35，第6A圖與第6B圖所繪示的抹除閘區域65包括一雙擴散汲極(double diffused drain，DDD)摻雜區64形成於n型摻雜區域62與P型井區(PW)之間，此雙擴散汲極可以有效地增加抹除閘區域35的抹除能力。同理，為了具備較低的抹除線電壓(VEL )，第二部份362b的閘極氧化層362之厚度小於第一部份362a的閘極氧化層362之厚度。
第6B圖所繪示為具備第一PMOS電晶體、第二PMOS電晶體、以及抹除閘區域65之非揮發性記憶體的等效電路。
如第6C圖與第6D圖所示，其更包括一個製作於第二N型井區(NW2)中的PMOS型電晶體。此PMOS電晶體由一浮動閘極36、閘極氧化層362以及一個抹除閘區域68所組合而成。換言之，抹除閘區域68包括第二N型井區(NW2)以及p型摻雜區域66，且p型摻雜區域66形成 於第二N型井區(NW2)內。另外，如第6C圖所示，第一N型井區(NW1)與第二N型井區(NW2)被隔離結構39與P型井區(PW)完全隔離。其中，P型井區(PW)係連接至一P型井區電壓(VPW )。另外，第一N型井區(NW1)與第二N型井區(NW2)係形成於p型基板中以達到完全隔離。同理，為了具備較低的抹除線電壓(VEL )，第二部份362b的閘極氧化層362之厚度小於第一部份362a的閘極氧化層362之厚度。再者，第一N型井區(NW1)與第二N型井區(NW2)上方的浮動閘極36係為一p型摻雜的多晶矽閘極，此浮動閘極36為同一型摻雜的多晶矽閘極，具有低電阻功能，讓載子在浮動閘極36中傳輸較不受高低溫影響。同時，第一N型井區(NW1)與第二N型井區(NW2)也可以是二個分開的n型摻雜的井區。
第6D圖所繪示為具備第一PMOS電晶體、第二PMOS電晶體、以及抹除閘區域68之非揮發性記憶體的等效電路。
請參照第7A圖~第7D圖，其所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第二實施例。其中，第7A圖為第二實施例的上視圖；第7B圖為第二實施例的第二方向(b1 b2方向)剖面圖；第7C圖為第二實施例的第五方向(a5 a6方向)剖面圖；以及，第7D為第二實施例的等效電路圖。由於第一方向(a1 a2方向)剖面圖與第一實施例相同，因此不再贅述。
由第7A圖可知，本發明第二實施例中包括二個串接的PMOS電晶體製作於一第一N型井區(NW1)。在第一N 型井區NW1中包括三個p型摻雜區域31、32、33，在三個p型摻雜區域31、32、33之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極34、36。
第一PMOS型電晶體係作為選擇電晶體，其選擇閘極34連接至一選擇閘極電壓(VSG )，p型源極摻雜區域31連接至源極線電壓(VSL )。再者，p型汲極摻雜區域32可視為第一PMOS電晶體的p型汲極摻雜區域與第二PMOS電晶體的p型第一摻雜區域相互連接。第二PMOS電晶體上方包括一浮動閘極36，其p型第二摻雜區域33連接至位元線電壓(VBL )。而第一N型井區(NW1)係連接至一第一N型井區電壓(VNW1 )。第二PMOS電晶體即為浮動閘極電晶體。
由第7A圖~第7C圖可知，本發明第二實施例中更包括一個PMOS電晶體製作於一第二N型井區(NW2)與一個NMOS電晶體製作於P型井區(PW)。PMOS電晶體也可視為包括一浮動閘極36、閘極氧化層362以及一個抹除閘區域75所組合而成的元件。而NMOS電晶體也可視為包括一浮動閘極36、閘極氧化層362以及一個輔助閘區域(assist gate region)76所組合而成的元件。換言之，抹除閘區域75係包括第二N型井區(NW2)、p型摻雜區域78、與n型摻雜區域49；而輔助閘區域係包括n型摻雜區域73、n型輕摻雜汲極(NLDD)72、以及P型井區(PW)。如第7C圖所示可知，n型摻雜區域73與n型輕摻雜汲極(NLDD)72相鄰並且形成於P型井區(PW)中。如第7B圖所示可知，第一N型井區(NW1)與第二N型井區(NW2)係 利用隔離結構39以及一P型井區(PW)來完全隔離。當然，在此領域的技術人員也可以在P型基板(p-substrate)上形成第一N型井區(NW1)與第二N型井區(NW2)來完全隔離。再者，P型井區(PW)可以是p型摻雜的井區，而第一N型井區(NW1)與第二N型井區(NW2)也可以是二個分開的n型摻雜的井區。
如第7A圖所示，浮動閘極36係向外延伸並相鄰於抹除閘區域75以及輔助閘區域76。再者，p型摻雜區域78可視為PMOS電晶體的p型源極摻雜區域與p型汲極摻雜區域相互連接，而p型摻雜區域78連接至抹除線電壓(VEL )，n型摻雜區域79電性連接至而第二N型井區(NW2)，並且係連接至一第二N型井區電壓(VNW2 )。
如第7C圖所示，NMOS電晶體製作於一P型井區(PW)與隔離結構39之間。再者，在P型井區(PW)中包括一個n型輕摻雜汲極區域(n lightly doped drain，NLDD)72、與n型摻雜區域73。而n型輕摻雜汲極區域(NLDD)72與n型摻雜區域73可視為NMOS電晶體的n型源極摻雜區域與n型汲極摻雜區域相互連接。而n型摻雜區域73連接至輔助閘極電壓(VAG )。而P型井區(PW)係連接至一P型井區電壓(VPW )。
本發明第二實施例中，閘極氧化層362的第一部份362a之厚度大於閘極氧化層362的第二部份362b。在程式狀態時，熱載子(例如電子)經過浮動閘極36對應的通道區時，熱載子即通過第一部份362a的閘極氧化層362而注入浮動閘極36中。在抹除狀態時，儲存在浮動閘極36 的儲存載子(電子)將由浮動閘極36被拉出。亦即，儲存載子會通過第二部份362b的閘極氧化層362，並經由n型摻雜區域38離開非揮發性記憶體。而熱載子注入浮動閘極36所經過的第一部份362a，其厚度會大於儲存載子退出浮動閘極36所經過的第二部份362b。
再者，於程式狀態時，提供一特定電壓作為輔助閘極電壓(VAG )，提將有效地縮短程式時間並使浮動閘極36抓取更多熱載子以提昇程式狀態的效率。
根據本發明的第二實施例，抹除閘區域75是利用PMOS電晶體來實現，而輔助閘區域76是利用NMOS電晶體來實現。實際上，抹除閘區域75也可以用NMOS電晶體來實現，而輔助閘區域76也可以用PMOS電晶體來實現。
再者，本發明更可增加一PMOS電晶體作為字元線電晶體，並且串接於第二實施例的浮動閘極電晶體以及選擇電晶體。請參照第8圖，其所繪示為本發明第二實施例加上PMOS電晶體(字元線電晶體)的等效電路示意圖。
如第8圖之繪示，字元線電晶體串接於浮動閘極電晶體。字元線電晶體的閘極接收字元線電壓(VWL )，字元線電晶體的第一端接收位元線電壓(VBL )，字元線電晶體的第二端連接至浮動閘極電晶體。再者，字元線電晶體、浮動閘極電晶體以及選擇電晶體皆製作於N型井區(NW1)。
相同地，抹除閘區域82是利用PMOS電晶體來實現，而輔助閘區域83是利用NMOS電晶體來實現。實際上，抹除閘區域也可以用NMOS電晶體來實現，而輔助閘區域 也可以用PMOS電晶體來實現。
請參照第9圖，其所繪示為本發明第三實施例。第三實施例，僅以等效電路來作說明。相較於第二實施例，其差異在於：串接的浮動閘極電晶體以及選擇電晶體係由NMOS電晶體來實現，並且浮動閘極電晶體以及選擇電晶體皆製作於P型井區(PW)。
再者，抹除閘區域92以及輔助閘區域94可以用NMOS電晶體或者PMOS電晶體來實現。根據本發明的第三實施例，閘極氧化層362的第一部份362a之厚度大於閘極氧化層362的第二部份362b。在程式狀態時，熱載子(例如電子)經過浮動閘極36對應的通道區時，熱載子即通過第一部份362a的閘極氧化層362而注入浮動閘極36中。在抹除狀態時，儲存在浮動閘極36的儲存載子(電子)將由浮動閘極36被拉出。亦即，儲存載子會通過第二部份362b的閘極氧化層362，並經由抹除閘區域92中的n型摻雜區域離開非揮發性記憶體。
再者，於程式狀態時，提供一特定電壓作為輔助閘極電壓(VAG )，提將有效地縮短程式時間並使浮動閘極36抓取更多熱載子以提昇程式狀態的效率。
根據本發明的第三實施例，更可增加一NMOS電晶體作為字元線電晶體，並且串接於浮動閘極電晶體以及選擇電晶體。請參照第10圖，其所繪示為本發明第三實施例加上NMOS電晶體(字元線電晶體)的等效電路示意圖。
如第10圖之繪示，字元線電晶體串接於浮動閘極電晶體。字元線電晶體的閘極接收字元線電壓(VWL )，字元 線電晶體的第一端接收位元線電壓(VBL )，字元線電晶體的第二端連接至浮動閘極電晶體。再者，字元線電晶體、浮動閘極電晶體以及選擇電晶體皆製作於P型井區(PW)。
由以上的說明可知，本發明可以在非揮發性記憶體上提供較低的抹除線電壓(VEL )。並且利用較低的抹除線電壓(VEL )來改變非揮發性記憶體中的儲存狀態。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
12‧‧‧控制閘極
14‧‧‧浮動閘極
21‧‧‧p型源極摻雜區域
22‧‧‧p型汲極摻雜區域
23‧‧‧p型第二摻雜區域
24‧‧‧選擇閘極
26‧‧‧浮動閘極
31‧‧‧p型源極摻雜區域
32‧‧‧p型汲極摻雜區域
33‧‧‧p型第二摻雜區域
34‧‧‧選擇閘極
35、65、68、75、82、92‧‧‧抹除閘區域
36‧‧‧浮動閘極
362‧‧‧閘極氧化層
362a‧‧‧第一部份
362b‧‧‧第二部份
38、62、73‧‧‧n型摻雜區域
39‧‧‧隔離結構
64‧‧‧雙擴散汲極摻雜區
66、78‧‧‧p型摻雜區域
72‧‧‧n型輕摻雜汲極區域
76、84、94‧‧‧輔助閘區域
第1圖所繪示為習知具可程式的雙多晶矽層非揮發性記憶體示意圖。
第2A圖~第2C圖所繪示為習知具可程式的單一多晶矽層非揮發性記憶體示意圖。
第3A圖~第3D圖所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第一實施例。
第4A圖至第4C圖係分別繪示第一實施例具可程式可抹除的單一多晶矽層非揮發性記憶體在程式狀態、抹除狀態、讀取狀態的偏壓電壓示意圖。
第5圖所繪示為閘極氧化層厚度與抹除線電壓(VEL )之間的關係。
第6A圖~第6D圖所繪示為另二種抹除閘區域的示意 圖。
第7A圖~第7D圖所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第二實施例。
第8圖所繪示為本發明第二實施例加上PMOS電晶體(字元線電晶體)的等效電路示意圖。
第9圖所繪示為本發明第三實施例。
第10圖所繪示為本發明第三實施例加上NMOS電晶體(字元線電晶體)的等效電路示意圖。
31‧‧‧p型源極摻雜區域
32‧‧‧p型汲極摻雜區域
33‧‧‧p型第二摻雜區域
34‧‧‧選擇閘極
36‧‧‧浮動閘極
38‧‧‧n型摻雜區域

Claims (32)

  1. 一種具可程式可抹除的單一多晶矽非揮發性記憶體，包括：一浮動閘極電晶體，包括一浮動閘極、一閘極氧化層位於該浮動閘極下方、以及一通道區域；一抹除閘區域，其中該浮動閘極係向外延伸並相鄰於該抹除閘區域；以及一選擇電晶體，串接於該浮動閘極電晶體，且該選擇電晶體與該浮動閘極電晶體形成於一第一井區，該抹除閘區域形成於一第二井區；其中，該閘極氧化層包括一第一部份位於該通道區域上方，以及一第二部份位於該抹除閘區域上方，並且該閘極氧化層的該第一部份之厚度相異於該閘極氧化層的該第二部份之厚度。
  2. 如申請專利範圍第1項所述之單一多晶矽非揮發性記憶體，其中於該抹除閘區域係為一穿透電容器，並且該穿透電容器形成於該第二井區。
  3. 如申請專利範圍第2項所述之單一多晶矽非揮發性記憶體，其中該穿透電容器可為一允許載子雙向傳輸的結構。
  4. 如申請專利範圍第1項所述之單一多晶矽非揮發性記憶體，其中，該第一井區係為一第一P型井區或者一 第一N型井區；且該第二井區係為一第二P型井區或者一第二N型井區。
  5. 如申請專利範圍第1項所述之單一多晶矽非揮發性記憶體，其中該閘極氧化層的該第一部份之厚度大於該閘極氧化層的該第二部份之厚度。
  6. 如申請專利範圍第5項所述之單一多晶矽非揮發性記憶體，其中利用一回蝕製程來形成該閘極氧化層的該第二部份。
  7. 如申請專利範圍第1項所述之單一多晶矽非揮發性記憶體，其中該抹除閘區域係由一NMOS電晶體所組成，該NMOS電晶體具有該浮動閘極、一汲極與一源極，且該汲極與該源極相互連接。
  8. 如申請專利範圍第1項所述之單一多晶矽非揮發性記憶體，其中該抹除閘區域係由一PMOS電晶體所組成，該PMOS電晶體具有該浮動閘極、一汲極與一源極，且該汲極與該源極相互連接。
  9. 如申請專利範圍第1項所述之單一多晶矽非揮發性記憶體，其中複數個載子係利用一通道熱載子效應與一Fowler-Nordhiem效應來注入該浮動閘極，且該些載子係利用該通道熱載子效應與該Fowler-Nordhiem效應來退出 該浮動閘極。
  10. 如申請專利範圍第1項所述之單一多晶矽非揮發性記憶體，其中該浮動閘極為一p型摻雜的多晶矽閘極或者一n型摻雜的多晶矽閘極。
  11. 一種具可程式可抹除的單一多晶矽非揮發性記憶體，包括：一浮動閘極電晶體，包括一浮動閘極、一閘極氧化層位於該浮動閘極下方、以及一通道區域；一抹除閘區域；以及一輔助閘區域，其中該浮動閘極係向外延伸並相鄰於該抹除閘區域與該輔助閘區域；其中，該閘極氧化層包括一第一部份位於該通道區域上方，以及一第二部份位於該抹除閘區域上方，並且該閘極氧化層的該第一部份之厚度相異於該閘極氧化層的該第二部份之厚度。
  12. 如申請專利範圍第11項所述之單一多晶矽非揮發性記憶體，其中，更包括一選擇電晶體串接於該浮動閘極電晶體，且該選擇電晶體與該浮動閘極電晶體形成於一第一井區，該抹除閘區域形成於一第二井區，該輔助閘區域形成於一第三井區。
  13. 如申請專利範圍第12項所述之單一多晶矽非揮 發性記憶體，其中於該抹除閘區域係為一穿透電容器，並且該穿透電容器形成於該第二井區。
  14. 如申請專利範圍第13項所述之單一多晶矽非揮發性記憶體，其中該穿透電容器可為一允許載子雙向傳輸的結構。
  15. 如申請專利範圍第12項所述之單一多晶矽非揮發性記憶體，其中，該第一井區係為一第一P型井區或者一第一N型井區；且該第二井區係為一第二P型井區或者一第二N型井區；且該第三井區係為一第三P型井區或者一第三N型井區。
  16. 如申請專利範圍第11項所述之單一多晶矽非揮發性記憶體，其中該閘極氧化層的該第一部份之厚度大於該閘極氧化層的該第二部份之厚度。
  17. 如申請專利範圍第16項所述之單一多晶矽非揮發性記憶體，其中利用一回蝕製程來形成該閘極氧化層的該第二部份。
  18. 如申請專利範圍第11項所述之單一多晶矽非揮發性記憶體，其中該抹除閘區域或者該輔助閘區域係由一NMOS電晶體所組成，該NMOS電晶體具有該浮動閘極、一汲極與一源極，且該汲極與該源極相互連接。
  19. 如申請專利範圍第11項所述之單一多晶矽非揮發性記憶體，其中該抹除閘區域或者該輔助閘區域係由一PMOS電晶體所組成，該PMOS電晶體具有該浮動閘極、一汲極與一源極，且該汲極與該源極相互連接。
  20. 如申請專利範圍第11項所述之單一多晶矽非揮發性記憶體，其中複數個載子係利用一通道熱載子效應與一Fowler-Nordhiem效應來注入該浮動閘極，且該些載子係利用該通道熱載子效應與該Fowler-Nordhiem效應來退出該浮動閘極。
  21. 如申請專利範圍第11項所述之單一多晶矽非揮發性記憶體，其中該浮動閘極為一p型摻雜的多晶矽閘極或者一n型摻雜的多晶矽閘極。
  22. 一種具可程式可抹除的單一多晶矽非揮發性記憶體，包括：一字元線電晶體；一浮動閘極電晶體，包括一浮動閘極、一閘極氧化層位於該浮動閘極下方、以及一通道區域；一選擇電晶體，其中該字元線電晶體、該浮動閘極電晶體、與該選擇電晶體係為串接；一抹除閘區域；以及一輔助閘區域，其中該浮動閘極係向外延伸並相鄰於 該抹除閘區域與該輔助閘區域；其中，該閘極氧化層包括一第一部份位於該通道區域上方，以及一第二部份位於該抹除閘區域上方，並且該閘極氧化層的該第一部份之厚度相異於該閘極氧化層的該第二部份之厚度。
  23. 如申請專利範圍第22項所述之單一多晶矽非揮發性記憶體，其中，該字元線電晶體、該選擇電晶體與該浮動閘極電晶體形成於一第一井區，該抹除閘區域形成於一第二井區，該輔助閘區域形成於一第三井區。
  24. 如申請專利範圍第23項所述之單一多晶矽非揮發性記憶體，其中於該抹除閘區域係為一穿透電容器，並且該穿透電容器形成於該第二井區。
  25. 如申請專利範圍第24項所述之單一多晶矽非揮發性記憶體，其中該穿透電容器可為一允許載子雙向傳輸的結構。
  26. 如申請專利範圍第23項所述之單一多晶矽非揮發性記憶體，其中，該第一井區係為一第一P型井區或者一第一N型井區；且該第二井區係為一第二P型井區或者一第二N型井區；且該第三井區係為一第三P型井區或者一第三N型井區。
  27. 如申請專利範圍第22項所述之單一多晶矽非揮發性記憶體，其中該閘極氧化層的該第一部份之厚度大於該閘極氧化層的該第二部份之厚度。
  28. 如申請專利範圍第27項所述之單一多晶矽非揮發性記憶體，其中利用一回蝕製程來形成該閘極氧化層的該第二部份。
  29. 如申請專利範圍第22項所述之單一多晶矽非揮發性記憶體，其中該抹除閘區域或者該輔助閘區域係由一NMOS電晶體所組成，該NMOS電晶體具有該浮動閘極、一汲極與一源極，且該汲極與該源極相互連接。
  30. 如申請專利範圍第22項所述之單一多晶矽非揮發性記憶體，其中該抹除閘區域或者該輔助閘區域係由一PMOS電晶體所組成，該PMOS電晶體具有該浮動閘極、一汲極與一源極，且該汲極與該源極相互連接。
  31. 如申請專利範圍第22項所述之單一多晶矽非揮發性記憶體，其中複數個載子係利用一通道熱載子效應與一Fowler-Nordhiem效應來注入該浮動閘極，且該些載子係利用該通道熱載子效應與該Fowler-Nordhiem效應來退出該浮動閘極。
  32. 如申請專利範圍第22項所述之單一多晶矽非揮 發性記憶體，其中該浮動閘極為一p型摻雜的多晶矽閘極或者一n型摻雜的多晶矽閘極。
TW101146444A 2012-03-08 2012-12-10 具可程式可抹除的單一多晶矽層非揮發性記憶體 TWI496248B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US201261608119P 2012-03-08 2012-03-08

Publications (2)

Publication Number Publication Date
TW201338101A TW201338101A (zh) 2013-09-16
TWI496248B true TWI496248B (zh) 2015-08-11

Family

ID=47257513

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101146444A TWI496248B (zh) 2012-03-08 2012-12-10 具可程式可抹除的單一多晶矽層非揮發性記憶體

Country Status (4)

Country Link
EP (2) EP2637199B1 (zh)
JP (2) JP2013187534A (zh)
CN (1) CN103311252B (zh)
TW (1) TWI496248B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236453B2 (en) 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9171856B2 (en) 2013-10-01 2015-10-27 Ememory Technology Inc. Bias generator for flash memory and control method thereof
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
CN105047667B (zh) * 2014-04-16 2018-04-13 新加坡商格罗方德半导体私人有限公司 简单且无成本的多次可编程结构
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof
US9361995B1 (en) * 2015-01-21 2016-06-07 Silicon Storage Technology, Inc. Flash memory system using complementary voltage supplies
US9721958B2 (en) 2015-01-23 2017-08-01 Silicon Storage Technology, Inc. Method of forming self-aligned split-gate memory cell array with metal gates and logic devices
CN105047222B (zh) * 2015-08-26 2017-10-27 苏州锋驰微电子有限公司 具有单层多晶的nvdram
KR102327140B1 (ko) 2015-11-30 2021-11-16 삼성전자주식회사 Otp 메모리 소자와 그 제조방법 및 그 메모리 소자를 포함한 전자 장치
US10714634B2 (en) 2017-12-05 2020-07-14 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal control gates and method of making same
US11335805B2 (en) * 2019-09-11 2022-05-17 Ememory Technology Inc. High voltage switch device
US11968829B2 (en) 2022-03-10 2024-04-23 Silicon Storage Technology, Inc. Method of forming memory cells, high voltage devices and logic devices on a semiconductor substrate

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173821A (ja) * 2005-12-23 2007-07-05 Samsung Electronics Co Ltd プログラミング速度を改善したｅｅｐｒｏｍ、その製造方法及びその駆動方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2964636B2 (ja) * 1990-11-30 1999-10-18 日本電気株式会社 不揮発性半導体記憶装置の製造方法
JPH0846067A (ja) * 1994-07-29 1996-02-16 Ricoh Co Ltd 不揮発性半導体メモリ装置
EP0776049B1 (en) * 1995-11-21 2000-08-30 Programmable Microelectronics Corporation PMOS single-poly non-volatile memory structure
US6255169B1 (en) * 1999-02-22 2001-07-03 Advanced Micro Devices, Inc. Process for fabricating a high-endurance non-volatile memory device
US6678190B2 (en) 2002-01-25 2004-01-13 Ememory Technology Inc. Single poly embedded eprom
FR2838554B1 (fr) * 2002-04-15 2004-07-09 St Microelectronics Sa Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille, et plan memoire correspondant
US6747310B2 (en) * 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
JP2004200553A (ja) * 2002-12-20 2004-07-15 Fujitsu Ltd 半導体装置及びその製造方法
JP2009088060A (ja) * 2007-09-28 2009-04-23 Nec Electronics Corp 不揮発性半導体記憶装置及びその製造方法
US7968926B2 (en) * 2007-12-19 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Logic non-volatile memory cell with improved data retention ability
US7983081B2 (en) * 2008-12-14 2011-07-19 Chip.Memory Technology, Inc. Non-volatile memory apparatus and method with deep N-well
KR20100079176A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 이이피롬 소자 및 그 제조 방법
JP2011009454A (ja) * 2009-06-25 2011-01-13 Renesas Electronics Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173821A (ja) * 2005-12-23 2007-07-05 Samsung Electronics Co Ltd プログラミング速度を改善したｅｅｐｒｏｍ、その製造方法及びその駆動方法

Also Published As

Publication number Publication date
JP6091557B2 (ja) 2017-03-08
EP2637199A1 (en) 2013-09-11
CN103311252A (zh) 2013-09-18
EP2637199B1 (en) 2020-01-15
JP2015216395A (ja) 2015-12-03
JP2013187534A (ja) 2013-09-19
TW201338101A (zh) 2013-09-16
CN103311252B (zh) 2016-09-14
EP2637200A1 (en) 2013-09-11

Similar Documents

Publication Publication Date Title
TWI496248B (zh) 具可程式可抹除的單一多晶矽層非揮發性記憶體
US8592886B2 (en) Erasable programmable single-ploy nonvolatile memory
TWI570894B (zh) 單一多晶矽層非揮發性記憶體的陣列結構
US7209392B2 (en) Single poly non-volatile memory
JP2951605B2 (ja) Ｐｍｏｓ単一ポリ非揮発性メモリ構成体
US8941167B2 (en) Erasable programmable single-ploy nonvolatile memory
TWI501357B (zh) 具可程式可抹除的單一多晶矽層非揮發性記憶體的製造方法
TWI747608B (zh) 可編程可抹除的非揮發性記憶體
TW201842505A (zh) 單層多晶矽非揮發記憶胞的操作方法
TWI630623B (zh) 可編程可抹除的非揮發性記憶體
TWI514590B (zh) 具可程式可抹除的單一多晶矽層非揮發性記憶體
US8476690B2 (en) Nonvolatile programmable logic switches and semiconductor integrated circuit
US8779520B2 (en) Erasable programmable single-ploy nonvolatile memory
US9147690B2 (en) Erasable programmable single-ploy nonvolatile memory
TWI521683B (zh) 具可程式可抹除的單一多晶矽層非揮發性記憶體
TWI469328B (zh) 具可程式可抹除的單一多晶矽層非揮發性記憶體
EP2811531B1 (en) EPROM single-poly memory
EP2811530B1 (en) Single-poly floating-gate transistor comprising an erase gate formed in the substrate
TW202341442A (zh) 可編程可抹除的非揮發性記憶胞
JP5690873B2 (ja) 消去可能プログラム可能単一ポリ不揮発性メモリ