TW201842505A - 單層多晶矽非揮發記憶胞的操作方法 - Google Patents

單層多晶矽非揮發記憶胞的操作方法 Download PDF

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Abstract

一種單層多晶矽非揮發性記憶胞的抹除操作方法，將一源極線電壓VSL 施加到PMOS選擇電晶體的P+ 源極摻雜區，其中VSL = 0V，將字元線電壓VWL 施加到PMOS選擇電晶體的選擇閘極，其中VWL = 0V，將位元線電壓VBL 施加到PMOS浮置閘極電晶體的P+ 汲極摻雜區，其中VBL = 0V，對抹除閘極區施加抹除線電壓VEL ，其中VEL = VEE ，VEE 是相對高於VBL 的正電壓，對N型井施加N型井電壓VNW ，其中VNW ＞ 0V，以抹除該單層多晶矽非揮發性記憶胞。

Description

單層多晶矽非揮發記憶胞的操作方法
本發明係有關於一種非揮發性記憶胞的操作方法。更具體地說，本發明係有關於一種自我限制（self-limiting）或逐位元自動飽和（bit-by-bit self-saturated）的抹除方法，用來抹除一具有抹除閘極區域的單層多晶矽浮置閘極非揮發性記憶胞。
半導體記憶體元件，如非揮發性記憶體（NVM），已廣泛應用於各種電子元件，例如，行動電話、數位相機、個人數位助理、行動計算裝置及其他應用中。
通常，NVM可分為多次可編程（MTP）記憶體及單次可編程（OTP）記憶體。MTP記憶體可以進行多次讀寫。例如，EEPROM及快閃記憶體設計有相應的電路，以支持編程、抹除或讀取等不同的操作。OTP記憶體具有編程及讀取功能，不需要用於抹除操作的電路。
已知，單層多晶矽NVM的設計可以減少額外的製程成本。單層多晶矽NVM係以單一層的多晶矽構成電荷儲存浮置閘極。由於單層多晶矽NVM與一般CMOS製程相容，因此常應用於嵌入式記憶體領域、混合模式電路及微控制器（如系統單晶片，SOC）中的嵌入式非揮發性記憶體。
此外，已知通過熱電子注入技術（也稱為通道熱電子或CHE編程）可實現記憶體單元的編程，經由抹除閘極的FN隧穿可以抹除記憶體單元。當浮置閘極儲有電荷時，記憶胞即處於被編程狀態（programmed）。當電荷自浮置閘極釋出時，記憶胞即處於未編程（unprogrammed）或抹除狀態。透過度抹除操作，可以將電荷從浮置閘極移除。
現有技術中，單層多晶矽非揮發性記憶胞的問題之一在於過度抹除（over-erasure），這可能會導致諸如陷位元（stuck bits）等硬錯誤（hard errors），並可能導致寫入失敗。為了避免造成記憶胞的過度抹除，通常使用較高壓的軟編程（soft-program mode）模式，但是，這樣的作法卻可能會導致飛逝位元（fly bits）並使互擾問題（disturbance）更嚴重。
本發明的主要目的在提供具有抹除閘極及較佳抹除效率的單層多晶非揮發性記憶體（NVM）。
本發明一實施例提供一種單層多晶矽非揮發性記憶胞的操作方法，其中該單層多晶矽非揮發性記憶胞包含設置在一N型井上且互相串聯的一PMOS選擇電晶體及一PMOS浮置閘極電晶體，其中該PMOS浮置閘極電晶體包括一浮置閘極及一浮置閘極延伸部，而該浮置閘極延伸部與一抹除閘極區域電容耦合，該方法包含：通過將一源極線電壓VSL 施加到該PMOS選擇電晶體的一P+ 源極摻雜區，其中VSL = 0V，將一字元線電壓VWL 施加到該PMOS選擇電晶體的一選擇閘極，其中VWL = 0V，將一位元線電壓VBL 施加到該PMOS浮置閘極電晶體的P+ 汲極摻雜區，其中VBL = 0V，對該抹除閘極區施加一抹除線電壓VEL ，其中VEL = VEE ，VEE 是相對高於VBL 的正電壓，對該N型井施加一N型井電壓VNW ，其中VNW ＞ 0V，以抹除該單層多晶矽非揮發性記憶胞；其中，VNW 係低於一第一汲極-源極飽和電壓VDS-Sat1 且高於一第二汲極-源極飽和電壓VDS-Sat2 ，其中該第一汲極-源極飽和電壓VDS-Sat1 是確保在抹除操作初始時在該浮置閘極之下的一P通道兩端不會發生夾斷現象（pinchoff）的一上限電壓，而該第二汲極-源極飽和電壓VDS-Sat2 是當該浮置閘極處於抹除狀態時，確保在P通道的兩端發生夾斷現象的一下限電壓。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。
當然，亦可採行其他的實施例，或是在不悖離下文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文的細節描述不應被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
在本技術領域中，用語“氧化物界定（OD）區域”（“OD”區域有時被稱為“氧化物界定”區域或“氧化物定義”區域）通常指基底的矽主表面上除了局部氧化矽（LOCOS）或淺溝槽絕緣（STI）區域之外的區域。用語“氧化物界定（OD）區域”也通常指“主動區域（active area）”，即用來形成及操作諸如電晶體等主動電路元件的區域。
第1圖為根據本發明一實施例所繪示的單層多晶矽非揮發性記憶胞的例示性佈局示意圖。如第1圖所示，非揮發性記憶胞1包括一選擇電晶體21及串聯到選擇電晶體21的一浮置閘極電晶體22。選擇電晶體21與浮置閘極電晶體22可以直接形成在相同的氧化物界定區域100a上。在半導體基底100如P型矽基底（P-Sub）上可以形成有一N型井（NW）101。N型井101涵蓋氧化物界定區100a，這使得選擇電晶體21與浮置閘極電晶體22均設置在N型井101上。操作時，N型井101係電性耦合一N型井電壓（VNW ）。
根據例示實施例，選擇電晶體21包括在N型井101中的源極摻雜區121、與源極摻雜區121間隔開的共用摻雜區122、半導體基底的主表面附近源極摻雜區121與共用摻雜區122之間的選擇閘極通道區210、位於選擇閘極通道區210上的選擇閘極（SG）212，以及選擇閘極212與選擇閘極通道區210之間的閘極介電層211。選擇閘極212係電性耦合到一字元線電壓（VWL ）。
根據例示實施例，選擇電晶體21可以是PMOS電晶體，且選擇閘極212可以是P+ 摻雜多晶矽閘極，但不限於此。源極摻雜區121及共用摻雜區122可以是P+ 摻雜區。根據例示實施例，源極摻雜區121可以電性耦合到一源極線電壓（VSL ）。
儘管未在附圖中示出，但是可以理解的是，在選擇閘極212的相對側壁上可以形成側壁子，並且可以在側壁子的正下方可以形成輕摻雜汲極（LDD）區域。儘管附圖中未示出，但是應該理解，在一些實施例中，源極摻雜區121及共用摻雜區122可以包括諸如PLDD區域的LDD區域。
浮置閘極電晶體22係直接形成在氧化物界定區域100a上。浮置閘極電晶體22通過共用摻雜區122串聯到選擇電晶體21。共用摻雜區122由浮置閘極電晶體22及選擇電晶體21共享，如此形成兩個串聯的電晶體21及22，在此實施例中，為兩個串聯的PMOS電晶體。
浮置閘極電晶體22包括設在氧化物界定區域100a上的浮置閘極（FG）222。根據例示實施例，浮置閘極222由單層多晶矽，例如，P+ 摻雜多晶矽所組成。根據例示實施例，浮置閘極222是單層多晶矽閘極。也就是說，在浮置閘極222上不會堆疊額外的閘極層。根據例示實施例，浮置閘極電晶體22係做為非揮發性記憶胞1的電荷儲存元件。
浮置閘極電晶體22還包括浮置閘極（FG）222一側的共用摻雜區122、浮置閘極222另一側與共用摻雜區122相對的汲極摻雜區123、共用摻雜區122與汲極摻雜區123之間的浮置閘極通道區220，以及在浮置閘極222與浮置閘極通道區220之間的閘極介電層221。儘管未在附圖中示出，但是可以理解的是，在浮置閘極222的相對側壁上可以形成側壁子。根據例示實施例，汲極摻雜區123可以是P+ 摻雜區並且電性耦合到一位元線電壓（VBL ）。
根據例示實施例，非揮發性記憶胞1進一步包括浮置閘極延伸部222a，從浮置閘極222連續地延伸到氧化物界定區域100c並且與抹除閘極（EG）區域30相鄰，所述抹除閘極區域30電性耦合到抹除線電壓（VEL ）。浮置閘極延伸部222a穿過在氧化物界定區域100a與氧化物界定區域100c之間的溝槽隔離區域110，並與氧化物界定區域100c部分重疊，從而電容耦合到抹除閘極區域30。P型井（PW）102可以設置在半導體基底100中。P型井102涵蓋氧化物界定區域100c。操作時，P型井101係被施加P型井電壓（VPW ）。
抹除閘極區域30可以包括重摻雜區302，例如與浮置閘極延伸部222a相鄰的N+ 摻雜區。諸如NLDD的輕摻雜汲極（LDD）區域303可以設置在半導體基底100中，並且可以位於側壁子的正下方。輕摻雜汲極區域303與重摻雜區302相鄰接。
根據例示實施例，可以在浮置閘極延伸區222a及半導體基底100之間形成閘極介電層221a。根據例示實施例，重摻雜區302形成在未被浮置閘極延伸部222a覆蓋的區域中。操作時，諸如抹除操作，重摻雜區302係電性耦合到抹除線電壓（VEL ）。
根據例示實施例，PMOS型非揮發性記憶胞1的抹除操作涉及經由浮置閘極延伸部222a從記憶胞的浮置閘極222去除電子的隧穿機制。
例如，在非揮發性記憶胞1的抹除操作期間，施加於選擇電晶體21的源極摻雜區121的源極線電壓VSL 是0V（VSL = 0V），施加於選擇電晶體21的選擇閘極212的字元線電壓（或選擇閘極電壓）VWL 也是0V（VWL = 0V）。位元線電壓VBL 是0V（VBL = 0V）。抹除線電壓VEL 為正的高電壓VEE （VEL = VEE ），VEE 大約在12〜20V之間。N型井電壓VNW 大於0V，其範圍大約在1〜3V（VNW = 1〜3V）之間，例如2V。P型井電壓VPW 為0V（VPW = 0V）。半導體基底100被施加基底電壓VP-Sub ，其中VP-Sub = 0V。
從第2圖及第3圖可以較容易理解本發明抹除技術之進行過程。為了簡化說明，圖中僅示出了非揮發性記憶胞1的一部分。第2圖例示性的顯示出已處於編程狀態的浮置閘極電晶體22並且剛開始進行抹除。第3圖例示性的顯示出處於抹除狀態的浮置閘極電晶體22。
如第2圖所示，在抹除操作的早期階段，在浮置閘極222下方形成P通道220a，P通道220a的兩個相對端E1和E2分別與共用摻雜區122和汲極摻雜區123鄰接。由於浮置閘極222與P通道220a（0V）完全耦合，所以起始的抹除效率相對較高。由於較高的抹除偏壓條件（VEE 相對0V），在抹除操作剛開始時，電子322經由浮置閘極延伸部222a從浮置閘極222被快速移除。
如第3圖所示，隨著抹除操作的繼續，浮置閘極222中的電子322的數量減少，並且P通道220a的兩個相對端E1和E2處逐漸消失（或開始漸縮或萎縮），最終P通道220a的兩個相對端E1和E2會分別與共用摻雜區122及汲極摻雜區123斷開。此時（當夾斷pinchoff發生時），浮置閘極222部分地耦合到萎縮的P通道220a，並且部分地耦合到萎縮的P通道220a與共同摻雜區122之間的N型井101以及萎縮的P通道220a與汲極摻雜區123之間的N型井101。此時，由於抹除偏壓（VEE 相對VNW ）下降，導致抹除效率降低，這減緩了記憶胞1的抹除操作。
本發明的優點在於，抹除操作是自我限制的，而無需修改單層多晶矽非揮發性記憶胞的佈局，並且記憶體陣列中的每個記憶胞的最終抹除狀態可以收斂到近似相同的水平，並且是逐位元自動飽和。如此一來，可以避免過度抹除的問題。此外，可以採用較少應力的軟編程模式，從而提高了可靠性，並且可以採用較低壓的電源供應。由於軟編程模式的電壓應力較小，可以避免飛逝位元及互擾。
根據本發明實施例，以下描述如何決定施加到N型井101的N型井電壓VNW 的上限電壓水平及下限電壓水平的方法。對於浮置閘極處於編程狀態的PMOS記憶胞的抹除操作，施加到N型井101的VNW 必須被設定為低於第一汲極-源極飽和電壓VDS-Sat1 （上限電壓）以確保在抹除操作開始時在P通道220a的兩端E1及E2處不發生夾斷，因此抹除效率較高。當浮置閘處於抹除狀態時，施加到N型井101的VNW 必須被設定為高於第二汲極-源極飽和電壓VDS-Sat2 （下限電壓），以確保夾斷發生在P通道220a的兩端E1及E2，如此可以避免過度抹除。
第4圖及第5圖例示出根據另一實施例用於非揮發性記憶胞1的抹除操作的電壓條件，其中為簡化說明，僅示出了非揮發性記憶胞1的一部分。同樣的，第4圖例示性的顯示出浮置閘極電晶體22處於編程狀態並且剛開始被抹除。第5圖例示性的顯示出處於抹除狀態的浮置閘極電晶體22。
在非揮發性記憶胞1的抹除操作期間，施加於選擇電晶體21的源極摻雜區121的源極線電壓VSL 是負電壓，例如VSL = -VBB ，施加於選擇電晶體21的選擇閘極212的字元線電壓（或選擇閘極電壓）VWL 是-VBB 或比VBB 絶對值更大的負電壓。位元線電壓VBL 是負電壓，例如VBL = -VBB 。VBB 的範圍大約在1〜3V之間（VBB = 1〜3V）。抹除線電壓VEL 為正的高電壓VEE （VEL = VEE ），VEE 大約在12〜20V之間。N型井電壓VNW 為0V（VNW = 0V）。P型井電壓VPW 為0V（VPW = 0V）。半導體基底100被施加基底電壓VP-Sub ，其中VP-Sub = 0V。
如第4圖所示，在抹除操作的早期階段，浮置閘極222下方形成P通道220a，且P通道220a的兩個相對端E1和E2分別與共用摻雜區122及汲極摻雜區123鄰接。由於浮置閘極222與P通道220a（-VBB ）耦合，所以起始的抹除效率相對較高。較高的抹除偏壓條件（VEE 相對-VBB ）使得在抹除操作開始時，電子322經由浮置閘極延伸部222a從浮置閘極222被快速移除。
如第5圖所示，隨著抹除操作的繼續，浮置極222中的電子322的數量減少，且P通道220a的相對兩端E1和E2處逐漸消失（或開始漸縮或萎縮），最終使萎縮的P通道220a的相對兩端E1和E2分別與共用摻雜區122及汲極摻雜區123斷開。此時（當夾斷發生時），浮置閘極222耦合到N型井101（0V）。由於抹除偏壓條件降低（VEE 相對0V），導致抹除效率降低，減緩了記憶胞1的抹除操作。
本發明可以應用於NMOS型記憶胞。NMOS型記憶胞可以包括在氧化物界定區域100a下面的P型井103以及在P型井103下面的深N型井（DNW）105。
第6圖及第7圖例示本發明另一實施例用於NMOS型非揮發性記憶胞的抹除操作的電壓條件，其中為簡化說明，僅示出了NMOS型非揮發性記憶胞的一部分。同樣的，第6圖例示性的顯示出NMOS浮置閘極電晶體處於編程狀態並且剛開始被抹除。第7圖例示性的顯示出處於抹除狀態的NMOS浮置閘極電晶體。
在對NMOS型非揮發性記憶胞的抹除操作期間，施加於選擇電晶體21的源極摻雜區121的源極線電壓VSL 是0V，VSL = 0V，施加於選擇電晶體21的選擇閘極212的字元線電壓（或選擇閘極電壓）VWL 是0V（VWL = 0V）。位元線電壓VBL 是0V，VBL = 0V。抹除線電壓VEL 為正的高電壓VEE （VEL = VEE ），VEE 大約在12〜20V之間。施加到P型井103的P型井電壓VPW 是負電壓（VPW = -VBB ，VBB 大約在1〜3V之間（VBB = 1〜3V）。
如第6圖所示，在抹除操作的早期階段，浮置閘極222與P型井電壓VPW 耦合，起始的抹除效率較高。由於較高的抹除偏壓條件，在抹除操作開始時，電子322經由浮置閘極延伸部222a從浮置閘極222被快速移除。
如第7圖所示，隨著抹除操作的繼續，浮置閘極222中的電子322的數量減少，N通道220b逐漸出現，從而最終連接共用摻雜區122與汲極摻雜區123。此時，浮置閘極222耦合到N通道220b（0V）。由於抹除偏壓條件降低（VEE 相對0V），導致抹除效率降低，減緩了記憶胞的抹除操作。
第8圖及第9圖例示本發明又另一實施例用於NMOS型非揮發性記憶胞的抹除操作的電壓條件，其中深N型井可以被省略。第8圖例示性的顯示出NMOS浮置閘極電晶體處於編程狀態並且剛開始被抹除。第9圖例示性的顯示出處於抹除狀態的NMOS浮置閘極電晶體。
在NMOS型非揮發性記憶胞的抹除操作期間，施加於選擇電晶體21的源極摻雜區121的源極線電壓VSL 是正電壓，VSL = +VBB ，施加於選擇電晶體21的選擇閘極212的字元線電壓（或選擇閘極電壓）VWL 是+VBB 或比VBB 更高一點的電壓。位元線電壓VBL 是正電壓，VBL = +VBB 。VBB 的範圍大約在1〜3V之間（VBB = 1〜3V）。抹除線電壓VEL 為正的高電壓VEE （VEL = VEE ），VEE 大約在12〜20V之間。施加到P型井103的P型井電壓VPW 是0V（VPW = 0V）。根據該實施例，深N型井可以被省略。
如第8圖所示，在抹除操作的早期階段，浮置閘極222與P型井電壓VPW 完全耦合，起始的抹除效率較高。由於較高的抹除偏壓條件，在抹除操作開始時，電子322經由浮置閘極延伸部222a從浮置閘極222被快速移除。
在第9圖中，隨著抹除操作的繼續，浮置閘極222中的電子322的數量減少，N通道220b逐漸出現，從而N通道220b最終連接共用摻雜區122及汲極摻雜區123。此時，浮置閘極222耦合到N通道220b（+VBB ）。由於抹除偏壓條件降低（VEE 相對+VBB ），導致抹除效率降低，減緩了記憶胞的抹除操作。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧非揮發性記憶胞
100‧‧‧半導體基底
100a、100c‧‧‧氧化物界定區域
101‧‧‧N型井（NW）
102‧‧‧P型井（PW）
103‧‧‧P型井
105‧‧‧深N型井（DNW）
121‧‧‧源極摻雜區
122‧‧‧共用摻雜區
123‧‧‧汲極摻雜區
21‧‧‧選擇電晶體
210‧‧‧選擇閘極通道區
211‧‧‧閘極介電層
212‧‧‧選擇閘極（SG）
22‧‧‧浮置閘極電晶體
220‧‧‧浮置閘極通道區
220a‧‧‧P通道
220b‧‧‧N通道
221‧‧‧閘極介電層
221a‧‧‧閘極介電層
222‧‧‧浮置閘極（FG）
222a‧‧‧浮置閘極延伸部
30‧‧‧抹除閘極（EG）區域
302‧‧‧重摻雜區
303‧‧‧輕摻雜汲極（LDD）區域
322‧‧‧電子
VNW‧‧‧N型井電壓
VPW‧‧‧P型井電壓
VWL‧‧‧字元線電壓
VSL‧‧‧源極線電壓
VBL‧‧‧位元線電壓
VEL‧‧‧抹除線電壓
E1、E2‧‧‧P通道兩個相對端
所附圖式係提供對實施例的進一步理解，並且被併入並構成本說明書的一部分。所附圖式用以例示部分實施例，並用於解釋其原理。在所附圖式中： 第1圖為根據本發明一實施例所繪示的單層多晶矽非揮發性記憶胞的例示性佈局示意圖。 第2圖例示性的顯示出已處於編程狀態的浮置閘極電晶體並且剛開始進行抹除。 第3圖例示性的顯示出處於抹除狀態的浮置閘極電晶體。 第4圖例示性的顯示出浮置閘極電晶體處於編程狀態並且剛開始被抹除。 第5圖例示性的顯示出處於抹除狀態的浮置閘極電晶體。 第6圖例示性的顯示出NMOS浮置閘極電晶體處於編程狀態並且剛開始被抹除。 第7圖例示性的顯示出處於抹除狀態的NMOS浮置閘極電晶體。 第8圖例示性的顯示出NMOS浮置閘極電晶體處於編程狀態並且剛開始被抹除。 第9圖例示性的顯示出處於抹除狀態的NMOS浮置閘極電晶體。 應該注意的是，所附圖式僅供例示說明。為方便說明及為求清楚，部分附圖的相對尺寸及比例係被放大或縮小。通常，相同的附圖標記在各不同實施例中表示對應或相似特徵。

Claims (10)

  1. 一種單層多晶矽非揮發性記憶胞的操作方法，其中該單層多晶矽非揮發性記憶胞包含設置在一N型井上且互相串聯的一PMOS選擇電晶體及一PMOS浮置閘極電晶體，其中該PMOS浮置閘極電晶體包括一浮置閘極及一浮置閘極延伸部，而該浮置閘極延伸部與一抹除閘極區域電容耦合，該方法包含： 通過將一位元線電壓施加到該PMOS浮置閘極電晶體的P+ 汲極摻雜區，對該抹除閘極區施加一抹除線電壓，對該N型井施加一N型井電壓，以抹除該單層多晶矽非揮發性記憶胞，其中該位元線電壓係為0V，而該抹除線電壓是相對高於該位元線電壓的正電壓； 其中，該N型井電壓係大於0V，且其電壓值介於一第一汲極-源極飽和電壓VDS-Sat1 及一第二汲極-源極飽和電壓VDS-Sat2 之間，其中該第一汲極-源極飽和電壓VDS-Sat1 是確保在抹除操作初始時在該浮置閘極之下的一P通道兩端不會發生夾斷現象（pinchoff）的一上限電壓，而該第二汲極-源極飽和電壓VDS-Sat2 是當該浮置閘極處於抹除狀態時，確保在P通道的兩端發生夾斷現象的一下限電壓。
  2. 如請求項1所述的單層多晶矽非揮發性記憶胞的操作方法，其中更包括將一源極線電壓施加到該PMOS選擇電晶體的一P+ 源極摻雜區，將一字元線電壓施加到該PMOS選擇電晶體的一選擇閘極，其中該源極線電壓及該字元線電壓皆為0V。
  3. 如請求項1所述的單層多晶矽非揮發性記憶胞的操作方法，其中該單層多晶矽非揮發性記憶胞包含一第一氧化物界定區域，設於一半導體基底上，及一第二氧化物界定區域與該第一氧化物界定區域隔離，其中該抹除閘極區域設於該第二氧化物界定區域內。
  4. 如請求項3所述的單層多晶矽非揮發性記憶胞的操作方法，其中該半導體基底係為一P型矽基底，該抹除閘極區域係設於一P型井中，其中該抹除閘極區域包含一重摻雜區，設於該P型井中，並鄰近該浮置閘極延伸部。
  5. 如請求項4所述的單層多晶矽非揮發性記憶胞的操作方法，其中該重摻雜區係為一N+ 摻雜區。
  6. 如請求項4所述的單層多晶矽非揮發性記憶胞的操作方法，其中另包含： 對該P型井施加一P型井電壓；以及 對該半導體基底施加一基底電壓，其中該P型井電壓及該基底電壓皆為0V。
  7. 如請求項3所述的單層多晶矽非揮發性記憶胞的操作方法，其中該單層多晶矽非揮發性記憶胞另包含一溝渠絕緣區域，將該第一氧化物界定區域與該第二氧化物界定區域隔離。
  8. 如請求項7所述的單層多晶矽非揮發性記憶胞的操作方法，其中該PMOS選擇電晶體及該PMOS浮置閘極電晶體均設置在該第一氧化物界定區域上，其中該PMOS選擇電晶體透過一P+ 共用摻雜區與該PMOS浮置閘極電晶體串接在一起。
  9. 如請求項1所述的單層多晶矽非揮發性記憶胞的操作方法，其中該抹除線電壓約介於12〜20V。
  10. 如請求項1所述的單層多晶矽非揮發性記憶胞的操作方法，其中該N型井電壓約介於1〜3V。
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