CN108288483A - 非易失性存储器 - Google Patents

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Abstract

本发明为一种非易失性存储器，具有一第一存储单元，包括多个晶体管与一电容器。第一晶体管，具有一第一栅极、一第一端与一第二端。第二晶体管，具有一第二栅极、一第三端与一第四端。第三晶体管，具有一第三栅极、一第五端与一第六端。第四晶体管，具有一第四栅极、一第七端与一第八端。第五晶体管，具有一第五栅极、一第九端与一第十端。电容器，连接于该第三栅极与一控制线之间。该第三栅极为一浮动栅极。该第二端连接至该第三端，该第四端连接至该第五端，该第六端连接至该第七端，该第八端连接至该第九端。

Description

非易失性存储器
技术领域
本发明有关于一种非易失性存储器，且特别有关于一种可编程的非易失性存储。
背景技术
请参照图1A与图1B，其所绘示为已知非易失性存储器的存储单元 (memory cell)及其等效电路。已知非易失性存储器中的每一个存储单元包括三个串接的n型晶体管制作于P型肼区PW中，并利用浅沟道隔离结构 (Shallow Trench Isolation，简称STI结构)102、104与其他存储单元隔离。
在P型肼区PW中包括四个n型掺杂区域112、114、116、118，在四个 n型掺杂区域112、114、116、118之间的表面上方包括三个栅极122、124、 126。
第一n型晶体管M1为选择晶体管(select transistor)，其栅极122可作为第一字线WL1。另外，n型掺杂区域112连接至位线BL。再者，n型掺杂区域114可视为第一n型晶体管M1的n型掺杂区域与第二n型晶体管M2的 n型掺杂区域相互连接。
第二n型晶体管M2为浮动栅晶体管(floating gate transistor)，其栅极124 为浮动栅极(floating gate)。另外，控制线(control line)CL与浮动栅极之间连接一电容器C。再者，n型掺杂区域116可视为第二n型晶体管M2的n型掺杂区域与第三n型晶体管M3的n型掺杂区域相互连接。
第三n型晶体管M3为选择晶体管，其栅极126作为第二字线WL2，n 型掺杂区域118连接至源极线SL。
请参照图2，其所绘示为已知非易失性存储器于编程动作(program)时的偏压示意图。
首先，于存储单元进行编程动作之前，提供的第一字线电压Vw1、第二字线电压Vw2与控制线电压Vc为3.3V，位线电压Vb与源极线电压Vs为 0V，且P型肼区PW接收接地电压(0V)。因此，第一n型晶体管M1与第三n型晶体管M3皆开启(turn on)，使得n型掺杂区域112、114、116、118 均为0V。
如图2所示，当存储单元开始进行编程动作时，仅有控制线电压Vc提高到10V，而其他端点的偏压维持不变。此时，控制线电压Vc与两个n型掺杂区域114、116的电压差为10V。因此，第二n型晶体管M2(亦即，浮动栅晶体管)的栅极氧化层(gate oxide)产生FN穿隧效应(Fowler-Nordheim tunneling)，载子(carrier)由通道区域穿隧至栅极124，并完成编程动作。亦即，于完成编程动作后，载子会储存于浮动栅晶体管的浮动栅内，且载子为电子。
请参照图3A与图3B，其所绘示为已知非易失性存储器于编程抑制动作 (programinhibition)时的偏压示意图以及n型掺杂区的电压变化示意图。
首先，于存储单元进行编程抑制动作之前，提供的第一字线电压Vw1、第二字线电压Vw2、控制线电压Vc、位线电压Vb与源极线电压Vs均为3.3V，且P型肼区PW接收接地电压(0V)。因此，第一n型晶体管M1与第三n型晶体管M3皆关闭(turn off)，使得n型掺杂区域112、118为3.3V，且n型掺杂区域114、116为浮接状态(floating state)并具有(3.3V-Vth)的电压。其中， Vth为第一n型晶体管M1与第三n型晶体管M3的临限电压(thresholdvoltage)。
如图3A所示，当存储单元开始进行编程抑制动作时，仅有控制线电压 Vc提高到10V，而其他端点的偏压维持不变。由于n型掺杂区域114、116 为浮接状态，所以两个n型掺杂区域114、116的电压会由(3.3V-Vth)被推升 (boost)至略低于Vc的电位，约为8.5V。此时，控制线电压Vc与两个n型掺杂区域114、116的电压差为1.5V，第二n型晶体管M2(亦即，浮动栅晶体管)的栅极氧化层(gate oxide)不会产生FN穿隧效应，将不会有电子穿隧注入于浮动栅极。
再者，由于n型掺杂区域112、114、116、118具有正电压，且P型肼区PW的电压为0V。因此，n型掺杂区域112、114、116、118与P型肼区 PW之间产生一空乏区(depletion region)132。另外，在第一n型晶体管M1 中，栅极122与n型掺杂区114之间的漏栅电压(drain-gatevoltage) Vdg(8.5V-3.3V)会产生由栅感应出的漏极漏电流(gate induced drainleakage current，简称GIDL漏电流)i1。同理，在第三n型晶体管M3中，栅极126 与n型掺杂区116之间的漏栅电压Vdg会也产生GIDL漏电流i2。而GIDL 漏电流i1、i2会造成n型掺杂区域114、116的升压电压(boost voltage)下降。
如图3B所示，于时间点ta控制线电压Vc提高到10V，使得n型掺杂区域114、116的电压提高至8.5V。接着，由于GIDL漏电流i1、i2的影响， n型掺杂区域114、116的电压由8.5V开始下降，使得控制线电压Vc与n 型掺杂区域114、116之间电压差ΔV开始增加。当电压差ΔV过大时，第二 n型晶体管M2(亦即，浮动栅晶体管)可能会发生FN穿隧效应，导致存储单元被误编程的情况发生。
由以上的说明可知，已知非易失性存储单元于进行编程抑制动作时，由于GIDL漏电流i1、i2的影响，可能造成存储单元被误编程的情况。
发明内容
本发明的目的在于提出一种非易失性存储器，于进行编程抑制动作时，可以有效地降低GIDL漏电流，以防止存储单元被误编程的情况发生。
本发明为一种非易失性存储器，具有一第一存储单元，包括多个晶体管与一电容器。第一晶体管，具有一第一栅极、一第一端与一第二端。第二晶体管，具有一第二栅极、一第三端与一第四端。第三晶体管，具有一第三栅极、一第五端与一第六端。第四晶体管，具有一第四栅极、一第七端与一第八端。第五晶体管，具有一第五栅极、一第九端与一第十端。电容器，连接于该第三栅极与一控制线之间。该第三栅极为一浮动栅极。该第二端连接至该第三端，该第四端连接至该第五端，该第六端连接至该第七端，该第八端连接至该第九端。
本发明为一种非易失性存储器，包括：一第一字线；一第二字线；一第一辅助线；一第二辅助线；一第一控制线；一第一抹除线；一第一位线；一第一源极线；以及一第一存储单元，包括：一第一晶体管，具有一第一栅极、一第一端与一第二端；一第二晶体管，具有一第二栅极、一第三端与一第四端；一第三晶体管，具有一第三栅极、一第五端与一第六端；一第四晶体管，具有一第四栅极、一第七端与一第八端；一第五晶体管，具有一第五栅极、一第九端与一第十端；一第一电容器，连接于该第三栅极与该第一控制线之间；一第二电容器，连接于该第三栅极与该第一抹除线之间；其中，该第三栅极为一浮动栅极，该第二端连接至该第三端，该第四端连接至该第五端，该第六端连接至该第七端，该第八端连接至该第九端，该第一端连接至该第一位线，该第十端连接至该第一源极线，该第一栅极连接至该第一字线，该第二栅极连接至该第一辅助线，该第四栅极连接至该第二辅助线，该第五栅极连接至该第二字线。
为了对本发明上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下。
附图说明
图1A与图1B为已知非易失性存储器的存储单元及其等效电路。
图2为已知非易失性存储器于编程动作(program)时的偏压示意图。
图3A与图3B为已知非易失性存储器于编程抑制动作时的偏压示意图以及n型掺杂区的电压变化示意图。
图4A与图4B为本发明第一实施例非易失性存储器的存储单元及其等效电路。
图5为本发明非易失性存储器于编程动作时的偏压示意图。
图6A与图6B为本发明非易失性存储器于编程抑制动作时的偏压示意图以及n型掺杂区的电压变化示意图。
图7A至图7C为本发明第二实施例非易失性存储器的存储单元的上视图、等效电路以及存储单元的偏压表。
图8A至图8C为本发明第三实施例非易失性存储器的存储单元的上视图、等效电路以及存储单元的偏压表。
图9A至第9D图为本发明非易失性存储器以及各种动作的偏压表。
【符号说明】
102、104：浅沟道隔离结构
112、114、116、118：n型掺杂区
122、124、126：栅极
132：空乏区
202、204：浅沟道隔离结构
212、213、214、215、216、217：n型掺杂区
221、223、225、227、229：栅极
232：空乏区
712、713、714、715、716、717：n型掺杂区
721、723、725、727、729：栅极
732、734、752、754：p型掺杂区
736、756、762、764：导线
812、813、814、815、816、817、832、834：n型掺杂区
821、823、825、827、829：栅极
852、854：p型掺杂区
836、856、862、864：导线
具体实施方式
基本上，晶体管中的GIDL漏电流大小相关于晶体管漏栅电压Vdg的大小。因此，本发明提出一种非易失性存储器，于进行偏程抑制动作时，可有效地降低GIDL漏电流，并防止非易失性存储器被误编程的情形发生。
请参照图4A与图4B，其所绘示为本发明第一实施例非易失性存储器的存储单元及其等效电路。非易失性存储器中的每一个存储单元包括五个串接的n型晶体管制作于P型肼区中，并利用STI结构202、204与其他存储单元隔离。
在P型肼区PW中包括六个n型掺杂区域212、213、214、215、216、 217，在六个n型掺杂区域212、213、214、215、216、217之间的表面上方包括五个栅极221、223、225、227、229。
第一n型晶体管M1为选择晶体管，其栅极221可作为第一字线WL1。另外，n型掺杂区域212连接至位线BL。再者，n型掺杂区域213可视为第一n型晶体管M1的n型掺杂区域与第二n型晶体管M2的n型掺杂区域相互连接。
第二n型晶体管M2为辅助晶体管(auxiliary transistor)，其栅极223可作为第一辅助线(auxiliary line)AG1。再者，n型掺杂区域214可视为第二n型晶体管M2的n型掺杂区域与第三n型晶体管M3的n型掺杂区域相互连接。
第三n型晶体管M3为浮动栅晶体管(floating gate transistor)，其栅极225 为浮动栅极(floating gate)。另外，控制线(control line)CL与栅极225之间连接一电容器C。再者，n型掺杂区域215可视为第三n型晶体管M3的n型掺杂区域与第四n型晶体管M4的n型掺杂区域相互连接。
第四n型晶体管为辅助晶体管，其栅极227可作为第二辅助线AG2。再者，n型掺杂区域216可视为第四n型晶体管M4的n型掺杂区域与第五n 型晶体管M5的n型掺杂区域相互连接。
第五n型晶体管M5为选择晶体管，其栅极229作为第二字线WL2，n 型掺杂区域217连接至源极线SL。
如图4B所示的等效电路。第一n型晶体管M1具有第一栅极、第一端与第二端；第二n型晶体管M2具有第二栅极、第三端与第四端；第三n型晶体管M3具有第三栅极、第五端与第六端；第四n型晶体管M4具有第四栅极、第七端与第八端；第五n型晶体管M5具有第五栅极、第九端与第十端。
再者，由于五个n型晶体管M1～M5串接，所以第二端连接至第三端，第四端连接至第五端，第六端连接至第七端，第八端连接至第九端。另外，电容器C则连接于第三栅极与控制线CL之间。
再者，第一栅极连接至第一字线WL1，第二栅极连接至第一辅助线AG1，第三栅极为浮动栅极，第四栅极连接至第二辅助线AG2，第五栅极连接至第二字线WL2。
请参照图5，其所绘示为本发明非易失性存储器于编程动作(program)时的偏压示意图。
首先，于存储单元进行编程动作之前，提供的第一辅助线电压Vag1与第二辅助线电压Vag2为5V；第一字线电压Vw1、第二字线电压Vw2与控制线电压Vc为3.3V；位线电压Vb与源极线电压Vs为0V；且P型肼区 PW接收接地电压(0V)。因此，第一n型晶体管M1、第二n型晶体管M2、第四n型晶体管M4与第五n型晶体管M5皆开启(turn on)，使得n型掺杂区域212、213、214、215、216、217均为0V。
如图5所示，当存储单元开始进行编程动作时，仅有控制线电压Vc提高到10V，而其他端点的偏压维持不变。此时，控制线电压Vc与两个n型掺杂区域214、215的电压差很大，约为10V。因此，第三晶体管M3(亦即，浮动栅晶体管)的栅极氧化层(gate oxide)产生FN穿隧效应(Fowler-Nordheim tunneling)，载子(carrier)由通道区域穿隧至栅极225，并完成编程动作。亦即，于完成编程动作后，载子会储存于浮动栅晶体管的浮动栅内，且载子为电子。
请参照图6A与图6B，其所绘示为本发明非易失性存储器于编程抑制动作(programinhibition)时的偏压示意图以及n型掺杂区的电压变化示意图。
首先，于存储单元进行编程抑制动作之前，提供的第一辅助线电压Vag1 与第二辅助线电压Vag2为5V；第一字线电压Vw1、第二字线电压Vw2、控制线电压Vc为3.3V；位线电压Vb与源极线电压Vs为3.3V；且P型肼区PW接收接地电压(0V)。因此，第一n型晶体管M1与第五n型晶体管 M5皆关闭(turn off)，使得n型掺杂区域212、217为3.3V，且n型掺杂区域 213、214、215、216为浮接状态(floating state)。
如图6A所示，当存储单元开始进行编程抑制动作时，仅有控制线电压 Vc提高到10V，而其他端点的偏压维持不变。由于n型掺杂区域213、214、 215、216为浮接状态，所以n型掺杂区域214、215的电压会被推升(boost) 至约8.5V，n型掺杂区域213、216的电压会被推升(boost)至约4.3V。此时，控制线电压Vc与两个n型掺杂区域214、215的电压差大约为1.5V，第三n 型晶体管M3(亦即，浮动栅晶体管)的栅极氧化层(gate oxide)不会产生FN穿隧效应，将不会有电子穿隧注入于浮动栅极。
再者，由于n型掺杂区域212、213、214、215、216、217具有正电压，且P型肼区PW的电压为0V。因此，n型掺杂区域212、213、214、215、 216、217与P型肼区PW之间产生一空乏区(depletion region)232。
另外，在第二n型晶体管M2中，栅极223与n型掺杂区214之间的漏栅电压Vdg(8.5V-5V)会产生GIDL漏电流ia。在第四n型晶体管M4中，栅极227与n型掺杂区215之间的漏栅电压Vdg(8.5V-5V)会产生GIDL漏电流 ib。
相较于已知图2中晶体管的漏栅电压Vdg，本发明存储单元于进行存储单元进行编程抑制动作时，晶体管的漏栅电压Vdg较小，所以会产生较小的 GIDL漏电流ia、ib。
如图6B所示，于时间点tb控制线电压Vc提高到10V，使得n型掺杂区域214、215的电压提高至8.5V。由于GIDL漏电流ia、ib很小，所以n 型掺杂区域214、215的电压下降的幅度很小。因此，控制线电压Vc与n型掺杂区域214、215之间电压差ΔV很小，不会发生FN穿隧效应。亦即，存储单元不会被被误编程。
由以上的说明可知，本发明非易失性的存储单元于进行编程抑制动作时，确实可以有效地降低GIDL漏电流，以防止存储单元被误编程的情况发生。再者，于第一实施例中所提供的偏压电压仅是用来说明非易失性存储器的运作原理，并非用来限定本发明。在此领域的技术人员适度的修改偏压电压，也可以达成本发明所欲达成的目的。
请参照图7A至图7B，其所绘示为本发明第二实施例非易失性存储器的存储单元的上视图以及等效电路。本发明第二实施例的非易失性存储器除了可进行编程动作与抑制编程动作之外，也可进行抹除动作。以下举例说明。
半导体基板(substrate)中包括P型肼区PW、第一N型肼区NW1与第二 N型肼区NW2。再者，栅极721、723、727、729覆盖于P型肼区PW上。另外，栅极725覆盖于P型肼区PW、第一N型肼区NW1与第二N型肼区 NW2。
接着，以栅极725为遮罩(mask)进行p型离子布植后，于第一N型肼区 NW1中形成p型掺杂区732、734，且于第二N型肼区NW2中形成p型掺杂区752、754。另外，以栅极721、72725、727、729为遮罩进行n型离子布植后，于P型肼区PW中形成n型掺杂区712、713、714、715、716、 717。
再者，导线762连接至n型掺杂区域712；导线764连接至n型掺杂区域717；导线736连接至p型掺杂区域732、734；导线756连接至p型掺杂区域752、754。
根据本发明的第二实施例，P型肼区PW区域的结构类似于图4A的非易失性存储器，具有五个串接的晶体管M1～M5。其中，导线762作为位线 BL，栅极721作为第一字线WL1，栅极723作为第一辅助线AG1、栅极725 作为浮动栅极，栅极727作为第二辅助线AG2，栅极729作为第二字线WL2，导线764作为源极线SL。
再者，栅极725(浮动栅极)延伸至第一N型肼区NW1，且栅极725与p 型掺杂区732、734形成p型晶体管。再者，导线736连接于此型晶体管的漏极与源极，并形成一电容器Cc。亦即，电容器Cc的一端连接至栅极725(浮动栅极)，电容器Cc的另一端连接至导线736，且导线736作为控制线CL。
另外，栅极725(浮动栅极)延伸至第二N型肼区NW2，且栅极725与p 型掺杂区752、754形成p型晶体管。再者，导线756连接于此p型晶体管的漏极与源极，并形成一电容器Ce。其中，电容器Ce的一端连接至栅极 725(浮动栅极)，电容器Ce的另一端连接至导线756，且导线756作为抹除线EL(erase line)。
请参照图7C，其所绘示为本发明第二实施例非发性存储器的存储单元的偏压表。基本上，第二实施例的编程动作与抑制编程动作之原理相同于第一实施例，此处不再赘述。
于编程动作(PGM)时，提供Vpp至控制线CL、抹除线EL、第一N型肼区NW1与第二N型肼区NW2；提供Vp1至第二字线WL2；提供Vp2至第二辅助线AG2；提供Vp3至第一字线WL1；提供Vp4至第一辅助线AG1；以及提供0V至位线BL、源极线SL与P型肼区PW。于编程动作时，Vpp 为编程电压(program voltage)具有最高电压值，Vp2等于Vp4，Vp1等于Vp3， Vp2大于等于Vp1，且Vp1大于0V。
于抑制编程动作(PGM inhibit)时，提供Vpp至控制线CL、抹除线EL、第一N型肼区NW1与第二N型肼区NW2；提供Vi1至第二字线WL2；提供Vi2至第二辅助线AG2；提供Vi3至第一字线WL1；提供Vi4至第一辅助线AG1；提供Vi5至位线BL；提供Vi6至源极线SL；以及提供0V至P 型肼区PW。于抑制编程动作时，Vpp为最高电压，Vi2等于Vi4，Vi1等于 Vi3，Vi5等于Vi6，Vi2大于等于Vi1，Vi1大于等于Vi5且Vi5大于0V。
于抹除动作(ERS)时，提供Vee至抹除线EL与第二N型肼区NW2；提供Ve1至第二字线WL2；提供Ve2至第二辅助线AG2；提供Ve3至第一字线WL1；提供Ve4至第一辅助线AG1；以及提供0V至控制线CL、第一N 型肼区NW1、位线BL、源极线SL与P型肼区PW。于抹除动作时，Vee 为抹除电压具有最高电压值，Ve2等于Ve4，Ve1等于Ve3，Ve2大于等于 Ve1，且Ve1大于0V。
举例来说，Vee为10V，Ve1为3.3V，Ve2为5V。因此，于抹除动作时，晶体管M1、M2、M4与M5开启，且储存于栅极725(浮动栅极)内的载子穿透电容器Ce并由抹除线EL离开非易失性存储器。
于读取动作(READ)时，提供Vr1至第二字线WL2；提供Vr2至第二辅助线AG2；提供Vr3至第一字线WL1；提供Vr4至第一辅助线AG1；提供 Vr5至控制线CL与第一N型肼区NW1；提供Vr6至抹除线EL与第二N型肼区NW2；提供Vrr至位线BL以及提供0V至源极线SL与P型肼区PW。于读取动作时，Vrr为读取电压，Vr2等于Vr4，Vr1等于Vr3，Vr5等于Vr6， Vr2大于等于Vr1，Vr5大于等于0V，且Vrr大于0V。
举例来说，Vrr为1V，Vr1为1.8V，Vr2为3.3V，Vr5为0V。因此，于读取动作时，晶体管M1、M2、M4与M5开启，并根据晶体管M3的开启于否，产生大小不同的读取电流(readcurrent)，由位线BL流向源极线SL。而根据读取电流的大小即可判断非易失性存储器的储存状态。
请参照图8A至图8B，其所绘示为本发明第三实施例非易失性存储器的存储单元的上视图以及等效电路。以下举例说明。
深N型肼区(deep N well，DNW)中包括N型肼区NW、第一P型肼区 PW1与第二P型肼区PW2。再者，栅极821、823、827、829覆盖于第一P 型肼区PW1上。另外，栅极825覆盖于第一P型肼区PW1、N型肼区NW 与第二P型肼区PW2。
接着，以栅极825为遮罩(mask)进行p型离子布植后，于N型肼区NW 中形成p型掺杂区852、854。另外，以栅极821、823、825、827、829为遮罩进行n型离子布植后，于第一P型肼区PW1中形成n型掺杂区812、813、 814、815、816、817，并且于第二P型肼区PW2中形成n型掺杂区832、 834。
再者，导线862连接至n型掺杂区域812；导线864连接至n型掺杂区域817；导线836连接至n型掺杂区域832、834；导线856连接至p型掺杂区域852、854。
根据本发明的第三实施例，第一P型肼区PW1区域的结构类似于图4A 的易失性存储器，具有五个串接的晶体管M1～M5。其中，导线862作为位线BL，栅极821作为第一字线WL1，栅极823作为第一辅助线AG1、栅极 825作为浮动栅极，栅极827作为第二辅助线AG2，栅极829作为第二字线 WL2，导线864作为源极线SL。
再者，栅极825(浮动栅极)延伸至第二P型肼区PW2，且栅极825与n 型掺杂区832、834形成一n型晶体管。再者，导线836连接于n型晶体管的漏极与源极，并形成一电容器Cc。亦即，电容器Cc的一端连接至栅极 825(浮动栅极)，电容器Cc的另一端连接至导线836，且导线836作为控制线CL。
另外，栅极825(浮动栅极)延伸至N型肼区NW，且栅极825与p型掺杂区852、854形成p型晶体管。再者，导线856连接于此p型晶体管的漏极与源极，并形成一电容器Ce。其中，电容器Ce的一端连接至栅极825(浮动栅极)，电容器Ce的另一端连接至导线856，且导线856作为抹除线EL。
请参照图8C，其所绘示为本发明第三实施例非发性存储器的存储单元的偏压表。相较于图7C，第三实施例在进行各种动作时，提供相同的电压至N型肼区NW以及深N型肼区DNW，而其余的偏压类似于图7C，此处不再赘述。
请参照图9A至第9D图，其所绘示为本发明非易失性存储器以及各种动作的偏压表。其中，非易失性存储器中包括一n×m存储单元阵列 C11～Cnm，每一存储单元的结构相同于第二实施例或者第三实施例之存储单元，其详细结构不再赘述。
每一行(row)皆有m个存储单元，且受控于一组水平方向信号线。以第一行为例，其包括存储单元C11～C1m，第一组水平方向信号线包括字线 WL1<1>、字线WL2<1>、辅助线AG1<1>、辅助线AG2<1>、控制线CL<1>、抹除线EL<1>。在有些实施例中，考虑到线路上的简化，在同一行的字线 WL1与字线WL2是相连接的，且同一行中的辅助线AG1与辅助线AG2是相连接的。
同理，第n行包括存储单元Cn1～Cnm，受控于第n组水平方向信号线包括字线WL1<n>、字线WL2<n>、辅助线AG1<n>、辅助线AG2<n>、控制线CL<n>、抹除线EL<n>。
再者，每一列(column)皆有n个存储单元，且受控于一组垂直方向信号线。以第一列为例，其包括存储单元C11～Cn1，第一组垂直方向信号线包括位线BL<1>、源极线SL<1>。
同理，第m列包括存储单元C1m～Cnm，第m组垂直方向信号线包括位线BL<m>、源极线SL<m>。
举例来说，当存储单元阵列的第一行为选定行(selected row)时，其他行为非选定行(unselected row)。此时，第一行中的任一个存储单元皆可进行编程动作或者编程抑制动作。
如图9B所示，假设针对存储单元C11进行编程动作时，存储单元C11 的偏压即为情况I；针对存储单元C12进行编程抑制动作时，存储单元C12 的偏压即为状况II；并依此类推。
再者，由于存储单元C11进行编程动作，因此第一列中的其他存储单元 C21～Cn1的偏压即为情况III。另外，由于存储单元C12进行编程抑制动作，因此第二列中的其他存储单元C22～Cn2的偏压即为情况IV。同理，其他列的偏压情况也可以依此类推。
如图9C所示，假设欲针对存储单元阵列的第二行进行抹除动作时，第二行即为选定行，其他行即为非选定行。此时，第二行的所有存储单元 C21～C2m的偏压即为情况V，且所有存储单元C21～C2m皆进行抹除动作；而其他行的所有存储单元的偏压即为情况VI，不会进行抹除动作。
另外，当存储单元阵列的第一行为选定行时，其他列为非选定行。此时，根据选定行中的存储单元C11～C1m可根据对应的位线是否被选定而产生读取电流。当位线接收Vrr时，位线被选定；当位线接收0V或者浮接(floating) 时，位线未被选定。
如第9D图所示，假设存储单元C11的位线被选定，存储单元C11的偏压即为情况VII，并产生读取电流；假设存储单元C12的位线未被选定，存储单元C12的偏压即为情况VIII，并且无法产生读取电流。并依此类推。
再者，由于存储单元C11的位线被选定，因此第一列中的其他存储单元 C21～Cn1的偏压即为情况IX，并且无法产生读取电流。另外，由于存储单元C12的位线未被选定，因此第二列中的其他存储单元C22～Cn2的偏压即为情况X，并且无法产生读取电流。同理，其他列的偏压情况也可以依此类推。
由以上的说明可知，本发明提出一种非易失性存储器，其存储单元于进行编程抑制动作时，可以有效地降低GIDL漏电流，以防止存储单元被误编程的情况发生。
再者，本发明的三个实施例中，串接的五个晶体管M1～M5皆以n型晶体管来说明。当然，在此领域的技术人员，也可以根据本发明所述得的结构来进行修改，并以串接的五个p型晶体管来实现。同理，电容器Cc与Ce 也可以利用n型晶体管或者p型晶体管来实现。
另外，为了让本发明的存储单元运作更有效率，在串接的五个晶体管 M1～M5中，第一n型晶体管M1与第五n型晶体管M5的栅极氧化层的厚度较薄，第二n型晶体管M2、第三n型晶体管M3与第四n型晶体管M4 的栅极氧化层较厚。举例来说，第二n型晶体管M2、第三n型晶体管M3 与第四n型晶体管M4的栅极氧化层皆具有一第一厚度d1，第一n型晶体管 M1与第五n型晶体管M5的栅极氧化层皆具有一第二厚度d2，且第一厚度d1大于第二厚度d2。当然，电容器Cc与Ce也是由晶体管(第六晶体管及第七晶体管)所组成，两个电容器的栅极氧化层也可以为第一厚度d1，亦即与第三n型晶体管M3的栅极氧化层皆具有同样的第一厚度d1。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中的技术人员，在不脱离本发明得到精神和范围内，当可作各种更动与润饰。因此，本发明的保护范围当视所附权利要求所界定者为准。

Claims (16)

1.非易失性存储器，具有第一存储单元，所述第一存储单元包括：
第一晶体管，具有第一栅极、第一端与第二端；
第二晶体管，具有第二栅极、第三端与第四端；
第三晶体管，具有第三栅极、第五端与第六端；
第四晶体管，具有第四栅极、第七端与第八端；
第五晶体管，具有第五栅极、第九端与第十端；以及
第一电容器，连接于所述第三栅极与控制线之间；
其中，所述第三栅极为浮动栅极，所述第二端连接至所述第三端，所述第四端连接至所述第五端，所述第六端连接至所述第七端，所述第八端连接至所述第九端。
2.根据权利要求1所述的非易失性存储器，其中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管与所述第五晶体管均为n型晶体管。
3.根据权利要求1所述的非易失性存储器，其中，所述第一端连接至位线，所述第十端连接至第一源极线，所述第一栅极连接至第一字线，所述第二栅极连接至第一辅助线，所述第四栅极连接至第二辅助线以及所述第五栅极连接至第二字线。
4.根据权利要求3所述的非易失性存储器，其中，所述第一存储单元还包括第二电容器，连接于所述第三栅极与抹除线之间。
5.根据权利要求4所述的非易失性存储器，其中，所述第一电容器由第六型晶体管所组成，所述第二电容器由第七晶体管所组成，所述第六晶体管具有第六栅极、第十一端与第十二端，所述第七晶体管具有第七栅极、第十三端与第十四端，所述第六栅极与所述第七栅极均连接至所述第三栅极，所述第十一端与所述十二端均连接至所述控制线，所述第十三端与所述第十四端均连接至所述抹除线。
6.根据权利要求5所述的非易失性存储器，其中，所述第三晶体管、第六晶体管与所述第七晶体管的栅极氧化层均为第一厚度。
7.根据权利要求6所述的非易失性存储器，其中，所述第一晶体管与所述第五晶体管的栅极氧化层均为第二厚度，所述第二晶体管与所述第四晶体管的栅极氧化层均为所述第一厚度，且所述第一厚度大于所述第二厚度。
8.根据权利要求4所述的非易失性存储器，其中，于编程动作时，提供编程电压至所述控制线与所述抹除线，提供第一电压至所述第二字线，提供第二电压至所述第二辅助线，提供第三电压至所述第一字线，提供第四电压至所述第一辅助线，提供接地电压至所述位线与所述源极线，所述编程电压大于所述第二电压，所述第二电压等于所述第四电压，所述第一电压等于所述第三电压，所述第二电压大于等于所述第一电压，且所述第一电压大于所述接地电压。
9.根据权利要求4所述的非易失性存储器，其中，于编程抑制动作时，提供编程电压至所述控制线与所述抹除线，提供第一电压至所述第二字线，提供第二电压至所述第二辅助线，提供第三电压至所述第一字线，提供第四电压至所述第一辅助线，提供第五电压至所述位线，提供第六电压至所述源极线，所述编程电压大于所述第二电压，所述第二电压等于所述第四电压，所述第一电压等于所述第三电压，所述第五电压等于所述第六电压，所述第二电压大于等于所述第一电压，所述第一电压大于等于所述第五电压。
10.根据权利要求4所述的非易失性存储器，其中，于抹除动作时，提供抹除电压至所述抹除线，提供第一电压至所述第二字线，提供第二电压至所述第二辅助线，提供第三电压至所述第一字线，提供第四电压至所述第一辅助线，提供接地电压至所述控制线、所述位线与所述源极线，所述抹除电压大于所述第二电压，所述第二电压等于所述第四电压，所述第一电压等于所述第三电压，所述第二电压大于等于所述第一电压，且所述第一电压大于所述接地电压。
11.根据权利要求4所述的非易失性存储器，其中，于读取动作时，提供读取电压至所述位线，提供第一电压至所述第二字线，提供第二电压至所述第二辅助线，提供第三电压至所述第一字线，提供第四电压至所述第一辅助线，提供第五电压至所述控制线，提供第六电压至所述抹除线，提供接地电压至所述源极线，所述第二电压等于所述第四电压，所述第一电压等于所述第三电压，所述第五电压等于所述第六电压，所述第二电压大于等于所述第一电压，所述第五电压大于等于所述接地电压且所述读取电压大于所述接地电压。
12.易失性存储器，包括：
第一字线；
第二字线；
第一辅助线；
第二辅助线；
第一控制线；
第一抹除线；
第一位线；
第一源极线；以及
第一存储单元，包括：第一晶体管，具有第一栅极、第一端与第二端；第二晶体管，具有第二栅极、第三端与第四端；第三晶体管，具有第三栅极、第五端与第六端；第四晶体管，具有第四栅极、第七端与第八端；第五晶体管，具有第五栅极、第九端与第十端；第一电容器，连接于所述第三栅极与所述第一控制线之间；第二电容器，连接于所述第三栅极与所述第一抹除线之间；其中，所述第三栅极为浮动栅极，所述第二端连接至所述第三端，所述第四端连接至所述第五端，所述第六端连接至所述第七端，所述第八端连接至所述第九端，所述第一端连接至所述第一位线，所述第十端连接至所述第一源极线，所述第一栅极连接至所述第一字线，所述第二栅极连接至所述第一辅助线，所述第四栅极连接至所述第二辅助线，所述第五栅极连接至所述第二字线。
13.根据权利要求12所述的非易失性存储器，还包括第二位线，第二源极线以及第二存储单元，其中所述第二存储单元包括：第六晶体管，具有第六栅极、第十一端与第十二端；第七晶体管，具有第七栅极、第十三端与第十四端；第八晶体管，具有第八栅极、第十五端与第十六端；第九晶体管，具有第九栅极、第十七端与第十八端；第十晶体管，具有第十栅极、第十九端与第二十端；第三电容器，连接于所述第八栅极与所述第一控制线之间；第四电容器，连接于所述第八栅极与所述第一抹除线之间；其中，所述第八栅极为所述浮动栅极，所述第十二端连接至所述第十三端，所述第十四端连接至所述第十五端，所述第十六端连接至所述第十七端，所述第十八端连接至所述第十九端，所述第十一端连接至所述第二位线，所述第二十端连接至所述第二源极线，所述第六栅极连接至所述第一字线，所述第七栅极连接至所述第一辅助线，所述第九栅极连接至所述第二辅助线，所述第十栅极连接至所述第二字线。
14.根据权利要求13所述的非易失性存储器，其中所述第一字线及所述第二字线是相连接的，且所述第一辅助线及所述第二辅助线是相连接的。
15.根据权利要求13所述的非易失性存储器，还包括第三字线；第四字线；第三辅助线；第四辅助线；第二控制线；第二抹除线；以及第三存储单元，包括：第十一晶体管，具有第十一栅极、第二十一端与第二十二端；第十二晶体管，具有第十二栅极、第二十三端与第二十四端；第十三晶体管，具有第十三栅极、第二十五端与第二十六端；第十四晶体管，具有第十四栅极、第二十七端与第二十八端；第十五晶体管，具有第十五栅极、第二十九端与第三十端；第五电容器，连接于所述第十三栅极与所述第二控制线之间；第六电容器，连接于所述第十三栅极与所述第二抹除线之间；其中，所述第十三栅极为所述浮动栅极，所述第二十二端连接至所述第二十三端，所述第二十四端连接至所述第二十五端，所述第二十六端连接至所述第二十七端，所述第二十八端连接至所述第二十九端，所述第二十一端连接至所述第一位线，所述第三十端连接至所述第一源极线，所述第十一栅极连接至所述第三字线，所述第十二栅极连接至所述第三辅助线，所述第十四栅极连接至所述第四辅助线，所述第十五栅极连接至所述第四字线。
16.根据权利要求13所述的非易失性存储器，其中所述第三字线及所述第四字线是相连接的，且所述第三辅助线及所述第四辅助线是相连接的。
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