JP2018125057A - 不揮発性メモリ用駆動回路 - Google Patents

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Abstract

【課題】不揮発性メモリ用駆動回路を提供する。
【解決手段】駆動回路は、第１ドライバ４００、スイッチ回路４５０、及び第２ドライバ４６０を有する。第１ドライバ４００は、入力信号ＩＮ及び反転入力信号ＩＮｂを受信し、かつ、駆動信号ＯＵＴを生成する。スイッチ回路４５０は、駆動信号ＯＵＴ及び第１モード信号Ｍ１を受信する。しかも出力信号が出力端子ＯＵＴ１から出力される。第２ドライバ４６０は、出力端子ＯＵＴ１に接続される。
【選択図】図４Ａ

Description

本発明は、駆動回路に関し、より詳細には不揮発性メモリ用駆動回路に関する。
よく知られているように、不揮発性メモリは、供給電力が中断した後でもデータを持続的に保持できる。そのため不揮発性メモリは、様々な電子製品において広く用いられている。一般的には不揮発性メモリは不揮発性セルアレイを含む。不揮発性セルアレイは複数の不揮発性セルで構成される。それに加えて、各不揮発性セルはフローティングゲートトランジスタを有する。
図１は、不揮発性メモリの構成を概略的に表している。図１に示されているように、不揮発性メモリは不揮発性セルアレイ１１０と駆動回路１２０を有する。駆動回路１２０は不揮発性セルアレイ１１０に接続される。駆動回路１２０は、不揮発性メモリの様々な動作モードでＯＵＴ信号を不揮発性セルアレイ１１０に供する。
たとえば駆動回路１２０は、不揮発性メモリの動作モードに従って適切な駆動信号ＯＵＴを不揮発性セルアレイ１１０に供する。駆動信号ＯＵＴに従って、不揮発性セルアレイ１１０の読み取り動作又はプログラム動作が実行される。特許文献１は、様々な動作モードに従って様々な駆動信号を供することのできるレベルシフト装置を開示している。
米国特許第８３７３４８５号公報
本発明は不揮発性メモリ用駆動回路を供する。当該駆動回路は、該駆動回路が高温で動作しているときに、安定して不揮発性セルアレイへ駆動信号を供することが可能である。
本発明の実施形態は駆動回路を供する。当該駆動回路は、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、第８トランジスタ、第９トランジスタ、第１０トランジスタ、第１１トランジスタ、第１２トランジスタ、第１バイアス回路、及び第２バイアス回路を有する。前記第１トランジスタのソース端子及びボディ端子は、第１供給電圧に接続される。前記第１トランジスタのドレイン端子は、ノードａ１に接続される。前記第１トランジスタのゲート端子は、ノードｂ１又はノードｂ２に接続される。前記第２トランジスタのソース端子及びボディ端子は、前記第１供給電圧に接続される。前記第２トランジスタのドレイン端子は、前記ノードｂ１に接続される。前記第２トランジスタのゲート端子は、前記ノードａ１又はノードａ２に接続される。前記第３トランジスタのソース端子は、第２供給電圧に接続される。前記第３トランジスタのボディ端子は、前記第１供給電圧又は前記ノードａ１に接続される。前記第３トランジスタのドレイン端子及びゲート端子は、前記ノードａ１に接続される。前記第４トランジスタのソース端子は、前記第２供給電圧に接続される。前記第４トランジスタのボディ端子は、前記第１供給電圧又は前記ノードｂ１に接続される。前記第４トランジスタのドレイン端子及びゲート端子は、前記ノードｂ１に接続される。前記第５トランジスタのソース端子及びボディ端子は、前記ノードａ１に接続される。前記第５トランジスタのゲート端子は、前記第２供給電圧に接続される。前記第５トランジスタのドレイン端子は、前記ノードａ２に接続される。前記第６トランジスタのソース端子及びボディ端子は、前記ノードｂ１に接続される。前記第６トランジスタのゲート端子は、前記第２供給電圧に接続される。前記第６トランジスタのドレイン端子は、前記ノードｂ２に接続される。駆動信号は前記ノードｂ２から出力される。前記第７トランジスタのソース端子及びボディ端子は、前記ノードａ２に接続される。前記第７トランジスタのゲート端子は、第３供給電圧に接続される。前記第７トランジスタのドレイン端子は、ノードａ３に接続される。前記第８トランジスタのソース端子及びボディ端子は、前記ノードｂ２に接続される。前記第８トランジスタのゲート端子は、前記第３供給電圧に接続される。前記第８トランジスタのドレイン端子は、ノードｂ３に接続される。前記第９トランジスタのドレイン端子は、前記ノードａ３に接続される。前記第９トランジスタのゲート端子は、第４供給電圧に接続される。前記第９トランジスタのソース端子は、ノードａ４に接続される。前記第９トランジスタのボディ端子は、第５供給電圧に接続される。前記第１０トランジスタのドレイン端子は、前記ノードｂ３に接続される。前記第１０トランジスタのゲート端子は、前記第４供給電圧に接続される。前記第１０トランジスタのソース端子は、ノードｂ４に接続される。前記第１０トランジスタのボディ端子は、前記第５供給電圧に接続される。前記第１１トランジスタのドレイン端子は、前記ノードａ４に接続される。前記第１１トランジスタのゲート端子は、入力信号を受信する。前記第１１トランジスタのソース端子及びボディ端子は、前記第５供給電圧に接続される。前記第１２トランジスタのドレイン端子は、前記ノードｂ４に接続される。前記第１２トランジスタのゲート端子は、反転入力信号を受信する。前記第１２トランジスタのソース端子は、前記第６供給電圧に接続される。前記第１２トランジスタのボディ端子は、前記第５供給電圧に接続される。前記第１バイアス回路は、前記ノードａ２に接続される。前記第２バイアス回路は、前記ノードｂ２に接続される。前記第４供給電圧は、前記第５供給電圧とは等しくない。
本発明の他の実施形態は駆動回路を供する。当該駆動回路は、第１ドライバ、スイッチ回路、及び第２ドライバを有する。前記第１ドライバは、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、第８トランジスタ、第９トランジスタ、第１０トランジスタ、第１１トランジスタ、第１２トランジスタ、第１バイアス回路、及び第２バイアス回路を有する。前記第１トランジスタのソース端子及びボディ端子は、第１供給電圧に接続される。前記第１トランジスタのドレイン端子は、ノードａ１に接続される。前記第１トランジスタのゲート端子は、ノードｂ１又はノードｂ２に接続される。前記第２トランジスタのソース端子及びボディ端子は、前記第１供給電圧に接続される。前記第２トランジスタのドレイン端子は、前記ノードｂ１に接続される。前記第２トランジスタのゲート端子は、前記ノードａ１又はノードａ２に接続される。前記第３トランジスタのソース端子は、第２供給電圧に接続される。前記第３トランジスタのボディ端子は、前記第１供給電圧又は前記ノードａ１に接続される。前記第３トランジスタのドレイン端子及びゲート端子は、前記ノードａ１に接続される。前記第４トランジスタのソース端子は、前記第２供給電圧に接続される。前記第４トランジスタのボディ端子は、前記第１供給電圧又は前記ノードｂ１に接続される。前記第４トランジスタのドレイン端子及びゲート端子は、前記ノードｂ１に接続される。前記第５トランジスタのソース端子及びボディ端子は、前記ノードａ１に接続される。前記第５トランジスタのゲート端子は、前記第２供給電圧に接続される。前記第５トランジスタのドレイン端子は、前記ノードａ２に接続される。前記第６トランジスタのソース端子及びボディ端子は、前記ノードｂ１に接続される。前記第６トランジスタのゲート端子は、前記第２供給電圧に接続される。前記第６トランジスタのドレイン端子は、前記ノードｂ２に接続される。前記第７トランジスタのソース端子及びボディ端子は、前記ノードａ２に接続される。前記第７トランジスタのゲート端子は、第３供給電圧に接続される。前記第７トランジスタのドレイン端子は、ノードａ３に接続される。前記第８トランジスタのソース端子及びボディ端子は、前記ノードｂ２に接続される。前記第８トランジスタのゲート端子は、前記第３供給電圧に接続される。前記第８トランジスタのドレイン端子は、ノードｂ３に接続される。前記第９トランジスタのドレイン端子は、前記ノードａ３に接続される。前記第９トランジスタのゲート端子は、第４供給電圧に接続される。前記第９トランジスタのソース端子は、ノードａ４に接続される。前記第９トランジスタのボディ端子は、第５供給電圧に接続される。前記第１０トランジスタのドレイン端子は、前記ノードｂ３に接続される。前記第１０トランジスタのゲート端子は、前記第４供給電圧に接続される。前記第１０トランジスタのソース端子は、ノードｂ４に接続される。前記第１０トランジスタのボディ端子は、前記第５供給電圧に接続される。前記第１１トランジスタのドレイン端子は、前記ノードａ４に接続される。前記第１１トランジスタのゲート端子は、入力信号を受信する。前記第１１トランジスタのソース端子及びボディ端子は、前記第５供給電圧に接続される。前記第１２トランジスタのドレイン端子は、前記ノードｂ４に接続される。前記第１２トランジスタのゲート端子は、入力信号を受信する。前記第１２トランジスタのソース端子は、前記第６供給電圧に接続される。前記第１２トランジスタのボディ端子は、前記第５供給電圧に接続される。前記第１バイアス回路は、前記ノードａ２に接続される。前記第２バイアス回路は、前記ノードｂ２に接続される。前記スイッチ回路は、前記ノードｂ２と出力端子との間に接続される。前記第２ドライバは、前記出力端子に接続される。出力信号は、前記出力端子から出力される。前記第４供給電圧は、前記第５供給電圧とは等しくない。
本発明の多数の目的、特徴、及び利点は、添付図面を参照しながら以降の本発明の実施形態の詳細を読むことで容易に明らかになる。しかし本願で用いられている図面は、説明目的であり、限定と解されてはならない。
本発明の上記目的及び利点は、以降の本発明の実施形態の詳細な説明及び添付図面を検討した当業者には容易に明らかになる。
（従来技術）不揮発性メモリの構成を概略的に表している。 本発明の第１実施形態による不揮発性メモリ用駆動回路を表す概略的回路図である。 本発明の第２実施形態による不揮発性メモリ用駆動回路を表す概略的回路図である。 本発明の第２実施形態による不揮発性メモリ用駆動回路の第１バイアス回路を表す概略的回路図である。 本発明の第２実施形態による不揮発性メモリ用駆動回路の第２バイアス回路を表す概略的回路図である。 本発明の第３実施形態による不揮発性メモリ用駆動回路を表す概略的回路図である。 本発明の第３実施形態による不揮発性メモリ用駆動回路の第３バイアス回路を表す概略的回路図である。 本発明の第３実施形態による不揮発性メモリ用駆動回路の第４バイアス回路を表す概略的回路図である。 第３実施形態の駆動回路が様々な動作モードで動作するときの信号の電圧レベルを示す表である。
図２は、本発明の第１実施形態による不揮発性メモリ用駆動回路を表す概略的回路図である。駆動回路２００は、不揮発性セルアレイ（不図示）に駆動信号ＯＵＴを供する。
図２に示されているように、駆動回路２００は、複数のｐ型トランジスタｍ１〜ｍ８及び複数のｎ型トランジスタｍ９〜ｍ１２を有する。トランジスタｍ１〜ｍ４のボディ端子は、第１供給電圧Ｖｐｐ１に接続される。トランジスタｍ９〜ｍ１２のボディ端子は、第５供給電圧Ｖｎｎに接続される。第１供給電圧Ｖｐｐ１は最高電圧値を有する供給電圧である。第１供給電圧Ｖｎｎは最低電圧値を有する供給電圧である。
トランジスタｍ１のソース端子は、第１供給電圧Ｖｐｐ１に接続される。トランジスタｍ１のゲート端子は、ノードｂ２に接続される。トランジスタｍ１のドレイン端子は、ノードａ１に接続される。トランジスタｍ２のソース端子は、第１供給電圧Ｖｐｐ１に接続される。トランジスタｍ２のゲート端子は、ノードａ２に接続される。トランジスタｍ２のドレイン端子は、ノードｂ１に接続される。トランジスタｍ３のソース端子は、第２供給電圧Ｖｐｐ２に接続される。トランジスタｍ３のゲート端子及びドレイン端子は、ノードａ１に接続される。トランジスタｍ４のソース端子は、第２供給電圧Ｖｐｐ２に接続される。トランジスタｍ４のゲート端子及びドレイン端子は、ノードｂ１に接続される。
あるいはその代わりに、トランジスタｍ３のボディ端子及びトランジスタｍ４のボディ端子は、基板効果を減少させるように、ノードａ１及びノードｂ１にそれぞれ接続される。
しかも代替実施形態では、トランジスタｍ１のゲート端子及びトランジスタｍ２のゲート端子はそれぞれ、ノードｂ１とノードａ１にそれぞれ接続されてよい。よって代替実施形態のトランジスタｍ１とｍ２のゲート端子とソース端子との間の電圧差は、トランジスタｍ１とｍ２が安全動作領域（ＳＯＡ）の保護範囲内で動作することを保証するため、第１実施形態のゲート端子とソース端子との間の電圧差よりも小さい。
トランジスタｍ５のソース端子及びボディ端子は、ノードａ１に接続される。トランジスタｍ５のゲート端子は、第２供給電圧Ｖｐｐ２に接続される。トランジスタｍ５のドレイン端子は、ノードａ２に接続される。トランジスタｍ６のソース端子及びボディ端子は、ノードｂ１に接続される。トランジスタｍ６のゲート端子は、第２供給電圧Ｖｐｐ２に接続される。トランジスタｍ６のドレイン端子は、ノードｂ２に接続される。第２供給電圧Ｖｐｐ２は、第１供給電圧Ｖｐｐ１以下である。しかも駆動信号ＯＵＴはノードｂ２から出力される。
トランジスタｍ７のソース端子及びボディ端子は、ノードａ２に接続される。トランジスタｍ７のゲート端子は、第３供給電圧Ｖｐｐ３に接続される。トランジスタｍ７のドレイン端子は、ノードａ３に接続される。トランジスタｍ８のソース端子及びボディ端子は、ノードｂ２に接続される。トランジスタｍ８のゲート端子は、第３供給電圧Ｖｐｐ３に接続される。トランジスタｍ８のドレイン端子は、ノードｂ３に接続される。第３供給電圧Ｖｐｐ３は、第２供給電圧Ｖｐｐ２以下である。
トランジスタｍ９のドレイン端子は、ノードａ３に接続される。トランジスタｍ９のゲート端子は、第４供給電圧Ｖｐｐ４に接続される。トランジスタｍ９のソース端子は、ノードａ４に接続される。トランジスタｍ１０のドレイン端子は、ノードｂ３に接続される。トランジスタｍ１０のゲート端子は、第４供給電圧Ｖｐｐ４に接続される。トランジスタｍ１０のソース端子は、ノードｂ４に接続される。トランジスタｍ１１のドレイン端子は、ノードａ４に接続される。トランジスタｍ１１のゲート端子は、入力信号ＩＮを受信する。トランジスタｍ１１のソース端子は、第５供給電圧Ｖｎｎに接続される。トランジスタｍ１２のドレイン端子は、ノードｂ４に接続される。トランジスタｍ１２のゲート端子は、反転入力信号ＩＮｂを受信する。トランジスタｍ１２のソース端子は、第６供給電圧に接続される。しかも、第６供給電圧は、第３供給電圧Ｖｐｐ３以下であり、かつ、第６供給電圧は、第５供給電圧Ｖｎｎ以上である。
駆動回路２００が動作しているとき、ノードａ２又はノードｂ２はフローティング状態である可能性がある。たとえばノードｂ２がフローティング状態である場合、トランジスタｍ６のソース端子とドレイン端子との間での電圧差は安全動作領域（ＳＯＡ）を超える可能性があり、かつ、トランジスタｍ１のソース端子とドレイン端子との間での電圧差は安全動作領域を超える可能性がある。しかもトランジスタｍ１とｍ６が安全動作領域を超える場合、漏れ電流の量は増大する。この状況では、供給電圧と駆動信号ＯＵＴの大きさは悪影響を受け、かつ、不揮発性セルアレイは正常動作できない。安全動作領域（ＳＯＡ）は、トランジスタが自己損傷せずに動作することが期待できる電圧条件と定義される。ＳＯＡの仕様に従い、トランジスタのドレイン端子とソース端子との間での電圧差Ｖｄｓ＿ｓｏａは８．５Ｖ以下で、かつ、トランジスタのゲート端子とソース端子との間での電圧差Ｖｇｓ＿ｓｏａは１１．５Ｖ以下である。
図３Ａは、本発明の第２実施形態による不揮発性メモリ用駆動回路を表す概略的回路図である。第１実施形態と比較して、第１バイアス回路３１０と第２バイアス回路３２０が第２実施形態には追加されている。この実施形態の駆動回路３００では、ノードａ２とノードｂ２はそれぞれ、第１バイアス回路３１０と第２バイアス回路３２０に接続されている。
あるいはその代わりに、駆動回路３００内のトランジスタｍ３のボディ端子及びトランジスタｍ４のボディ端子は、基板効果を抑制するようにノードａ１及びノードｂ１にそれぞれ接続される。
しかも、第２の代替実施形態では、トランジスタｍ１のゲート端子及びトランジスタｍ２のゲート端子は、ノードｂ１及びノードａ１にそれぞれ接続されてよい。よって、トランジスタｍ１とトランジスタｍ２が安全動作領域（ＯＳＡ）の保護範囲内で動作することを保証するため、第２の代替実施形態のトランジスタｍ１とトランジスタｍ２のゲート端子とソース端子との間での電圧差は、第２実施形態のトランジスタｍ１とトランジスタｍ２のゲート端子とソース端子との間での電圧差よりも小さい。
第２実施形態によると、第１供給電圧Ｖｐｐ１は、不揮発性メモリのプログラム電圧である。第６供給電圧Ｖｐｒは、不揮発性メモリの読み取り電圧である。第２供給電圧Ｖｐｐ２はＶｄｓ＿ｓｏａの２倍よりも高くなく、かつ、第３供給電圧Ｖｐｐ３はＶｄｓ＿ｓｏａよりも高くない。たとえば、第１供給電圧Ｖｐｐ１は２１Ｖで、第２供給電圧Ｖｐｐ２は１７Ｖ（２×８．５Ｖ）で、第３供給電圧Ｖｐｐ３は１１．５Ｖで、第４供給電圧Ｖｐｐ４は４．５Ｖで、第５供給電圧Ｖｎｎは０Ｖで、かつ、第６供給電圧Ｖｐｒは１．５Ｖである。
図３Ｂは、本発明の第２実施形態による不揮発性メモリ用駆動回路の第１バイアス回路を表す概略的回路図である。図３Ｃは、本発明の第２実施形態による不揮発性メモリ用駆動回路の第２バイアス回路を表す概略的回路図である。
図３Ｂに示されているように、第１バイアス回路３１０は、ｎ型トランジスタｍ１３及びｐ型トランジスタｍ１４を有する。トランジスタｍ１３のドレイン端子は、ノードａ２に接続される。トランジスタｍ１３のゲート端子は、第１特定電圧ＶＭ１を受ける。トランジスタｍ１４のソース端子は、トランジスタｍ１３のソース端子に接続される。トランジスタｍ１４のゲート端子は、反転入力信号ＩＮｂを受信する。トランジスタｍ１４のドレイン端子は、第２特定電圧ＶＮ１を受ける。ある実施形態では、第２特定電圧ＶＮ１は第１特定電圧ＶＭ１以下である。たとえば、第１特定電圧ＶＭ１及び第２特定電圧ＶＮ１はＶｄｓ＿ｓｏａ（８．５Ｖ）に等しい。
図３Ｃに示されているように、第２バイアス回路３２０は、ｎ型トランジスタｍ１５及びｐ型トランジスタｍ１６を有する。トランジスタｍ１５のドレイン端子は、ノードｂ２に接続される。トランジスタｍ１５のゲート端子は、第３特定電圧ＶＭ２を受ける。トランジスタｍ１６のソース端子は、トランジスタｍ１５のソース端子に接続される。トランジスタｍ１６のゲート端子は、入力信号ＩＮを受信する。トランジスタｍ１６のゲート端子は、第４特定電圧ＶＮ２を受ける。ある実施形態では、第４特定電圧ＶＮ２は第３特定電圧ＶＭ２以下である。たとえば、第３特定電圧ＶＭ２及び第４特定電圧ＶＮ２はＶｄｓ＿ｓｏａ（８．５Ｖ）に等しい。
任意で、トランジスタｍ１３とｍ１５のボディ端子は第５供給電圧Ｖｎｎに接続され、トランジスタｍ１４のボディ端子及びドレイン端子は互いに接続され、かつ、トランジスタｍ１６のボディ端子及びドレイン端子は互いに接続される。
ノードａ２がフローティング状態では理由について以降で説明する。入力信号ＩＮがハイレベル状態で、かつ、反転入力信号ＩＮｂがローレベル状態であるとき、第２バイアス回路３２０はディセーブルとなり、かつ、第２バイアス回路３２０はイネーブルとなる。第２バイアス回路３２０がディセーブルとなるとき、ノードｂ２へ供される電圧は、第１供給電圧Ｖｐｐ１（２１Ｖ）に等しい。第１バイアス回路がイネーブルとなるとき、ノードａ２は（ＶＭ１−Ｖｔｈ１３）に固定される。Ｖｔｈ１３はトランジスタｍ１３の閾値電圧である。たとえばＶｔｈ１３は０．８Ｖに等しい。この状況では、ノードａ２へ供される電圧は７．７Ｖ（８．５Ｖ−７．７Ｖ）に等しい。トランジスタｍ７に関しては、ドレイン端子とソース端子との電圧差Ｖｄｓ７は７．７Ｖに等しい。つまりトランジスタｍ７は安全動作領域（ＳＯＡ）の保護範囲内である。
他方、入力信号ＩＮがローレベル状態で、かつ、反転入力信号ＩＮｂがハイレベル状態であるとき、第１バイアス回路３１０はディセーブルとなり、かつ、第２バイアス回路３２０はイネーブルとなる。ノードａ２は（ＶＭ２−Ｖｔｈ１５）に固定される。Ｖｔｈ１５はトランジスタｍ１５の閾値電圧である。たとえば、Ｖｔｈ１５は０．８Ｖに等しい。この状況では、ノードｂ２へ供される電圧は７．７Ｖに等しい。トランジスタｍ８に関しては、ドレイン端子とソース端子との電圧差Ｖｄｓ８は７．７Ｖに等しい。つまりトランジスタｍ８は安全動作領域（ＳＯＡ）の保護範囲内である。
第２実施形態の駆動回路３００の構成により、ノードａ２はフローティング状態にはならない。同様に、第２実施形態の駆動回路３００の構成により、ノードｂ２はフローティング状態にはならない。
図４Ａは、本発明の第３実施形態による不揮発性メモリ用駆動回路を表す概略的回路図である。図４Ａに示されているように、駆動回路は、第１ドライバ４００、第２ドライバ４６０、第３ドライバ４６５、第１スイッチ回路４５０、及び第２スイッチ回路４５５を有する。第１ドライバ４００の回路は、第２実施形態の駆動回路３００の回路と同一であるので、ここでは説明しない。
第２実施形態と比較して、この実施形態の駆動回路は、第１ドライバ４００、第１スイッチ回路４５０、第２スイッチ回路４５５、第２ドライバ４６０、及び第３ドライバ４６５をさらに有する。第１スイッチ回路４５０はノードｂ２と第１出力端子との間に接続される。第１出力端子は第１出力信号を生成する。第２スイッチ回路４５５はノードｂ２と第２出力端子との間に接続される。第１出力端子は第１出力信号を生成する。第２ドライバ４６０は第１出力端子に接続される。第３ドライバ４６５は第２出力端子に接続される。
第１スイッチ回路４５０では、トランジスタｍ１７、トランジスタｍ１８、及びトランジスタｍ１９はスイッチ素子として用いられる。トランジスタｍ１７のソース端子は、駆動信号ＯＵＴを受信する。トランジスタｍ１７のボディ端子は、トランジスタｍ１７のソース端子に接続される。トランジスタｍ１７のゲート端子は、モード信号Ｍ１を受信する。トランジスタｍ１７のドレイン端子は、ノードｘ１に接続される。トランジスタｍ１８のソース端子は、ノードｘ１に接続される。トランジスタｍ１８のボディ端子は、トランジスタｍ１８のソース端子に接続される。トランジスタｍ１８のゲート端子は、第２供給電圧Ｖｐｐ２を受ける。トランジスタｍ１８のドレイン端子は、ノードｘ２に接続される。トランジスタｍ１９のソース端子は、ノードｘ２に接続される。トランジスタｍ１９のボディ端子は、トランジスタｍ１９のソース端子に接続される。トランジスタｍ１９のゲート端子は、第３供給電圧Ｖｐｐ３を受ける。トランジスタｍ１９のドレイン端子は、第１出力信号ＯＵＴ１を生成するように第１出力端子に接続される。
第２ドライバ４６０は、ｎ型トランジスタｍ２０〜ｍ２２を有する。トランジスタｍ２０〜ｍ２２のボディ端子は、第５供給電圧Ｖｎｎに接続される。トランジスタｍ２０のドレイン端子は、第１出力端子に接続される。トランジスタｍ２０のゲート端子は、第４供給電圧Ｖｐｐ４を受ける。トランジスタｍ２１のドレイン端子は、トランジスタｍ２０のソース端子に接続される。トランジスタｍ２１のゲート端子は、反転入力信号ＩＮｂを受信する。トランジスタｍ２１のソース端子は、第６供給電圧に接続される。トランジスタｍ２２のドレイン端子は、トランジスタｍ２０のソース端子に接続される。トランジスタｍ２２のゲート端子は、モード信号Ｍ２を受信する。トランジスタｍ２２のソース端子は、第６供給電圧に接続される。
第１スイッチ回路４５０は、第３バイアス回路４３０及び第４バイアス回路４４０をさらに有する。第３バイアス回路４３０及び第４バイアス回路４４０によって、ノードｘ１及びノードｘ２は、駆動回路の動作中にフローティング状態にならない。第３バイアス回路４３０は、ノードｘ１に接続される。第４バイアス回路４４０は、ノードｘ２に接続される。
第２スイッチ回路４５５では、トランジスタｍ２６は、スイッチ素子として用いられる。トランジスタｍ２６のソース端子は、駆動信号ＯＵＴを受信する。トランジスタｍ２６のボディ端子は、トランジスタｍ２６のソース端子に接続される。トランジスタｍ２６のゲート端子は、第７特定電圧ＶＭ４を受ける。トランジスタｍ２６のドレイン端子は、第２出力信号ＯＵＴ２を生成するように第２出力端子に接続される。たとえば、第７特定電圧ＶＭ４はＶｄｓ＿ｓｏａ（８．５Ｖ）に等しい。
第３ドライバ４６５は、ｎ型トランジスタｍ２７及びｎ型トランジスタｍ２８を有する。トランジスタｍ２７及びトランジスタｍ２８のボディ端子は、第５供給電圧Ｖｎｎに接続される。トランジスタｍ２７のドレイン端子は、第２出力端子に接続される。トランジスタｍ２７のゲート端子は、第４供給電圧Ｖｐｐ４を受ける。トランジスタｍ２８のドレイン端子は、トランジスタｍ２７のソース端子に接続される。トランジスタｍ２８のゲート端子は、反転入力信号ＩＮｂを受信する。トランジスタｍ２８のソース端子は、第６供給電圧Ｖｐｒに接続される。
図４Ｂは、本発明の第３実施形態による不揮発性メモリ用駆動回路の第３バイアス回路４３０を表す概略的回路図である。図４Ｃは、本発明の第３実施形態による不揮発性メモリ用駆動回路の第４バイアス回路４４０を表す概略的回路図である。
第３バイアス回路４３０は、ｐ型トランジスタｍ２３を有する。トランジスタｍ２３のソース端子は、第２供給電圧Ｖｐｐ２を受ける。トランジスタｍ２３のゲート端子及びドレイン端子は、ノードｘ１に接続される。トランジスタｍ２３のボディ端子は、ノードｘ１に接続される。従って、第３バイアス回路４３０からノードｘ１へ供される電圧は、（Ｖｐｐ２−｜Ｖｔｈ２３｜）に等しい。Ｖｔｈ２３はトランジスタｍ２３の閾値電圧である。
第４バイアス回路４４０は、ＯＲゲート４１１、ＮＯＴゲート４１２、ｎ型トランジスタｍ２４、及びｐ型トランジスタｍ２５を有する。反転モード信号Ｍ２は、ＮＯＴゲート４１２によって出力される。また、入力信号ＩＮと反転モード信号Ｍ２の和は、ＯＲゲート４１１によって出力される。トランジスタｍ２４のドレイン端子は、ノードｘ２に接続される。トランジスタｍ２４のゲート端子は、第５特定電圧ＶＭ３を受ける。トランジスタｍ２５のソース端子は、トランジスタｍ２４のソース端子に接続される。トランジスタｍ２５のゲート端子は、ＯＲゲート４１１の出力端子に接続される。トランジスタｍ２５のドレイン端子は、第６特定電圧ＶＮ３を受ける。ある実施形態では、第６特定電圧ＶＮ３は第５特定電圧ＶＭ３以上である。たとえば、第５特定電圧ＶＭ３及び第６特定電圧ＶＮ３はＶｄｓ＿ｓｏａ（８．５Ｖ）に等しい。
入力信号ＩＮがローレベル状態で、かつ、モード信号Ｍ２がハイレベル状態であるとき、第４バイアス回路４４０はイネーブルとなる。第４バイアス回路４４０がイネーブルとなるとき、ノードｘ２は（ＶＭ３−Ｖｔｈ２４）に固定される。Ｖｔｈ２４はトランジスタｍ２４の閾値電圧である。たとえばＶｔｈ２４は０．８Ｖに等しい。この状況では、ノードｘ２へ供される電圧は７．７Ｖに等しい。
図４Ｄは、第３実施形態の駆動回路が様々な動作モードで動作するときの信号の電圧レベルを示す表である。
第１動作状態では、モード信号Ｍ１はＶｐｐ１に等しく、かつ、モード信号Ｍ２はＶｄｄに等しい。第２動作状態では、モード信号Ｍ１はＶｐｐ２又はＶＭ３に等しく、かつ、モード信号Ｍ２は０Ｖに等しい。
第１状況では、駆動回路は第１動作状態にあり、入力信号ＩＮはＶｄｄに等しく、かつ、反転入力信号ＩＮｂは０Ｖである。この状況では、ノードａ２へ供される電圧は（ＶＭ１−｜Ｖｔｈ１３｜）に等しく、ノードｂ２へ供される電圧は第１供給電圧Ｖｐｐ１に等しく、ノードｘ１へ供される電圧は（Ｖｐｐ２−｜Ｖｔｈ２３｜）に等しく、ノードｘ２へ供される電圧は（ＶＭ３−｜Ｖｔｈ２４｜）に等しく、第１出力信号ＯＵＴ１は第６供給電圧Ｖｐｒに等しく、かつ、第２出力信号ＯＵＴ２は第１供給電圧Ｖｐｐ１に等しい。
第２状況では、駆動回路は第２動作状態にあり、入力信号ＩＮはＶｄｄに等しく、かつ、反転入力信号ＩＮｂは０Ｖである。この状況では、ノードａ２へ供される電圧は（ＶＭ１−｜Ｖｔｈ１３｜）に等しく、ノードｂ２へ供される電圧は第１供給電圧Ｖｐｐ１に等しく、ノードｘ１へ供される電圧はＶｐｐ１に等しく、ノードｘ２へ供される電圧はＶｐｐ１に等しく、第１出力信号ＯＵＴ１は第１供給電圧Ｖｐｐ１に等しく、かつ、第２出力信号ＯＵＴ２は第１供給電圧Ｖｐｐ１に等しい。
第３状況では、駆動回路は第１動作状態にあり、入力信号ＩＮは０Ｖに等しく、かつ、反転入力信号ＩＮｂはＶｄｄに等しい。この状況では、ノードａ２へ供される電圧は第１供給電圧Ｖｐｐ１に等しく、ノードｂ２へ供される電圧は（ＶＭ２−｜Ｖｔｈ１５｜）に等しく、ノードｘ１へ供される電圧は（Ｖｐｐ２−｜Ｖｔｈ２３｜）に等しく、ノードｘ２へ供される電圧は（ＶＭ３−｜Ｖｔｈ２４｜）に等しく、第１出力信号ＯＵＴ１は第６供給電圧Ｖｐｒに等しく、かつ、第２出力信号ＯＵＴ２は第６供給電圧Ｖｐｒに等しい。
第４状況では、駆動回路は第２動作状態にあり、入力信号ＩＮは０Ｖに等しく、かつ、反転入力信号ＩＮｂはＶｄｄに等しい。この状況では、ノードａ２へ供される電圧は第１供給電圧Ｖｐｐ１に等しく、ノードｂ２へ供される電圧は（ＶＭ２−｜Ｖｔｈ１５｜）に等しく、ノードｘ１へ供される電圧は（Ｖｐｐ２−｜Ｖｔｈ２３｜）に等しく、ノードｘ２へ供される電圧は（ＶＭ３−｜Ｖｔｈ２４｜）に等しく、第１出力信号ＯＵＴ１は第６供給電圧Ｖｐｒに等しく、かつ、第２出力信号ＯＵＴ２は第６供給電圧Ｖｐｒに等しい。
上記説明から、第２実施形態の駆動回路及び第３実施形態の駆動回路はノードのフローティング状態を防止することが可能で、かつ、不揮発性セルアレイは正常動作可能となる。
さらに当業者、多数の修正型に容易に気付き、かつ、変形例は本発明の教示を維持しながら可能である。たとえば駆動回路は、第１出力信号ＯＵＴ１のみを生成し、第２出力信号ＯＵＴ２を生成しない。他の実施形態では、駆動回路は、第１ドライバ、第２ドライバ、及び第１スイッチ回路を有してよい。
本発明は現在のところ最も実用的かつ好適な実施形態と考えられるもので説明されてきたが、本発明は開示された実施形態に限定される必要がないことに留意して欲しい。対照的に、最広義の解釈と整合する添付の請求項の技術思想及び技術的範囲に含まれる様々な修正型及び同様の構成を網羅することで、そのようなすべての修正型及び同様の構造を含むことが意図されている。

Claims (14)

  1. 不揮発性セルアレイに接続される駆動回路であって、
    ソース端子及びボディ端子が第１供給電圧に接続され、ドレイン端子はノードａ１に接続され、かつ、ゲート端子はノードｂ１又はノードｂ２に接続される第１トランジスタ、
    ソース端子及びボディ端子が前記第１供給電圧に接続され、ドレイン端子は前記ノードｂ１に接続され、かつ、ゲート端子は前記ノードａ１又はノードａ２に接続される第２トランジスタ、
    ソース端子が第２供給電圧に接続され、ボディ端子は前記第１供給電圧又は前記ノードａ１に接続され、かつ、ドレイン端子及びゲート端子は前記ノードａ１に接続される第３トランジスタ、
    ソース端子が前記第２供給電圧に接続され、ボディ端子は前記第１供給電圧又は前記ノードｂ１に接続され、かつ、ドレイン端子及びゲート端子は前記ノードｂ１に接続される第４トランジスタ、
    ソース端子及びボディ端子が前記ノードａ１に接続され、ゲート端子は前記第２供給電圧に接続され、かつ、ドレイン端子は前記ノードａ２に接続される第５トランジスタ、
    ソース端子及びボディ端子が前記ノードｂ１に接続され、ゲート端子は前記第２供給電圧に接続され、かつ、ドレイン端子は、前記ノードｂ２に接続されて、前記ノードｂ２から駆動信号が出力される第６トランジスタ、
    ソース端子及びボディ端子が前記ノードａ２に接続され、ゲート端子は第３供給電圧に接続され、かつ、ドレイン端子はノードａ３に接続される第７トランジスタ、
    ソース端子及びボディ端子が前記ノードｂ２に接続され、ゲート端子は前記第３供給電圧に接続され、かつ、ドレイン端子はノードｂ３に接続される第８トランジスタ、
    ドレイン端子は前記ノードａ３に接続され、ゲート端子は第４供給電圧に接続され、ソース端子はノードａ４に接続され、ボディ端子は第５供給電圧に接続され、前記第４供給電圧は前記第３供給電圧に等しくない第９トランジスタ、
    ドレイン端子が前記ノードｂ３に接続され、ゲート端子は前記第４供給電圧に接続され、ソース端子はノードｂ４に接続され、かつ、ボディ端子は前記第５供給電圧に接続される第１０トランジスタ、
    ドレイン端子が前記ノードａ４に接続され、ゲート端子は入力信号を受信し、かつ、ソース端子及びボディ端子は前記第５供給電圧に接続される第１１トランジスタ、
    ドレイン端子が前記ノードｂ４に接続され、ゲート端子は反転入力信号を受信し、ソース端子は前記第６供給電圧に接続され、かつ、ボディ端子は前記第５供給電圧に接続される第１２トランジスタ、
    を有する第１ドライバ、
    前記ノードａ２に接続される第１バイアス回路、並びに、
    前記ノードｂ２に接続される第２バイアス回路、を有する駆動回路。
  2. 請求項１に記載の駆動回路であって、前記第１バイアス回路が、
    ゲート端子が第１特定電圧に接続され、かつ、ドレイン端子は前記ノードａ２に接続される第１３トランジスタ、及び、
    ソース端子が前記第１３トランジスタのソース端子に接続され、ゲート端子は前記反転入力信号を受信し、かつ、ドレイン端子は第２特定電圧に接続される第１４トランジスタ、を有する、駆動回路。
  3. 請求項２に記載の駆動回路であって、前記第１バイアス回路が、
    ゲート端子が第３特定電圧に接続され、かつ、ドレイン端子は前記ノードｂ２に接続される第１５トランジスタ、及び、
    ソース端子が前記第１５トランジスタのソース端子に接続され、ゲート端子は前記入力信号を受信し、かつ、ドレイン端子は第４特定電圧に接続される第１６トランジスタ、を有する、駆動回路。
  4. 請求項３に記載の駆動回路であって、ボディ端子が前記第５供給電圧に接続され、前記第１４トランジスタのボディ端子及びドレイン端子は互いに接続され、前記第１５トランジスタのボディ端子は前記第５供給電圧を受け、かつ、前記第１６トランジスタのボディ端子及びドレイン端子は互いに接続される、駆動回路。
  5. 請求項３に記載の駆動回路であって、前記第２特定電圧が前記第１特定電圧以下で、かつ、前記第４特定電圧が前記第３特定電圧以下である、駆動回路。
  6. 請求項１に記載の駆動回路であって、前記第１供給電圧が前記第２供給電圧以上で、前記第２供給電圧は前記第３供給電圧以上で、かつ、前記第３供給電圧は前記第４供給電圧以上である、駆動回路。
  7. 請求項１に記載の駆動回路であって、
    前記ノードｂ２と第１出力端子との間で接続される第１スイッチ回路、及び、
    前記第１出力端子に接続されて、前記第１出力端子から第１出力信号が出力される第２ドライバ、をさらに有する駆動回路。
  8. 請求項７に記載の駆動回路であって、
    前記第１スイッチ回路が、
    ソース端子及びボディ端子が前記ノードｂ２に接続され、ゲート端子は第１モード信号を受信し、かつ、ドレイン端子はノードｘ１に接続される第１７トランジスタ、
    ソース端子及びボディ端子が前記ノードｘ１に接続され、ゲート端子は前記第２供給電圧に接続され、かつ、ドレイン端子はノードｘ２に接続される第１８トランジスタ、
    ボディ端子が前記ノードｘ２に接続され、ゲート端子は前記第３供給電圧に接続され、かつ、ドレイン端子は前記第１出力端子に接続される第１９トランジスタ、
    前記ノードｘ１に接続される第３バイアス回路、及び、
    前記ノードｘ２に接続される第４バイアス回路、を有する、駆動回路。
  9. 請求項８に記載の駆動回路であって、
    前記第２ドライバが、
    ドレイン端子が前記第１出力端子に接続され、ゲート端子は前記第４供給電圧を受け、かつ、ボディ端子は前記第５供給電圧を受ける第２０トランジスタ、
    ドレイン端子が前記第２０トランジスタのソース端子に接続され、ゲート端子は前記反転入力信号を受信し、ボディ端子は前記第５供給電圧を受け、かつ、ソース端子は前記第６供給電圧Ｖに接続される第２１トランジスタ、及び、
    ドレイン端子が前記第２０トランジスタのソース端子に接続され、ゲート端子は第２モード信号を受信し、ボディ端子は前記第５供給電圧を受け、かつ、ソース端子は前記第６供給電圧Ｖに接続される第２２トランジスタ、を有する、駆動回路。
  10. 請求項８に記載の駆動回路であって、
    前記第３バイアス回路は、ソース端子が前記第２供給電圧に接続され、ゲート端子及びドレイン端子が前記ノードｘ１に接続され、かつ、ボディ端子が前記ノードｘ１に接続される第２３トランジスタを有する、駆動回路。
  11. 請求項１０に記載の駆動回路であって、
    前記第４バイアス回路は、
    前記入力信号及び反転モード信号の和が出力されるＯＲゲート、
    ドレイン端子が前記ノードｘ２に接続され、かつ、ゲート端子は第５特定電圧に接続される第２４トランジスタ、並びに、
    ソース端子が前記第２４トランジスタのソース端子に接続され、ゲート端子は前記ＯＲゲートの出力端子に接続され、かつ、ドレイン端子は第６特定電圧を受ける第２５トランジスタ、を有する、駆動回路。
  12. 請求項７に記載の駆動回路であって、
    前記ノードｂ２と第２出力端子との間に接続される第２スイッチ回路、及び、
    前記第２出力端子に接続されて前記第２出力端子から第２出力信号が出力される第３ドライバ、をさらに有する駆動回路。
  13. 請求項１２に記載の駆動回路であって、
    第２スイッチ回路が、
    ソース端子及びボディ端子が前記ノードｂ２に接続され、ゲート端子は第７特定電圧を受け、かつ、ドレイン端子は前記第２出力端子に接続される第２６トランジスタ、を有する、駆動回路。
  14. 請求項１２に記載の駆動回路であって、
    前記第３ドライバが、
    ドレイン端子が前記第２出力端子に接続され、ゲート端子は前記第４供給電圧を受け、かつ、ボディ端子は前記第５供給電圧を受ける第２７トランジスタ、及び、
    ドレイン端子が前記第２７トランジスタのソース端子に接続され、ゲート端子は前記反転入力信号を受信し、ボディ端子は前記第５供給電圧を受け、かつ、ソース端子は前記第６供給電圧に接続される第２８トランジスタ、を有する、駆動回路。

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