JP6316393B2 - 不揮発性メモリ用のドライブ回路 - Google Patents

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Description

本発明はドライブ回路に関し、特に不揮発性メモリ用のドライブ回路に関する。
よく知られているように、不揮発性メモリは供給電力が中断された後でもデータを継続して保持できる。そのため、不揮発性メモリは様々な電気製品に広く使われている。一般に、不揮発性メモリは不揮発性セルアレイを有する。不揮発性セルアレイは、複数の不揮発性セルからなる。さらに、各不揮発性セルはフローティングゲートトランジスタを有する。
図1は、不揮発性メモリのアーキテクチャを概略的に示す。図1に示すように、不揮発性メモリは、不揮発性セルアレイ110およびドライブ回路120を有する。ドライブ回路120は、不揮発性セルアレイ110に接続されている。ドライブ回路120は、不揮発性メモリの異なる動作モード時に異なるドライブ信号OUTを不揮発性セルアレイ110に供給する。
例えば、ドライブ回路120は、不揮発性メモリの動作モードに従って適切なドライブ信号OUTを不揮発性セルアレイ110に供給する。そのドライブ信号OUTに従って、不揮発性セルアレイ110の読出し動作やプログラム動作が実行される。例えば、米国特許第7,580,311号明細書は、不揮発性メモリ(NVM)用の高電圧スイッチを開示する。
本発明は、不揮発性メモリ用のドライブ回路を提供する。本ドライブ回路は高温動作時でも、不揮発性セルアレイにドライブ信号を安定して供給することができる。
本発明の1つの実施形態では、ドライブ回路が提供される。本ドライブ回路は、第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、第4のトランジスタ、第5のトランジスタ、第6のトランジスタ、第7のトランジスタ、第8のトランジスタ、第9のトランジスタ、第10のトランジスタ、第11のトランジスタ、第12のトランジスタ、第1のバイアス回路、および第2のバイアス回路を有する。第1のトランジスタのソース端子およびボディ端子は、第1の電源電圧に接続されている。第1のトランジスタのドレイン端子はノードa1に接続されている。第1のトランジスタのゲート端子はノードb2に接続されている。第2のトランジスタのソース端子およびボディ端子は第1の電源電圧に接続されている。第2のトランジスタのドレイン端子はノードb1に接続されている。第2のトランジスタのゲート端子はノードa2に接続されている。第3のトランジスタのソース端子は第2の電源電圧に接続されている。第3のトランジスタのボディ端子は第1の電源電圧に接続されている。第3のトランジスタのドレイン端子およびゲート端子はノードa1に接続されている。第4のトランジスタのソース端子は第2の電源電圧に接続されている。第4のトランジスタのボディ端子は第1の電源電圧に接続されている。第4のトランジスタのドレイン端子およびゲート端子は、ノードb1に接続されている。第5のトランジスタのソース端子およびボディ端子は、ノードa1に接続されている。第5のトランジスタのゲート端子は第2の電源電圧に接続されている。第5のトランジスタのドレイン端子はノードa2に接続されている。第6のトランジスタのソース端子およびボディ端子は、ノードb1に接続されている。第6のトランジスタのゲート端子は第2の電源電圧に接続されている。第6のトランジスタのドレイン端子はノードb2に接続されており、ドライブ信号がそのノードb2から出力される。第7のトランジスタのソース端子およびボディ端子は、ノードa2に接続されている。第7のトランジスタのゲート端子は第3の電源電圧に接続されている。第7のトランジスタのドレイン端子はノードa3に接続されている。第8のトランジスタのソース端子およびボディ端子は、ノードb2に接続されている。第8のトランジスタのゲート端子は第3の電源電圧に接続されている。第8のトランジスタのドレイン端子はノードb3に接続されている。第9のトランジスタのドレイン端子はノードa3に接続されている。第9のトランジスタのゲート端子は第3の電源電圧に接続されている。第9のトランジスタのソース端子はノードa4に接続されている。第9のトランジスタのボディ端子は第4の電源電圧に接続されている。第10のトランジスタのドレイン端子はノードb3に接続されている。第10のトランジスタのゲート端子は第3の電源電圧に接続されている。第10のトランジスタのソース端子はノードb4に接続されている。第10のトランジスタのボディ端子は第4の電源電圧に接続されている。第11のトランジスタのドレイン端子はノードa4に接続されている。第11のトランジスタのゲート端子は入力信号を受け取る。第11のトランジスタのソース端子およびボディ端子は、第4の電源電圧に接続されている。第12のトランジスタのドレイン端子はノードb4に接続されている。第12のトランジスタのゲート端子は反転入力信号を受け取る。第12のトランジスタのソース端子は第5の電源電圧に接続されている。第12のトランジスタのボディ端子は第4の電源電圧に接続されている。第1のバイアス回路はノードa2に接続されており、所定電圧をそのノードa2に供給する。第2のバイアス回路はノードb2に接続されており、所定電圧をそのノードb2に供給する。
本発明の別の実施形態では、ドライブ回路が提供される。本ドライブ回路は、第1のドライバ、スイッチ回路、および第2のドライバを有する。第1のドライバは、第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、第4のトランジスタ、第5のトランジスタ、第6のトランジスタ、第7のトランジスタ、第8のトランジスタ、第9のトランジスタ、第10のトランジスタ、第11のトランジスタ、第12のトランジスタ、第1のバイアス回路、および第2のバイアス回路を有する。第1のトランジスタのソース端子およびボディ端子は、第1の電源電圧に接続されている。第1のトランジスタのドレイン端子はノードa1に接続されている。第1のトランジスタのゲート端子はノードb2に接続されている。第2のトランジスタのソース端子およびボディ端子は第1の電源電圧に接続されている。第2のトランジスタのドレイン端子はノードb1に接続されている。第2のトランジスタのゲート端子はノードa2に接続されている。第3のトランジスタのソース端子は第2の電源電圧に接続されている。第3のトランジスタのボディ端子は第1の電源電圧に接続されている。第3のトランジスタのドレイン端子およびゲート端子はノードa1に接続されている。第4のトランジスタのソース端子は第2の電源電圧に接続されている。第4のトランジスタのボディ端子は第1の電源電圧に接続されている。第4のトランジスタのドレイン端子およびゲート端子は、ノードb1に接続されている。第5のトランジスタのソース端子およびボディ端子は、ノードa1に接続されている。第5のトランジスタのゲート端子は第2の電源電圧に接続されている。第5のトランジスタのドレイン端子はノードa2に接続されている。第6のトランジスタのソース端子およびボディ端子は、ノードb1に接続されている。第6のトランジスタのゲート端子は第2の電源電圧に接続されている。第6のトランジスタのドレイン端子はノードb2に接続されている。第7のトランジスタのソース端子およびボディ端子は、ノードa2に接続されている。第7のトランジスタのゲート端子は第3の電源電圧に接続されている。第7のトランジスタのドレイン端子はノードa3に接続されている。第8のトランジスタのソース端子およびボディ端子は、ノードb2に接続されている。第8のトランジスタのゲート端子は第3の電源電圧に接続されている。第8のトランジスタのドレイン端子はノードb3に接続されている。第9のトランジスタのドレイン端子はノードa3に接続されている。第9のトランジスタのゲート端子は第3の電源電圧に接続されている。第9のトランジスタのソース端子はノードa4に接続されている。第9のトランジスタのボディ端子は第4の電源電圧に接続されている。第10のトランジスタのドレイン端子はノードb3に接続されている。第10のトランジスタのゲート端子は第3の電源電圧に接続されている。第10のトランジスタのソース端子はノードb4に接続されている。第10のトランジスタのボディ端子は第4の電源電圧に接続されている。第11のトランジスタのドレイン端子はノードa4に接続されている。第11のトランジスタのゲート端子は入力信号を受け取る。第11のトランジスタのソース端子およびボディ端子は、第4の電源電圧に接続されている。第12のトランジスタのドレイン端子はノードb4に接続されている。第12のトランジスタのゲート端子は反転入力信号を受け取る。第12のトランジスタのソース端子は第5の電源電圧に接続されている。第12のトランジスタのボディ端子は第4の電源電圧に接続されている。第1のバイアス回路はノードa2に接続されており、所定電圧をそのノードa2に供給する。第2のバイアス回路はノードb2に接続されており、所定電圧をそのノードb2に供給する。スイッチ回路は、ノードb2および出力端子の間に接続されている。第2のドライバは出力端子に接続されており、出力信号が出力端子から出力される。
本発明の実施形態の以下の詳細な説明が添付の図面と併せて読まれれば、本発明の多くの目的、特徴、および効果が容易に明らかになるであろう。しかしながら、ここで用いられる図面は説明のためのものであり、それらに限定されるものではない。
当業者が以下の詳細な説明と添付の図面を検討すれば、本発明の上記目的および効果がより容易に明らかになるであろう。
不揮発性メモリのアーキテクチャを概略的に示す(従来技術)。
本発明の第1の実施形態に係る、不揮発性メモリ用のドライブ回路を例示する概略回路図である。
本発明の第2の実施形態に係る、不揮発性メモリ用のドライブ回路を例示する概略回路図である。
本発明の第2の実施形態に係るドライブ回路の第1のバイアス回路を例示する概略回路図である。
本発明の第2の実施形態に係るドライブ回路の第2のバイアス回路を例示する概略回路図である。
本発明の第3の実施形態に係る、不揮発性メモリ用のドライブ回路を例示する概略回路図である。
本発明の第3の実施形態に係るドライブ回路の第3のバイアス回路を例示する概略回路図である。
本発明の第3の実施形態に係るドライブ回路の第4のバイアス回路を例示する概略回路図である。
第3の実施形態のドライブ回路が異なる動作モードで動作する場合の、関連する信号の電圧レベルを例示する表である。
図2は、本発明の第1の実施形態に係る、不揮発性メモリ用のドライブ回路を例示する概略回路図である。ドライブ回路200は、不揮発性セルアレイ(図示せず)にドライブ信号OUTを供給する。
図2に示すように、ドライブ回路200は複数のP型トランジスタm1〜m8、および複数のN型トランジスタm9〜m12を有する。トランジスタm1〜m4のボディ端子は、第1の電源電圧Vpp1に接続されている。トランジスタm9〜m12のボディ端子は、第4の電源電圧Vnnに接続されている。第1の電源電圧Vpp1は最も高い電圧値の電源電圧である。第4の電源電圧Vnnは最も低い電圧値の電源電圧である。
トランジスタm1のソース端子は第1の電源電圧Vpp1に接続されている。トランジスタm1のゲート端子はノードb2に接続されている。トランジスタm1のドレイン端子は、ノードa1に接続されている。トランジスタm2のソース端子は第1の電源電圧Vpp1に接続されている。トランジスタm2のゲート端子はノードa2に接続されている。トランジスタm2のドレイン端子はノードb1に接続されている。トランジスタm3のソース端子は第2の電源電圧Vpp2に接続されている。トランジスタm3のゲート端子およびドレイン端子は、ノードa1に接続されている。トランジスタm4のソース端子は第2の電源電圧Vpp2に接続されている。トランジスタm4のゲート端子およびドレイン端子は、ノードb1に接続されている。トランジスタm5のソース端子およびボディ端子はノードa1に接続されている。トランジスタm5のゲート端子は第2の電源電圧Vpp2に接続されている。トランジスタm5のドレイン端子はノードa2に接続されている。トランジスタm6のソース端子およびボディ端子は、ノードb1に接続されている。トランジスタm6のゲート端子は第2の電源電圧Vpp2に接続されている。トランジスタm6のドレイン端子はノードb2に接続されている。第2の電源電圧Vpp2は第1の電源電圧Vpp1以下である。さらに、ドライブ信号OUTがノードb2から出力される。
トランジスタm7のソース端子およびボディ端子は、ノードa2に接続されている。トランジスタm7のゲート端子は第3の電源電圧Vpp3と接続されている。トランジスタm7のドレイン端子はノードa3に接続されている。トランジスタm8のソース端子およびボディ端子は、ノードb2に接続されている。トランジスタm8のゲート端子は第3の電源電圧Vpp3に接続されている。トランジスタm8のドレイン端子はノードb3に接続されている。第3の電源電圧Vpp3は第2の電源電圧Vpp2以下である。
トランジスタm9のドレイン端子はノードa3に接続されている。トランジスタm9のゲート端子は第3の電源電圧Vpp3に接続されている。トランジスタm9のソース端子はノードa4に接続されている。トランジスタm10のドレイン端子はノードb3に接続されている。トランジスタm10のゲート端子は第3の電源電圧Vpp3に接続されている。トランジスタm10のソース端子はノードb4に接続されている。トランジスタm11のドレイン端子はノードa4に接続されている。トランジスタm11のゲート端子は入力信号INを受け取る。トランジスタm11のソース端子は第4の電源電圧Vnnに接続されている。トランジスタm12のドレイン端子はノードb4に接続されている。トランジスタm12のゲート端子は反転入力信号INbを受け取る。トランジスタm12のソース端子は第5の電源電圧Vprに接続されている。さらに、第5の電源電圧Vprは第3の電源電圧Vpp3以下であり、第4の電源電圧Vnn以上である。
第1の電源電圧Vpp1は不揮発性メモリの書込み電圧である。第5の電源電圧Vprは不揮発性メモリの読出し電圧である。ある実施形態では、第1の電源電圧Vpp1は9Vであり、第2の電源電圧Vpp2は6Vであり、第3の電源電圧Vpp3は4.5Vであり、第4の電源電圧Vnnは0Vであり、第5の電源電圧Vprは1.5Vである。
第1の実施形態のドライブ回路200が高温(例えば、150°C〜250°C)で動作する時、ノードa2またはノードb2はフローティング状態になる可能性がある。例えば、ノードb2がフローティング状態にある時、トランジスタm6のソース端子およびドレイン端子の間の電圧差は安全動作領域(SOA)を越える可能性があり、トランジスタm1のソース端子およびドレイン端子の間の電圧差も安全動作領域を越える可能性がある。また、トランジスタm1またはm6が安全動作領域を越えた場合、漏れ電流が大きくなる。この状況下では、電源電圧およびドライブ信号OUTの大きさが悪影響を受け、不揮発性セルアレイは正常に動作することができない。
図3Aは、本発明の第2の実施形態に係る、不揮発性メモリ用のドライブ回路を例示する概略回路図である。第1の実施形態と比べると、第2の実施形態には第1のバイアス回路310および第2のバイアス回路320が追加されている。この実施形態のドライブ回路300では、第1のバイアス回路310はノードa2に接続され、第2のバイアス回路320はノードb2に接続されている。第1のバイアス回路310はノードa2に所定電圧を供給する。そのため、ノードa2はフローティング状態にはならない。同様に、第2のバイアス回路320はノードb2に所定電圧を供給する。そのため、ノードb2もフローティング状態にはならない。
図3Bは、本発明の第2の実施形態に係るドライブ回路の第1のバイアス回路を例示する概略回路図である。図3Cは、本発明の第2の実施形態に係るドライブ回路の第2のバイアス回路を例示する概略回路図である。
図3Bに示すように、第1のバイアス回路310はP型トランジスタm13およびm14を有する。トランジスタm13のソース端子はノードa2に接続されている。トランジスタm13のゲート端子は制御信号C1を受け取る。トランジスタm14のソース端子はトランジスタm13のドレイン端子に接続されている。トランジスタm14のゲート端子は制御信号C1を受け取る。トランジスタm14のドレイン端子は所定電圧B1を受け取る。ある実施形態では、制御信号C1はノードa3の電圧であり、所定電圧B1は第3の電源電圧Vpp3である。すなわち、トランジスタm13のゲート端子およびトランジスタm14のゲート端子は、ノードa3に接続され、トランジスタm14のドレイン端子は、トランジスタm9のゲート端子に接続される。これにより、第1のバイアス回路310は、ノードa2に第3の電源電圧Vpp3を供給することができる。
第2のバイアス回路320は、P型トランジスタm15およびm16を有する。トランジスタm15のソース端子はノードb2に接続されている。トランジスタm15のゲート端子は制御信号D1を受け取る。トランジスタm16のソース端子はトランジスタm15のドレイン端子に接続されている。トランジスタm16のゲート端子は制御信号D1を受け取る。トランジスタm16のドレイン端子は所定電圧B1を受け取る。ある実施形態では、制御信号D1はノードb3の電圧であり、所定電圧B1は、第3の電源電圧Vpp3である。すなわち、トランジスタm15のゲート端子とトランジスタm16のゲート端子は、ノードb3に接続され、トランジスタm16のドレイン端子は、トランジスタm10のゲート端子に接続される。これにより、第2のバイアス回路320は、ノードb2に第3の電源電圧Vpp3を供給することができる。
必要に応じて、トランジスタm13のボディ端子およびソース端子が互いに接続され、トランジスタm14のボディ端子およびソース端子が互いに接続され、トランジスタm15のボディ端子およびソース端子が互いに接続され、トランジスタm16のボディ端子およびソース端子が互いに接続される。または、トランジスタm13〜m16のボディ端子は、第1の電源電圧Vpp1またはその他のバイアス電圧に接続される。
ノードa2がフローティング状態にならない理由は、以下の通りである。入力信号INがハイレベルの状態で、反転入力信号INbがローレベルの状態の時、第4の電源電圧Vnnがノードa3に供給される。すなわち、制御信号C1は第4の電源電圧Vnnとなる。さらに、第1の電源電圧Vpp1が、ノードb2およびノードb3に供給される。すなわち、制御信号D1は第1の電源電圧Vpp1となる。これにより、第2のバイアス回路320は無効になる。制御信号C1が第4の電源電圧Vnnであるため、第1のバイアス回路310のトランジスタm13およびm14がオンとなる。それと同時に第1のバイアス回路310が有効になり、第3の電源電圧Vpp3をノードa2に供給する。ハイレベルの状態では、電圧レベルはVdd(例えば、3.3V)である。ローレベルの状態では、電圧レベルは接地電圧(例えば、0V)である。
一方、入力信号INがローレベルの状態で、反転入力信号INbがハイレベルの状態の時、第1の電源電圧Vpp1がノードa2およびa3に供給され、第1のバイアス回路310が無効になる。さらに第5の電源電圧Vprがノードb3に供給され、第2のバイアス回路320が有効になる。第2のバイアス回路320は、ノードb2に第3の電源電圧Vpp3を供給する。
第2の実施形態のドライブ回路300のアーキテクチャにより、ノードa2はフローティング状態にならない。同様に、第2の実施形態のドライブ回路300のアーキテクチャにより、ノードb2もフローティング状態にならない。
図4Aは、本発明の第3の実施形態に係る、不揮発性メモリ用のドライブ回路を例示する概略回路図である。図4Aに示すように、本ドライブ回路は、第1のドライバ400、第2のドライバ460、第3のドライバ465、第1のスイッチ回路450,および第2のスイッチ回路455を有する。第1のドライバ400の回路構成は、第2の実施形態のドライブ回路300の回路構成と同じなので、ここでは冗長な説明はされない。
第2の実施形態に比べると、本実施形態のドライブ回路はさらに第1のスイッチ回路450、第2のスイッチ回路455、第2のドライバ460、および第3のドライバ465を有する。第1のスイッチ回路450はノードb2および第1の出力端子の間に接続され、第1の出力端子は第1の出力信号OUT1を生成する。第2のスイッチ回路455はノードb2および第2の出力端子の間に接続され、第2の出力端子は第2の出力信号OUT2を生成する。第2のドライバ460は第1の出力端子に接続されている。第3のドライバ465は第2の出力端子に接続されている。
第1のスイッチ回路450において、トランジスタm17、m18、およびm19はスイッチ素子として用いられる。トランジスタm17のソース端子はドライブ信号OUTを受け取る。トランジスタm17のボディ端子はトランジスタm17のソース端子に接続されている。トランジスタm17のゲート端子はモード信号M1を受け取る。トランジスタm17のドレイン端子はノードx1に接続されている。トランジスタm18のソース端子もノードx1に接続されている。トランジスタm18のボディ端子はトランジスタm18のソース端子に接続されている。トランジスタm18のゲート端子は第2の電源電圧Vpp2を受け取る。トランジスタm18のドレイン端子はノードx2に接続されている。トランジスタm19のソース端子もノードx2に接続されている。トランジスタm19のボディ端子はトランジスタm19のソース端子に接続されている。トランジスタm19のゲート端子は第3の電源電圧Vpp3を受け取る。トランジスタm19のドレイン端子は第1の出力端子に接続され、第1の出力信号OUT1を生成する。
第2のドライバ460はN型トランジスタm20〜m22を有する。トランジスタm20〜m22のボディ端子は第4の電源電圧Vnnに接続されている。トランジスタm20のドレイン端子は第1の出力端子に接続されている。トランジスタm20のゲート端子は第3の電源電圧Vpp3を受け取る。トランジスタm21のドレイン端子はトランジスタm20のソース端子に接続されている。トランジスタm21のゲート端子は反転入力信号INbを受け取る。トランジスタm21のソース端子は第5の電源電圧Vprに接続されている。トランジスタm22のドレイン端子はトランジスタm20のソース端子に接続されている。トランジスタm22のゲート端子はモード信号M2を受け取る。トランジスタm22のソース端子は第5の電源電圧Vprに接続されている。
スイッチ回路450はさらに、第3のバイアス回路430および第4のバイアス回路440を有する。第3のバイアス回路430および第4のバイアス回路440により、ノードx1およびノードx2は本ドライブ回路の動作中にフローティング状態にはならない。第3のバイアス回路430はノードx1に接続されている。第4のバイアス回路440はノードx2に接続されている。
第2のスイッチ回路455において、トランジスタm26はスイッチ素子として用いられる。トランジスタm26のソース端子はドライブ信号OUTを受け取る。トランジスタm26のボディ端子はトランジスタm26のソース端子に接続されている。トランジスタm26のゲート端子は第3の電源電圧Vpp3を受け取る。トランジスタm26のドレイン端子は第2の出力端子に接続され、第2の出力信号OUT2を生成する。
第3のドライバ465は、N型トランジスタm27およびm28を有する。トランジスタm27およびm28のボディ端子は、第4の電源電圧Vnnに接続されている。トランジスタm27のドレイン端子は第2の出力端子に接続されている。トランジスタm27のゲート端子は第3の電源電圧Vpp3を受け取る。トランジスタm28のドレイン端子はトランジスタm27のソース端子に接続されている。トランジスタm28のゲート端子は反転入力信号INbを受け取る。トランジスタm28のソース端子は第5の電源電圧Vprに接続されている。
図4Bは、本発明の第3の実施形態に係るドライブ回路の第3のバイアス回路を例示する概略回路図である。図4Cは、本発明の第3の実施形態に係るドライブ回路の第4のバイアス回路を例示する概略回路図である。
第3のバイアス回路430はP型トランジスタm23を有する。トランジスタm23のソース端子は所定電圧B2を受け取る。トランジスタm23のゲート端子とドレイン端子は、ノードx1に接続されている。トランジスタm23のボディ端子は第1の電源電圧Vpp1に接続されている。ある実施形態では、所定電圧B2は第2の電源電圧Vpp2である。これにより、第3のバイアス回路430からノードx1に供給される電圧は(Vpp2−|Vthp|)となる。ここで、Vthpはトランジスタm23のしきい値電圧である。
第4のバイアス回路440は、P型トランジスタm24およびm25を有する。トランジスタm24のソース端子はノードx2に接続されている。トランジスタm24のゲート端子は第1の出力信号OUT1を受け取る。トランジスタm25のソース端子はトランジスタm24のドレイン端子に接続されている。トランジスタm25のゲート端子は第1の出力信号OUT1を受け取る。トランジスタm25のドレイン端子は所定電圧B3を受け取る。ある実施形態では、所定電圧B3は第3の電源電圧Vpp3である。これにより、第4のバイアス回路440は、ノードx2に第3の電源電圧Vpp3を供給することができる。
図4Dは、第3の実施形態のドライブ回路が異なる動作モードで動作する場合の、関連する信号の電圧レベルを例示する表である。
第1の動作モードでは、モード信号M1はVpp1であり、モード信号M2はVddである。第2の動作モードでは、モード信号M1およびM2は0Vであるが、トランジスタm17のストレスを低減し、その機能を維持するために、モード信号M1は第3の電源電圧Vpp3であってもよい。
第1の状態では、ドライブ回路は第1の動作モードであり、入力信号INはVddであり、反転入力信号INbは0Vである。この状態では、ノードa2には第3の電源電圧Vpp3が供給され、ノードb2には第1の電源電圧Vpp1が供給され、ノードx1には(Vpp2−|Vthp|)が供給され、ノードx2には第3の電源電圧Vpp3が供給され、第1の出力信号OUT1は第5の電源電圧Vprとなり、第2の出力信号OUT2は第1の電源電圧Vpp1となる。
第2の状態では、ドライブ回路は第2の動作モードであり、入力信号INはVddであり、反転入力信号INbは0Vである。この状態では、ノードa2には第3の電源電圧Vpp3が供給され、ノードb2には第1の電源電圧Vpp1が供給され、ノードx1にも第1の電源電圧Vpp1が供給され、ノードx2にも第1の電源電圧Vpp1が供給され、第1の出力信号OUT1は第1の電源電圧Vpp1となり、第2の出力信号OUT2も第1の電源電圧Vpp1となる。
第3の状態では、ドライブ回路は第1の動作モードであり、入力信号INは0Vであり、反転入力信号INbはVddである。この状態では、ノードa2には第1の電源電圧Vpp1が供給され、ノードb2には第3の電源電圧Vpp3が供給され、ノードx1には(Vpp2−|Vthp|)が供給され、ノードx2には第3の電源電圧Vpp3が供給され、第1の出力信号OUT1は第5の電源電圧Vprとなり、第2の出力信号OUT2も第5の電源電圧Vprとなる。
第4の状態では、ドライブ回路は第2の動作モードであり、入力信号INは0Vであり、反転入力信号INbはVddである。この状態では、ノードa2には第1の電源電圧Vpp1が供給され、ノードb2には第3の電源電圧Vpp3が供給され、ノードx1には(Vpp2−|Vthp|)が供給され、ノードx2には第3の電源電圧Vpp3が供給され、第1の出力信号OUT1は第5の電源電圧Vprとなり、第2の出力信号OUT2も第5の電源電圧Vprとなる。
以上の説明から、第2の実施形態のドライブ回路および第3の実施形態のドライブ回路は、ノードがフローティング状態になることを防止することができる。したがって、第2の実施形態のドライブ回路および第3の実施形態のドライブ回路が高温下で動作しても、不揮発性セルアレイは正常に動作することができる。
また、当業者であれば、本発明の教示を保持しながら、多数の修正や変更が可能なことを容易に理解するであろう。例えば、ドライブ回路は、第1の出力信号OUT1のみを生成し、第2の出力信号OUT2を生成しない場合がある。他の実施形態では、ドライブ回路は、第1のドライバ、第2のドライバ、および第1のスイッチ回路を有する場合がある。
現在考えられる最も実用的で好ましい実施形態という観点から本発明が説明されたが、本発明は開示された実施形態に限定される必要はないことを理解されたい。逆に、全ての修正や類似の構成を包含するように、最も広い解釈を与えられるべき、添付の特許請求の範囲の主旨および範囲に含まれる様々な修正や類似の仕組みを包含することが意図されている。

Claims (15)

  1. 不揮発性セルアレイに接続されるドライブ回路であって、
    第1の電源電圧に接続されたソース端子およびボディ端子と、ノードa1に接続されたドレイン端子と、ノードb2に接続されたゲート端子とを有する第1のトランジスタと、
    該第1の電源電圧に接続されたソース端子およびボディ端子と、ノードb1に接続されたドレイン端子と、ノードa2に接続されたゲート端子とを有する第2のトランジスタと、
    第2の電源電圧に接続されたソース端子と、該第1の電源電圧に接続されたボディ端子と、該ノードa1に接続されたドレイン端子およびゲート端子とを有する第3のトランジスタと、
    該第2の電源電圧に接続されたソース端子と、該第1の電源電圧に接続されたボディ端子と、該ノードb1に接続されたドレイン端子およびゲート端子とを有する第4のトランジスタと、
    該ノードa1に接続されたソース端子およびボディ端子と、該第2の電源電圧に接続されたゲート端子と、該ノードa2に接続されたドレイン端子とを有する第5のトランジスタと、
    該ノードb1に接続されたソース端子およびボディ端子と、該第2の電源電圧に接続されたゲート端子と、該ノードb2に接続されたドレイン端子とを有し、ドライブ信号が該ノードb2から出力される、第6のトランジスタと、
    該ノードa2に接続されたソース端子およびボディ端子と、第3の電源電圧に接続されたゲート端子と、ノードa3に接続されたドレイン端子とを有する第7のトランジスタと、
    該ノードb2に接続されたソース端子およびボディ端子と、該第3の電源電圧に接続されたゲート端子と、ノードb3に接続されたドレイン端子とを有する第8のトランジスタと、
    該ノードa3に接続されたドレイン端子と、該第3の電源電圧に接続されたゲート端子と、ノードa4に接続されたソース端子と、第4の電源電圧に接続されたボディ端子とを有する第9のトランジスタと、
    該ノードb3に接続されたドレイン端子と、該第3の電源電圧に接続されたゲート端子と、ノードb4に接続されたソース端子と、該第4の電源電圧に接続されたボディ端子とを有する第10のトランジスタと、
    該ノードa4に接続されたドレイン端子と、入力信号を受け取るゲート端子と、該第4の電源電圧に接続されたソース端子およびボディ端子とを有する第11のトランジスタと、
    該ノードb4に接続されたドレイン端子と、反転入力信号を受け取るゲート端子と、第5の電源電圧に接続されたソース端子と、該第4の電源電圧に接続されたボディ端子を有する第12のトランジスタと、
    該ノードa2に接続され、該ノードa2に所定電圧を供給する第1のバイアス回路と、
    該ノードb2に接続され、該ノードb2に該所定電圧を供給する第2のバイアス回路と
    を有する、ドライブ回路。
  2. 該第1のバイアス回路は、
    該ノードa3に接続されたゲート端子と、該ノードa2に接続されたソース端子とを有する第13のトランジスタと、
    該第13のトランジスタのドレイン端子に接続されたソース端子と、該ノードa3に接続されたゲート端子と、該第3の電源電圧に接続されたドレイン端子とを有する第14のトランジスタと
    を有する、請求項1に記載のドライブ回路。
  3. 該第2のバイアス回路は、
    該ノードb3に接続されたゲート端子と、該ノードb2に接続されたソース端子とを有する第15のトランジスタと、
    該第15のトランジスタのドレイン端子に接続されたソース端子と、該ノードb3に接続されたゲート端子と、該第3の電源電圧に接続されたドレイン端子とを有する第16のトランジスタと
    を有する、請求項2に記載のドライブ回路。
  4. 該第13のトランジスタのボディ端子およびソース端子が互いに接続され、該第14のトランジスタのボディ端子およびソース端子が互いに接続され、該第15のトランジスタのボディ端子およびソース端子が互いに接続され、該第16のトランジスタのボディ端子およびソース端子が互いに接続されている、請求項3に記載のドライブ回路。
  5. 該第13のトランジスタのボディ端子と、該第14のトランジスタのボディ端子と、該第15のトランジスタのボディ端子と、該第16のトランジスタのボディ端子とが、バイアス電圧に接続されている、請求項3に記載のドライブ回路。
  6. 該第1の電源電圧は該第2の電源電圧以上であり、該第2の電源電圧は該第3の電源電圧以上であり、該第3の電源電圧は該第4の電源電圧より高い、請求項1に記載のドライブ回路。
  7. 不揮発性セルアレイに接続されるドライブ回路であって、
    第1のドライバと、
    第1のスイッチ回路と、
    第2のドライバと
    を有し、
    該第1のドライバは、
    第1の電源電圧に接続されたソース端子およびボディ端子と、ノードa1に接続されたドレイン端子と、ノードb2に接続されたゲート端子とを有する第1のトランジスタと、
    該第1の電源電圧に接続されたソース端子およびボディ端子と、ノードb1に接続されたドレイン端子と、ノードa2に接続されたゲート端子とを有する第2のトランジスタと、
    第2の電源電圧に接続されたソース端子と、該第1の電源電圧に接続されたボディ端子と、該ノードa1に接続されたドレイン端子およびゲート端子とを有する第3のトランジスタと、
    該第2の電源電圧に接続されたソース端子と、該第1の電源電圧に接続されたボディ端子と、該ノードb1に接続されたドレイン端子およびゲート端子とを有する第4のトランジスタと、
    該ノードa1に接続されたソース端子およびボディ端子と、該第2の電源電圧に接続されたゲート端子と、該ノードa2に接続されたドレイン端子とを有する第5のトランジスタと、
    該ノードb1に接続されたソース端子およびボディ端子と、該第2の電源電圧に接続されたゲート端子と、該ノードb2に接続されたドレイン端子とを有する第6のトランジスタと、
    該ノードa2に接続されたソース端子およびボディ端子と、第3の電源電圧に接続されたゲート端子と、ノードa3に接続されたドレイン端子とを有する第7のトランジスタと、
    該ノードb2に接続されたソース端子およびボディ端子と、該第3の電源電圧に接続されたゲート端子と、ノードb3に接続されたドレイン端子とを有する第8のトランジスタと、
    該ノードa3に接続されたドレイン端子と、該第3の電源電圧に接続されたゲート端子と、ノードa4に接続されたソース端子と、第4の電源電圧に接続されたボディ端子とを有する第9のトランジスタと、
    該ノードb3に接続されたドレイン端子と、該第3の電源電圧に接続されたゲート端子と、ノードb4に接続されたソース端子と、該第4の電源電圧に接続されたボディ端子とを有する第10のトランジスタと、
    該ノードa4に接続されたドレイン端子と、入力信号を受け取るゲート端子と、該第4の電源電圧に接続されたソース端子およびボディ端子とを有する第11のトランジスタと、
    該ノードb4に接続されたドレイン端子と、反転入力信号を受け取るゲート端子と、第5の電源電圧に接続されたソース端子と、該第4の電源電圧に接続されたボディ端子とを有する第12のトランジスタと、
    該ノードa2に接続され、該ノードa2に所定電圧を供給する第1のバイアス回路と、
    該ノードb2に接続され、該ノードb2に該所定電圧を供給する第2のバイアス回路と
    を有し、
    該第1のスイッチ回路は、該ノードb2と第1の出力端子との間に接続されており、
    該第2のドライバは、該第1の出力端子に接続されており、第1の出力信号が該第1の出力端子から出力される、ドライブ回路。
  8. 該第1の電源電圧は該第2の電源電圧以上であり、該第2の電源電圧は該第3の電源電圧以上であり、該第3の電源電圧は該第4の電源電圧より高い、請求項7に記載のドライブ回路。
  9. 該第1のスイッチ回路は、
    該ノードb2に接続されたソース端子およびボディ端子と、第1のモード信号を受け取るゲート端子と、ノードx1に接続されたドレイン端子とを有する第13のトランジスタと、
    該ノードx1に接続されたソース端子およびボディ端子と、該第2の電源電圧に接続されたゲート端子と、ノードx2に接続されたドレイン端子とを有する第14のトランジスタと、
    該ノードx2に接続されたソース端子およびボディ端子と、該第3の電源電圧に接続されたゲート端子と、該第1の出力端子に接続されたドレイン端子とを有する第15のトランジスタと、
    該ノードx1に接続された第3のバイアス回路と、
    該ノードx2に接続された第4のバイアス回路と
    を有する、請求項7に記載のドライブ回路。
  10. 該第2のドライバは、
    該第1の出力端子に接続されたドレイン端子と、該第3の電源電圧を受け取るゲート端子と、該第4の電源電圧を受け取るボディ端子とを有する第16のトランジスタと、
    該第16のトランジスタのソース端子に接続されたドレイン端子と、該反転入力信号を受け取るゲート端子と、該第4の電源電圧を受け取るボディ端子と、該第5の電源電圧に接続されるソース端子とを有する第17のトランジスタと、
    該第16のトランジスタの該ソース端子に接続されたドレイン端子と、第2のモード信号を受け取るゲート端子と、該第4の電源電圧を受け取るボディ端子と、該第5の電源電圧に接続されたソース端子とを有する第18のトランジスタと
    を有する、請求項9に記載のドライブ回路。
  11. 該第3のバイアス回路は、該第2の電源電圧に接続されたソース端子と、該ノードx1に接続されたゲート端子およびドレイン端子と、該第1の電源電圧に接続されたボディ端子とを有する第19のトランジスタを有する、請求項9に記載のドライブ回路。
  12. 該第4のバイアス回路は、
    該ノードx2に接続されたソース端子と、該第1の出力端子に接続されたゲート端子とを有する第20のトランジスタと、
    該第20のトランジスタのドレイン端子に接続されたソース端子と、該第1の出力端子に接続されたゲート端子と、該第3の電源電圧に接続されたドレイン端子とを有する第21のトランジスタと
    を有する、請求項11に記載のドライブ回路。
  13. 該ノードb2および第2の出力端子との間に接続された第2のスイッチ回路と、
    該第2の出力端子に接続されており、第2の出力信号が該第2の出力端子から出力される、第3のドライバと
    をさらに有する、請求項7に記載のドライブ回路。
  14. 該第2のスイッチ回路は、
    該ノードb2に接続されたソース端子およびボディ端子と、該第3の電源電圧を受け取るゲート端子と、該第2の出力端子に接続されたドレイン端子とを有する第22のトランジスタ
    を有する、請求項13に記載のドライブ回路。
  15. 該第3のドライバは、
    該第2の出力端子に接続されたドレイン端子と、該第3の電源電圧を受け取るゲート端子と、該第4の電源電圧を受け取るボディ端子とを有する第23のトランジスタと、
    該第23のトランジスタのソース端子に接続されたドレイン端子と、該反転入力信号を受け取るゲート端子と、該第4の電源電圧を受け取るボディ端子と、該第5の電源電圧に接続されたソース端子とを有する第24のトランジスタと
    を有する、請求項14に記載のドライブ回路。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
KR102423675B1 (ko) * 2017-09-22 2022-07-22 주식회사 디비하이텍 레벨 쉬프터, 및 이를 포함하는 소스 드라이버, 게이트 드라이버, 및 디스플레이 장치
US10797063B2 (en) * 2018-01-10 2020-10-06 Ememory Technology Inc. Single-poly nonvolatile memory unit
US10461635B1 (en) * 2018-05-15 2019-10-29 Analog Devices Global Unlimited Company Low VIN high efficiency chargepump
CN109887839A (zh) * 2019-03-01 2019-06-14 上海华力微电子有限公司 一种改善闪存器件数据保存能力的方法
US10818592B1 (en) * 2019-04-29 2020-10-27 Nanya Technology Corporation Semiconductor memory device including decoupling capacitor array arranged overlying one-time programmable device
US11508719B2 (en) * 2019-05-13 2022-11-22 Ememory Technology Inc. Electrostatic discharge circuit
CN112447739B (zh) * 2019-09-02 2023-09-19 联芯集成电路制造(厦门)有限公司 半导体存储装置
US11424257B2 (en) * 2019-10-15 2022-08-23 Ememory Technology Inc. Method for manufacturing semiconductor structure and capable of controlling thicknesses of oxide layers
TWI765643B (zh) 2021-04-06 2022-05-21 華邦電子股份有限公司 記憶體元件及其製造方法
US20220367651A1 (en) * 2021-05-12 2022-11-17 Ememory Technology Inc. Stacked-gate non-volatile memory cell
TWI802971B (zh) * 2021-08-23 2023-05-21 旺宏電子股份有限公司 記憶體晶胞,記憶體裝置之製造方法及其操作方法
US12069857B2 (en) 2021-08-23 2024-08-20 Macronix International Co., Ltd. Memory cell, memory device manufacturing method and memory device operation method thereof

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625544A (en) * 1996-04-25 1997-04-29 Programmable Microelectronics Corp. Charge pump
JPH09297997A (ja) * 1996-05-02 1997-11-18 Toshiba Corp 不揮発性半導体記憶装置
KR100235958B1 (ko) * 1996-08-21 1999-12-15 김영환 반도체 메모리 장치의 복수 레벨 전압 발생기
US6487687B1 (en) * 1997-01-02 2002-11-26 Texas Instruments Incorporated Voltage level shifter with testable cascode devices
US5963061A (en) * 1997-04-08 1999-10-05 Micron Technology, Inc. Switch for minimizing transistor exposure to high voltage
JP2978467B2 (ja) * 1998-03-16 1999-11-15 株式会社日立製作所 半導体集積回路装置の製造方法
JP3223504B2 (ja) * 1998-03-31 2001-10-29 日本電気株式会社 昇圧回路
JP3446644B2 (ja) * 1999-01-07 2003-09-16 日本電気株式会社 単一電子メモリ素子の駆動回路及びその駆動方法
JP4410945B2 (ja) * 1999-02-02 2010-02-10 マクロニクス インターナショナル カンパニー リミテッド ピーク電流の低い4相チャージポンプ
US6370071B1 (en) * 2000-09-13 2002-04-09 Lattice Semiconductor Corporation High voltage CMOS switch
US6914791B1 (en) * 2002-11-06 2005-07-05 Halo Lsi, Inc. High efficiency triple well charge pump circuit
CN1282238C (zh) * 2003-03-24 2006-10-25 旺宏电子股份有限公司 半导体工序
CN1302536C (zh) * 2003-06-04 2007-02-28 旺宏电子股份有限公司 虚接地阵列的混合信号嵌入式屏蔽只读存储器及其制造方法
CN1291481C (zh) * 2003-08-12 2006-12-20 旺宏电子股份有限公司 具牺牲层的嵌入式非挥发性存储器的制造方法
US7145370B2 (en) 2003-09-05 2006-12-05 Impinj, Inc. High-voltage switches in single-well CMOS processes
US6980045B1 (en) * 2003-12-05 2005-12-27 Xilinx, Inc. Merged charge pump
TWI227963B (en) * 2004-01-15 2005-02-11 Via Tech Inc Voltage shifter circuit
US7580311B2 (en) 2004-03-30 2009-08-25 Virage Logic Corporation Reduced area high voltage switch for NVM
JP2005347589A (ja) * 2004-06-04 2005-12-15 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその製造方法
JP4967237B2 (ja) * 2005-01-28 2012-07-04 パナソニック株式会社 固体撮像装置
TWI334695B (en) * 2005-09-20 2010-12-11 Via Tech Inc Voltage level shifter
US7671401B2 (en) 2005-10-28 2010-03-02 Mosys, Inc. Non-volatile memory in CMOS logic process
KR100660903B1 (ko) * 2005-12-23 2006-12-26 삼성전자주식회사 프로그래밍 속도를 개선한 이이피롬, 이의 제조 방법 및이의 동작 방법
US20080169500A1 (en) * 2007-01-16 2008-07-17 Atmel Corporation Low voltage non-volatile memory cell with shared injector for floating gate
JP2008198985A (ja) * 2007-01-17 2008-08-28 Matsushita Electric Ind Co Ltd 昇圧回路
JP2008253031A (ja) * 2007-03-29 2008-10-16 Univ Waseda チャージポンプ回路
CN101315934B (zh) * 2007-05-31 2012-06-27 联华电子股份有限公司 增进照光效能的内嵌式光抹除存储器及其制造方法
JP4969322B2 (ja) * 2007-06-01 2012-07-04 三菱電機株式会社 電圧発生回路およびそれを備える画像表示装置
US7880274B2 (en) * 2007-06-25 2011-02-01 Macronix International Co., Ltd. Method of enabling alignment of wafer in exposure step of IC process after UV-blocking metal layer is formed over the whole wafer
US7968926B2 (en) * 2007-12-19 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Logic non-volatile memory cell with improved data retention ability
JP5259270B2 (ja) * 2008-06-27 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
TWI376097B (en) * 2008-09-18 2012-11-01 Ili Technology Corp Level shift circuit
US8222130B2 (en) * 2009-02-23 2012-07-17 Globalfoundries Singapore Pte. Ltd. High voltage device
US8053319B2 (en) * 2009-02-23 2011-11-08 Globalfoundries Singapore Pte. Ltd. Method of forming a high voltage device
US9184097B2 (en) * 2009-03-12 2015-11-10 System General Corporation Semiconductor devices and formation methods thereof
JP5494252B2 (ja) * 2009-09-11 2014-05-14 ソニー株式会社 同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路
JP2011192363A (ja) * 2010-03-16 2011-09-29 Seiko Epson Corp 電源切換回路、不揮発性記憶装置、集積回路装置及び電子機器
CN101969305B (zh) * 2010-11-09 2012-09-05 威盛电子股份有限公司 电位转换电路
JP5638408B2 (ja) * 2011-01-28 2014-12-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8373485B2 (en) 2011-04-20 2013-02-12 Ememory Technology Inc. Voltage level shifting apparatus
US20120309155A1 (en) * 2011-06-03 2012-12-06 Nanya Technology Corporation Semiconductor process
TWI472155B (zh) * 2011-10-19 2015-02-01 Ememory Technology Inc 電壓開關電路
WO2013095500A1 (en) 2011-12-22 2013-06-27 Intel Corporation High-voltage level-shifter
CN102543891B (zh) * 2012-01-05 2014-09-03 复旦大学 栅控二极管半导体存储器器件的制备方法
US8658495B2 (en) 2012-03-08 2014-02-25 Ememory Technology Inc. Method of fabricating erasable programmable single-poly nonvolatile memory
US8772854B2 (en) * 2012-04-02 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-time programming memory cells and methods for forming the same
WO2013149669A1 (en) * 2012-04-05 2013-10-10 X-Fab Semiconductor Foundries Ag A method of fabricating a tunnel oxide layer and a tunnel oxide layer for a semiconductor device
CN102663980B (zh) * 2012-04-13 2014-10-29 北京京东方光电科技有限公司 一种栅极驱动电路的控制电路及其工作方法、液晶显示器
US8796098B1 (en) * 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells
US9041089B2 (en) * 2013-06-07 2015-05-26 Ememory Technology Inc. Nonvolatile memory structure
US9013229B2 (en) * 2013-07-15 2015-04-21 Texas Instruments Incorporated Charge pump circuit
CN103631723B (zh) * 2013-11-29 2017-02-01 中国电子科技集团公司第四十七研究所 调节电路及电路调节方法
US9082500B1 (en) * 2014-01-10 2015-07-14 Ememory Technology Inc. Non-volatile memory
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US20160006348A1 (en) * 2014-07-07 2016-01-07 Ememory Technology Inc. Charge pump apparatus
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof
TWI593052B (zh) * 2015-01-07 2017-07-21 力旺電子股份有限公司 半導體元件及其製造方法
KR102340550B1 (ko) * 2015-04-10 2021-12-21 에스케이하이닉스 주식회사 전원 제어장치
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
US9728260B1 (en) * 2016-04-28 2017-08-08 United Microelectronics Corp. Light-erasable embedded memory device and method of manufacturing the same

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