JP6316393B2 - 不揮発性メモリ用のドライブ回路 - Google Patents

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Description

本発明はドライブ回路に関し、特に不揮発性メモリ用のドライブ回路に関する。
よく知られているように、不揮発性メモリは供給電力が中断された後でもデータを継続して保持できる。そのため、不揮発性メモリは様々な電気製品に広く使われている。一般に、不揮発性メモリは不揮発性セルアレイを有する。不揮発性セルアレイは、複数の不揮発性セルからなる。さらに、各不揮発性セルはフローティングゲートトランジスタを有する。
図１は、不揮発性メモリのアーキテクチャを概略的に示す。図１に示すように、不揮発性メモリは、不揮発性セルアレイ１１０およびドライブ回路１２０を有する。ドライブ回路１２０は、不揮発性セルアレイ１１０に接続されている。ドライブ回路１２０は、不揮発性メモリの異なる動作モード時に異なるドライブ信号ＯＵＴを不揮発性セルアレイ１１０に供給する。
例えば、ドライブ回路１２０は、不揮発性メモリの動作モードに従って適切なドライブ信号ＯＵＴを不揮発性セルアレイ１１０に供給する。そのドライブ信号ＯＵＴに従って、不揮発性セルアレイ１１０の読出し動作やプログラム動作が実行される。例えば、米国特許第７，５８０，３１１号明細書は、不揮発性メモリ（ＮＶＭ）用の高電圧スイッチを開示する。
本発明は、不揮発性メモリ用のドライブ回路を提供する。本ドライブ回路は高温動作時でも、不揮発性セルアレイにドライブ信号を安定して供給することができる。
本発明の１つの実施形態では、ドライブ回路が提供される。本ドライブ回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、第８のトランジスタ、第９のトランジスタ、第１０のトランジスタ、第１１のトランジスタ、第１２のトランジスタ、第１のバイアス回路、および第２のバイアス回路を有する。第１のトランジスタのソース端子およびボディ端子は、第１の電源電圧に接続されている。第１のトランジスタのドレイン端子はノードａ１に接続されている。第１のトランジスタのゲート端子はノードｂ２に接続されている。第２のトランジスタのソース端子およびボディ端子は第１の電源電圧に接続されている。第２のトランジスタのドレイン端子はノードｂ１に接続されている。第２のトランジスタのゲート端子はノードａ２に接続されている。第３のトランジスタのソース端子は第２の電源電圧に接続されている。第３のトランジスタのボディ端子は第１の電源電圧に接続されている。第３のトランジスタのドレイン端子およびゲート端子はノードａ１に接続されている。第４のトランジスタのソース端子は第２の電源電圧に接続されている。第４のトランジスタのボディ端子は第１の電源電圧に接続されている。第４のトランジスタのドレイン端子およびゲート端子は、ノードｂ１に接続されている。第５のトランジスタのソース端子およびボディ端子は、ノードａ１に接続されている。第５のトランジスタのゲート端子は第２の電源電圧に接続されている。第５のトランジスタのドレイン端子はノードａ２に接続されている。第６のトランジスタのソース端子およびボディ端子は、ノードｂ１に接続されている。第６のトランジスタのゲート端子は第２の電源電圧に接続されている。第６のトランジスタのドレイン端子はノードｂ２に接続されており、ドライブ信号がそのノードｂ２から出力される。第７のトランジスタのソース端子およびボディ端子は、ノードａ２に接続されている。第７のトランジスタのゲート端子は第３の電源電圧に接続されている。第７のトランジスタのドレイン端子はノードａ３に接続されている。第８のトランジスタのソース端子およびボディ端子は、ノードｂ２に接続されている。第８のトランジスタのゲート端子は第３の電源電圧に接続されている。第８のトランジスタのドレイン端子はノードｂ３に接続されている。第９のトランジスタのドレイン端子はノードａ３に接続されている。第９のトランジスタのゲート端子は第３の電源電圧に接続されている。第９のトランジスタのソース端子はノードａ４に接続されている。第９のトランジスタのボディ端子は第４の電源電圧に接続されている。第１０のトランジスタのドレイン端子はノードｂ３に接続されている。第１０のトランジスタのゲート端子は第３の電源電圧に接続されている。第１０のトランジスタのソース端子はノードｂ４に接続されている。第１０のトランジスタのボディ端子は第４の電源電圧に接続されている。第１１のトランジスタのドレイン端子はノードａ４に接続されている。第１１のトランジスタのゲート端子は入力信号を受け取る。第１１のトランジスタのソース端子およびボディ端子は、第４の電源電圧に接続されている。第１２のトランジスタのドレイン端子はノードｂ４に接続されている。第１２のトランジスタのゲート端子は反転入力信号を受け取る。第１２のトランジスタのソース端子は第５の電源電圧に接続されている。第１２のトランジスタのボディ端子は第４の電源電圧に接続されている。第１のバイアス回路はノードａ２に接続されており、所定電圧をそのノードａ２に供給する。第２のバイアス回路はノードｂ２に接続されており、所定電圧をそのノードｂ２に供給する。
本発明の別の実施形態では、ドライブ回路が提供される。本ドライブ回路は、第１のドライバ、スイッチ回路、および第２のドライバを有する。第１のドライバは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、第８のトランジスタ、第９のトランジスタ、第１０のトランジスタ、第１１のトランジスタ、第１２のトランジスタ、第１のバイアス回路、および第２のバイアス回路を有する。第１のトランジスタのソース端子およびボディ端子は、第１の電源電圧に接続されている。第１のトランジスタのドレイン端子はノードａ１に接続されている。第１のトランジスタのゲート端子はノードｂ２に接続されている。第２のトランジスタのソース端子およびボディ端子は第１の電源電圧に接続されている。第２のトランジスタのドレイン端子はノードｂ１に接続されている。第２のトランジスタのゲート端子はノードａ２に接続されている。第３のトランジスタのソース端子は第２の電源電圧に接続されている。第３のトランジスタのボディ端子は第１の電源電圧に接続されている。第３のトランジスタのドレイン端子およびゲート端子はノードａ１に接続されている。第４のトランジスタのソース端子は第２の電源電圧に接続されている。第４のトランジスタのボディ端子は第１の電源電圧に接続されている。第４のトランジスタのドレイン端子およびゲート端子は、ノードｂ１に接続されている。第５のトランジスタのソース端子およびボディ端子は、ノードａ１に接続されている。第５のトランジスタのゲート端子は第２の電源電圧に接続されている。第５のトランジスタのドレイン端子はノードａ２に接続されている。第６のトランジスタのソース端子およびボディ端子は、ノードｂ１に接続されている。第６のトランジスタのゲート端子は第２の電源電圧に接続されている。第６のトランジスタのドレイン端子はノードｂ２に接続されている。第７のトランジスタのソース端子およびボディ端子は、ノードａ２に接続されている。第７のトランジスタのゲート端子は第３の電源電圧に接続されている。第７のトランジスタのドレイン端子はノードａ３に接続されている。第８のトランジスタのソース端子およびボディ端子は、ノードｂ２に接続されている。第８のトランジスタのゲート端子は第３の電源電圧に接続されている。第８のトランジスタのドレイン端子はノードｂ３に接続されている。第９のトランジスタのドレイン端子はノードａ３に接続されている。第９のトランジスタのゲート端子は第３の電源電圧に接続されている。第９のトランジスタのソース端子はノードａ４に接続されている。第９のトランジスタのボディ端子は第４の電源電圧に接続されている。第１０のトランジスタのドレイン端子はノードｂ３に接続されている。第１０のトランジスタのゲート端子は第３の電源電圧に接続されている。第１０のトランジスタのソース端子はノードｂ４に接続されている。第１０のトランジスタのボディ端子は第４の電源電圧に接続されている。第１１のトランジスタのドレイン端子はノードａ４に接続されている。第１１のトランジスタのゲート端子は入力信号を受け取る。第１１のトランジスタのソース端子およびボディ端子は、第４の電源電圧に接続されている。第１２のトランジスタのドレイン端子はノードｂ４に接続されている。第１２のトランジスタのゲート端子は反転入力信号を受け取る。第１２のトランジスタのソース端子は第５の電源電圧に接続されている。第１２のトランジスタのボディ端子は第４の電源電圧に接続されている。第１のバイアス回路はノードａ２に接続されており、所定電圧をそのノードａ２に供給する。第２のバイアス回路はノードｂ２に接続されており、所定電圧をそのノードｂ２に供給する。スイッチ回路は、ノードｂ２および出力端子の間に接続されている。第２のドライバは出力端子に接続されており、出力信号が出力端子から出力される。
本発明の実施形態の以下の詳細な説明が添付の図面と併せて読まれれば、本発明の多くの目的、特徴、および効果が容易に明らかになるであろう。しかしながら、ここで用いられる図面は説明のためのものであり、それらに限定されるものではない。
当業者が以下の詳細な説明と添付の図面を検討すれば、本発明の上記目的および効果がより容易に明らかになるであろう。
不揮発性メモリのアーキテクチャを概略的に示す（従来技術）。
本発明の第１の実施形態に係る、不揮発性メモリ用のドライブ回路を例示する概略回路図である。
本発明の第２の実施形態に係る、不揮発性メモリ用のドライブ回路を例示する概略回路図である。
本発明の第２の実施形態に係るドライブ回路の第１のバイアス回路を例示する概略回路図である。
本発明の第２の実施形態に係るドライブ回路の第２のバイアス回路を例示する概略回路図である。
本発明の第３の実施形態に係る、不揮発性メモリ用のドライブ回路を例示する概略回路図である。
本発明の第３の実施形態に係るドライブ回路の第３のバイアス回路を例示する概略回路図である。
本発明の第３の実施形態に係るドライブ回路の第４のバイアス回路を例示する概略回路図である。
第３の実施形態のドライブ回路が異なる動作モードで動作する場合の、関連する信号の電圧レベルを例示する表である。
図２は、本発明の第１の実施形態に係る、不揮発性メモリ用のドライブ回路を例示する概略回路図である。ドライブ回路２００は、不揮発性セルアレイ（図示せず）にドライブ信号ＯＵＴを供給する。
図２に示すように、ドライブ回路２００は複数のＰ型トランジスタｍ１〜ｍ８、および複数のＮ型トランジスタｍ９〜ｍ１２を有する。トランジスタｍ１〜ｍ４のボディ端子は、第１の電源電圧Ｖｐｐ１に接続されている。トランジスタｍ９〜ｍ１２のボディ端子は、第４の電源電圧Ｖｎｎに接続されている。第１の電源電圧Ｖｐｐ１は最も高い電圧値の電源電圧である。第４の電源電圧Ｖｎｎは最も低い電圧値の電源電圧である。
トランジスタｍ１のソース端子は第１の電源電圧Ｖｐｐ１に接続されている。トランジスタｍ１のゲート端子はノードｂ２に接続されている。トランジスタｍ１のドレイン端子は、ノードａ１に接続されている。トランジスタｍ２のソース端子は第１の電源電圧Ｖｐｐ１に接続されている。トランジスタｍ２のゲート端子はノードａ２に接続されている。トランジスタｍ２のドレイン端子はノードｂ１に接続されている。トランジスタｍ３のソース端子は第２の電源電圧Ｖｐｐ２に接続されている。トランジスタｍ３のゲート端子およびドレイン端子は、ノードａ１に接続されている。トランジスタｍ４のソース端子は第２の電源電圧Ｖｐｐ２に接続されている。トランジスタｍ４のゲート端子およびドレイン端子は、ノードｂ１に接続されている。トランジスタｍ５のソース端子およびボディ端子はノードａ１に接続されている。トランジスタｍ５のゲート端子は第２の電源電圧Ｖｐｐ２に接続されている。トランジスタｍ５のドレイン端子はノードａ２に接続されている。トランジスタｍ６のソース端子およびボディ端子は、ノードｂ１に接続されている。トランジスタｍ６のゲート端子は第２の電源電圧Ｖｐｐ２に接続されている。トランジスタｍ６のドレイン端子はノードｂ２に接続されている。第２の電源電圧Ｖｐｐ２は第１の電源電圧Ｖｐｐ１以下である。さらに、ドライブ信号ＯＵＴがノードｂ２から出力される。
トランジスタｍ７のソース端子およびボディ端子は、ノードａ２に接続されている。トランジスタｍ７のゲート端子は第３の電源電圧Ｖｐｐ３と接続されている。トランジスタｍ７のドレイン端子はノードａ３に接続されている。トランジスタｍ８のソース端子およびボディ端子は、ノードｂ２に接続されている。トランジスタｍ８のゲート端子は第３の電源電圧Ｖｐｐ３に接続されている。トランジスタｍ８のドレイン端子はノードｂ３に接続されている。第３の電源電圧Ｖｐｐ３は第２の電源電圧Ｖｐｐ２以下である。
トランジスタｍ９のドレイン端子はノードａ３に接続されている。トランジスタｍ９のゲート端子は第３の電源電圧Ｖｐｐ３に接続されている。トランジスタｍ９のソース端子はノードａ４に接続されている。トランジスタｍ１０のドレイン端子はノードｂ３に接続されている。トランジスタｍ１０のゲート端子は第３の電源電圧Ｖｐｐ３に接続されている。トランジスタｍ１０のソース端子はノードｂ４に接続されている。トランジスタｍ１１のドレイン端子はノードａ４に接続されている。トランジスタｍ１１のゲート端子は入力信号ＩＮを受け取る。トランジスタｍ１１のソース端子は第４の電源電圧Ｖｎｎに接続されている。トランジスタｍ１２のドレイン端子はノードｂ４に接続されている。トランジスタｍ１２のゲート端子は反転入力信号ＩＮｂを受け取る。トランジスタｍ１２のソース端子は第５の電源電圧Ｖｐｒに接続されている。さらに、第５の電源電圧Ｖｐｒは第３の電源電圧Ｖｐｐ３以下であり、第４の電源電圧Ｖｎｎ以上である。
第１の電源電圧Ｖｐｐ１は不揮発性メモリの書込み電圧である。第５の電源電圧Ｖｐｒは不揮発性メモリの読出し電圧である。ある実施形態では、第１の電源電圧Ｖｐｐ１は９Ｖであり、第２の電源電圧Ｖｐｐ２は６Ｖであり、第３の電源電圧Ｖｐｐ３は４．５Ｖであり、第４の電源電圧Ｖｎｎは０Ｖであり、第５の電源電圧Ｖｐｒは１．５Ｖである。
第１の実施形態のドライブ回路２００が高温（例えば、１５０°Ｃ〜２５０°Ｃ）で動作する時、ノードａ２またはノードｂ２はフローティング状態になる可能性がある。例えば、ノードｂ２がフローティング状態にある時、トランジスタｍ６のソース端子およびドレイン端子の間の電圧差は安全動作領域（ＳＯＡ）を越える可能性があり、トランジスタｍ１のソース端子およびドレイン端子の間の電圧差も安全動作領域を越える可能性がある。また、トランジスタｍ１またはｍ６が安全動作領域を越えた場合、漏れ電流が大きくなる。この状況下では、電源電圧およびドライブ信号ＯＵＴの大きさが悪影響を受け、不揮発性セルアレイは正常に動作することができない。
図３Ａは、本発明の第２の実施形態に係る、不揮発性メモリ用のドライブ回路を例示する概略回路図である。第１の実施形態と比べると、第２の実施形態には第１のバイアス回路３１０および第２のバイアス回路３２０が追加されている。この実施形態のドライブ回路３００では、第１のバイアス回路３１０はノードａ２に接続され、第２のバイアス回路３２０はノードｂ２に接続されている。第１のバイアス回路３１０はノードａ２に所定電圧を供給する。そのため、ノードａ２はフローティング状態にはならない。同様に、第２のバイアス回路３２０はノードｂ２に所定電圧を供給する。そのため、ノードｂ２もフローティング状態にはならない。
図３Ｂは、本発明の第２の実施形態に係るドライブ回路の第１のバイアス回路を例示する概略回路図である。図３Ｃは、本発明の第２の実施形態に係るドライブ回路の第２のバイアス回路を例示する概略回路図である。
図３Ｂに示すように、第１のバイアス回路３１０はＰ型トランジスタｍ１３およびｍ１４を有する。トランジスタｍ１３のソース端子はノードａ２に接続されている。トランジスタｍ１３のゲート端子は制御信号Ｃ１を受け取る。トランジスタｍ１４のソース端子はトランジスタｍ１３のドレイン端子に接続されている。トランジスタｍ１４のゲート端子は制御信号Ｃ１を受け取る。トランジスタｍ１４のドレイン端子は所定電圧Ｂ１を受け取る。ある実施形態では、制御信号Ｃ１はノードａ３の電圧であり、所定電圧Ｂ１は第３の電源電圧Ｖｐｐ３である。すなわち、トランジスタｍ１３のゲート端子およびトランジスタｍ１４のゲート端子は、ノードａ３に接続され、トランジスタｍ１４のドレイン端子は、トランジスタｍ９のゲート端子に接続される。これにより、第１のバイアス回路３１０は、ノードａ２に第３の電源電圧Ｖｐｐ３を供給することができる。
第２のバイアス回路３２０は、Ｐ型トランジスタｍ１５およびｍ１６を有する。トランジスタｍ１５のソース端子はノードｂ２に接続されている。トランジスタｍ１５のゲート端子は制御信号Ｄ１を受け取る。トランジスタｍ１６のソース端子はトランジスタｍ１５のドレイン端子に接続されている。トランジスタｍ１６のゲート端子は制御信号Ｄ１を受け取る。トランジスタｍ１６のドレイン端子は所定電圧Ｂ１を受け取る。ある実施形態では、制御信号Ｄ１はノードｂ３の電圧であり、所定電圧Ｂ１は、第３の電源電圧Ｖｐｐ３である。すなわち、トランジスタｍ１５のゲート端子とトランジスタｍ１６のゲート端子は、ノードｂ３に接続され、トランジスタｍ１６のドレイン端子は、トランジスタｍ１０のゲート端子に接続される。これにより、第２のバイアス回路３２０は、ノードｂ２に第３の電源電圧Ｖｐｐ３を供給することができる。
必要に応じて、トランジスタｍ１３のボディ端子およびソース端子が互いに接続され、トランジスタｍ１４のボディ端子およびソース端子が互いに接続され、トランジスタｍ１５のボディ端子およびソース端子が互いに接続され、トランジスタｍ１６のボディ端子およびソース端子が互いに接続される。または、トランジスタｍ１３〜ｍ１６のボディ端子は、第１の電源電圧Ｖｐｐ１またはその他のバイアス電圧に接続される。
ノードａ２がフローティング状態にならない理由は、以下の通りである。入力信号ＩＮがハイレベルの状態で、反転入力信号ＩＮｂがローレベルの状態の時、第４の電源電圧Ｖｎｎがノードａ３に供給される。すなわち、制御信号Ｃ１は第４の電源電圧Ｖｎｎとなる。さらに、第１の電源電圧Ｖｐｐ１が、ノードｂ２およびノードｂ３に供給される。すなわち、制御信号Ｄ１は第１の電源電圧Ｖｐｐ１となる。これにより、第２のバイアス回路３２０は無効になる。制御信号Ｃ１が第４の電源電圧Ｖｎｎであるため、第１のバイアス回路３１０のトランジスタｍ１３およびｍ１４がオンとなる。それと同時に第１のバイアス回路３１０が有効になり、第３の電源電圧Ｖｐｐ３をノードａ２に供給する。ハイレベルの状態では、電圧レベルはＶｄｄ（例えば、３．３Ｖ）である。ローレベルの状態では、電圧レベルは接地電圧（例えば、０Ｖ）である。
一方、入力信号ＩＮがローレベルの状態で、反転入力信号ＩＮｂがハイレベルの状態の時、第１の電源電圧Ｖｐｐ１がノードａ２およびａ３に供給され、第１のバイアス回路３１０が無効になる。さらに第５の電源電圧Ｖｐｒがノードｂ３に供給され、第２のバイアス回路３２０が有効になる。第２のバイアス回路３２０は、ノードｂ２に第３の電源電圧Ｖｐｐ３を供給する。
第２の実施形態のドライブ回路３００のアーキテクチャにより、ノードａ２はフローティング状態にならない。同様に、第２の実施形態のドライブ回路３００のアーキテクチャにより、ノードｂ２もフローティング状態にならない。
図４Ａは、本発明の第３の実施形態に係る、不揮発性メモリ用のドライブ回路を例示する概略回路図である。図４Ａに示すように、本ドライブ回路は、第１のドライバ４００、第２のドライバ４６０、第３のドライバ４６５、第１のスイッチ回路４５０，および第２のスイッチ回路４５５を有する。第１のドライバ４００の回路構成は、第２の実施形態のドライブ回路３００の回路構成と同じなので、ここでは冗長な説明はされない。
第２の実施形態に比べると、本実施形態のドライブ回路はさらに第１のスイッチ回路４５０、第２のスイッチ回路４５５、第２のドライバ４６０、および第３のドライバ４６５を有する。第１のスイッチ回路４５０はノードｂ２および第１の出力端子の間に接続され、第１の出力端子は第１の出力信号ＯＵＴ１を生成する。第２のスイッチ回路４５５はノードｂ２および第２の出力端子の間に接続され、第２の出力端子は第２の出力信号ＯＵＴ２を生成する。第２のドライバ４６０は第１の出力端子に接続されている。第３のドライバ４６５は第２の出力端子に接続されている。
第１のスイッチ回路４５０において、トランジスタｍ１７、ｍ１８、およびｍ１９はスイッチ素子として用いられる。トランジスタｍ１７のソース端子はドライブ信号ＯＵＴを受け取る。トランジスタｍ１７のボディ端子はトランジスタｍ１７のソース端子に接続されている。トランジスタｍ１７のゲート端子はモード信号Ｍ１を受け取る。トランジスタｍ１７のドレイン端子はノードｘ１に接続されている。トランジスタｍ１８のソース端子もノードｘ１に接続されている。トランジスタｍ１８のボディ端子はトランジスタｍ１８のソース端子に接続されている。トランジスタｍ１８のゲート端子は第２の電源電圧Ｖｐｐ２を受け取る。トランジスタｍ１８のドレイン端子はノードｘ２に接続されている。トランジスタｍ１９のソース端子もノードｘ２に接続されている。トランジスタｍ１９のボディ端子はトランジスタｍ１９のソース端子に接続されている。トランジスタｍ１９のゲート端子は第３の電源電圧Ｖｐｐ３を受け取る。トランジスタｍ１９のドレイン端子は第１の出力端子に接続され、第１の出力信号ＯＵＴ１を生成する。
第２のドライバ４６０はＮ型トランジスタｍ２０〜ｍ２２を有する。トランジスタｍ２０〜ｍ２２のボディ端子は第４の電源電圧Ｖｎｎに接続されている。トランジスタｍ２０のドレイン端子は第１の出力端子に接続されている。トランジスタｍ２０のゲート端子は第３の電源電圧Ｖｐｐ３を受け取る。トランジスタｍ２１のドレイン端子はトランジスタｍ２０のソース端子に接続されている。トランジスタｍ２１のゲート端子は反転入力信号ＩＮｂを受け取る。トランジスタｍ２１のソース端子は第５の電源電圧Ｖｐｒに接続されている。トランジスタｍ２２のドレイン端子はトランジスタｍ２０のソース端子に接続されている。トランジスタｍ２２のゲート端子はモード信号Ｍ２を受け取る。トランジスタｍ２２のソース端子は第５の電源電圧Ｖｐｒに接続されている。
スイッチ回路４５０はさらに、第３のバイアス回路４３０および第４のバイアス回路４４０を有する。第３のバイアス回路４３０および第４のバイアス回路４４０により、ノードｘ１およびノードｘ２は本ドライブ回路の動作中にフローティング状態にはならない。第３のバイアス回路４３０はノードｘ１に接続されている。第４のバイアス回路４４０はノードｘ２に接続されている。
第２のスイッチ回路４５５において、トランジスタｍ２６はスイッチ素子として用いられる。トランジスタｍ２６のソース端子はドライブ信号ＯＵＴを受け取る。トランジスタｍ２６のボディ端子はトランジスタｍ２６のソース端子に接続されている。トランジスタｍ２６のゲート端子は第３の電源電圧Ｖｐｐ３を受け取る。トランジスタｍ２６のドレイン端子は第２の出力端子に接続され、第２の出力信号ＯＵＴ２を生成する。
第３のドライバ４６５は、Ｎ型トランジスタｍ２７およびｍ２８を有する。トランジスタｍ２７およびｍ２８のボディ端子は、第４の電源電圧Ｖｎｎに接続されている。トランジスタｍ２７のドレイン端子は第２の出力端子に接続されている。トランジスタｍ２７のゲート端子は第３の電源電圧Ｖｐｐ３を受け取る。トランジスタｍ２８のドレイン端子はトランジスタｍ２７のソース端子に接続されている。トランジスタｍ２８のゲート端子は反転入力信号ＩＮｂを受け取る。トランジスタｍ２８のソース端子は第５の電源電圧Ｖｐｒに接続されている。
図４Ｂは、本発明の第３の実施形態に係るドライブ回路の第３のバイアス回路を例示する概略回路図である。図４Ｃは、本発明の第３の実施形態に係るドライブ回路の第４のバイアス回路を例示する概略回路図である。
第３のバイアス回路４３０はＰ型トランジスタｍ２３を有する。トランジスタｍ２３のソース端子は所定電圧Ｂ２を受け取る。トランジスタｍ２３のゲート端子とドレイン端子は、ノードｘ１に接続されている。トランジスタｍ２３のボディ端子は第１の電源電圧Ｖｐｐ１に接続されている。ある実施形態では、所定電圧Ｂ２は第２の電源電圧Ｖｐｐ２である。これにより、第３のバイアス回路４３０からノードｘ１に供給される電圧は（Ｖｐｐ２−｜Ｖｔｈｐ｜）となる。ここで、Ｖｔｈｐはトランジスタｍ２３のしきい値電圧である。
第４のバイアス回路４４０は、Ｐ型トランジスタｍ２４およびｍ２５を有する。トランジスタｍ２４のソース端子はノードｘ２に接続されている。トランジスタｍ２４のゲート端子は第１の出力信号ＯＵＴ１を受け取る。トランジスタｍ２５のソース端子はトランジスタｍ２４のドレイン端子に接続されている。トランジスタｍ２５のゲート端子は第１の出力信号ＯＵＴ１を受け取る。トランジスタｍ２５のドレイン端子は所定電圧Ｂ３を受け取る。ある実施形態では、所定電圧Ｂ３は第３の電源電圧Ｖｐｐ３である。これにより、第４のバイアス回路４４０は、ノードｘ２に第３の電源電圧Ｖｐｐ３を供給することができる。
図４Ｄは、第３の実施形態のドライブ回路が異なる動作モードで動作する場合の、関連する信号の電圧レベルを例示する表である。
第１の動作モードでは、モード信号Ｍ１はＶｐｐ１であり、モード信号Ｍ２はＶｄｄである。第２の動作モードでは、モード信号Ｍ１およびＭ２は０Ｖであるが、トランジスタｍ１７のストレスを低減し、その機能を維持するために、モード信号Ｍ１は第３の電源電圧Ｖｐｐ３であってもよい。
第１の状態では、ドライブ回路は第１の動作モードであり、入力信号ＩＮはＶｄｄであり、反転入力信号ＩＮｂは０Ｖである。この状態では、ノードａ２には第３の電源電圧Ｖｐｐ３が供給され、ノードｂ２には第１の電源電圧Ｖｐｐ１が供給され、ノードｘ１には（Ｖｐｐ２−｜Ｖｔｈｐ｜）が供給され、ノードｘ２には第３の電源電圧Ｖｐｐ３が供給され、第１の出力信号ＯＵＴ１は第５の電源電圧Ｖｐｒとなり、第２の出力信号ＯＵＴ２は第１の電源電圧Ｖｐｐ１となる。
第２の状態では、ドライブ回路は第２の動作モードであり、入力信号ＩＮはＶｄｄであり、反転入力信号ＩＮｂは０Ｖである。この状態では、ノードａ２には第３の電源電圧Ｖｐｐ３が供給され、ノードｂ２には第１の電源電圧Ｖｐｐ１が供給され、ノードｘ１にも第１の電源電圧Ｖｐｐ１が供給され、ノードｘ２にも第１の電源電圧Ｖｐｐ１が供給され、第１の出力信号ＯＵＴ１は第１の電源電圧Ｖｐｐ１となり、第２の出力信号ＯＵＴ２も第１の電源電圧Ｖｐｐ１となる。
第３の状態では、ドライブ回路は第１の動作モードであり、入力信号ＩＮは０Ｖであり、反転入力信号ＩＮｂはＶｄｄである。この状態では、ノードａ２には第１の電源電圧Ｖｐｐ１が供給され、ノードｂ２には第３の電源電圧Ｖｐｐ３が供給され、ノードｘ１には（Ｖｐｐ２−｜Ｖｔｈｐ｜）が供給され、ノードｘ２には第３の電源電圧Ｖｐｐ３が供給され、第１の出力信号ＯＵＴ１は第５の電源電圧Ｖｐｒとなり、第２の出力信号ＯＵＴ２も第５の電源電圧Ｖｐｒとなる。
第４の状態では、ドライブ回路は第２の動作モードであり、入力信号ＩＮは０Ｖであり、反転入力信号ＩＮｂはＶｄｄである。この状態では、ノードａ２には第１の電源電圧Ｖｐｐ１が供給され、ノードｂ２には第３の電源電圧Ｖｐｐ３が供給され、ノードｘ１には（Ｖｐｐ２−｜Ｖｔｈｐ｜）が供給され、ノードｘ２には第３の電源電圧Ｖｐｐ３が供給され、第１の出力信号ＯＵＴ１は第５の電源電圧Ｖｐｒとなり、第２の出力信号ＯＵＴ２も第５の電源電圧Ｖｐｒとなる。
以上の説明から、第２の実施形態のドライブ回路および第３の実施形態のドライブ回路は、ノードがフローティング状態になることを防止することができる。したがって、第２の実施形態のドライブ回路および第３の実施形態のドライブ回路が高温下で動作しても、不揮発性セルアレイは正常に動作することができる。
また、当業者であれば、本発明の教示を保持しながら、多数の修正や変更が可能なことを容易に理解するであろう。例えば、ドライブ回路は、第１の出力信号ＯＵＴ１のみを生成し、第２の出力信号ＯＵＴ２を生成しない場合がある。他の実施形態では、ドライブ回路は、第１のドライバ、第２のドライバ、および第１のスイッチ回路を有する場合がある。
現在考えられる最も実用的で好ましい実施形態という観点から本発明が説明されたが、本発明は開示された実施形態に限定される必要はないことを理解されたい。逆に、全ての修正や類似の構成を包含するように、最も広い解釈を与えられるべき、添付の特許請求の範囲の主旨および範囲に含まれる様々な修正や類似の仕組みを包含することが意図されている。

Claims (15)

  1. 不揮発性セルアレイに接続されるドライブ回路であって、
    第１の電源電圧に接続されたソース端子およびボディ端子と、ノードａ１に接続されたドレイン端子と、ノードｂ２に接続されたゲート端子とを有する第１のトランジスタと、
    該第１の電源電圧に接続されたソース端子およびボディ端子と、ノードｂ１に接続されたドレイン端子と、ノードａ２に接続されたゲート端子とを有する第２のトランジスタと、
    第２の電源電圧に接続されたソース端子と、該第１の電源電圧に接続されたボディ端子と、該ノードａ１に接続されたドレイン端子およびゲート端子とを有する第３のトランジスタと、
    該第２の電源電圧に接続されたソース端子と、該第１の電源電圧に接続されたボディ端子と、該ノードｂ１に接続されたドレイン端子およびゲート端子とを有する第４のトランジスタと、
    該ノードａ１に接続されたソース端子およびボディ端子と、該第２の電源電圧に接続されたゲート端子と、該ノードａ２に接続されたドレイン端子とを有する第５のトランジスタと、
    該ノードｂ１に接続されたソース端子およびボディ端子と、該第２の電源電圧に接続されたゲート端子と、該ノードｂ２に接続されたドレイン端子とを有し、ドライブ信号が該ノードｂ２から出力される、第６のトランジスタと、
    該ノードａ２に接続されたソース端子およびボディ端子と、第３の電源電圧に接続されたゲート端子と、ノードａ３に接続されたドレイン端子とを有する第７のトランジスタと、
    該ノードｂ２に接続されたソース端子およびボディ端子と、該第３の電源電圧に接続されたゲート端子と、ノードｂ３に接続されたドレイン端子とを有する第８のトランジスタと、
    該ノードａ３に接続されたドレイン端子と、該第３の電源電圧に接続されたゲート端子と、ノードａ４に接続されたソース端子と、第４の電源電圧に接続されたボディ端子とを有する第９のトランジスタと、
    該ノードｂ３に接続されたドレイン端子と、該第３の電源電圧に接続されたゲート端子と、ノードｂ４に接続されたソース端子と、該第４の電源電圧に接続されたボディ端子とを有する第１０のトランジスタと、
    該ノードａ４に接続されたドレイン端子と、入力信号を受け取るゲート端子と、該第４の電源電圧に接続されたソース端子およびボディ端子とを有する第１１のトランジスタと、
    該ノードｂ４に接続されたドレイン端子と、反転入力信号を受け取るゲート端子と、第５の電源電圧に接続されたソース端子と、該第４の電源電圧に接続されたボディ端子を有する第１２のトランジスタと、
    該ノードａ２に接続され、該ノードａ２に所定電圧を供給する第１のバイアス回路と、
    該ノードｂ２に接続され、該ノードｂ２に該所定電圧を供給する第２のバイアス回路と
    を有する、ドライブ回路。
  2. 該第１のバイアス回路は、
    該ノードａ３に接続されたゲート端子と、該ノードａ２に接続されたソース端子とを有する第１３のトランジスタと、
    該第１３のトランジスタのドレイン端子に接続されたソース端子と、該ノードａ３に接続されたゲート端子と、該第３の電源電圧に接続されたドレイン端子とを有する第１４のトランジスタと
    を有する、請求項１に記載のドライブ回路。
  3. 該第２のバイアス回路は、
    該ノードｂ３に接続されたゲート端子と、該ノードｂ２に接続されたソース端子とを有する第１５のトランジスタと、
    該第１５のトランジスタのドレイン端子に接続されたソース端子と、該ノードｂ３に接続されたゲート端子と、該第３の電源電圧に接続されたドレイン端子とを有する第１６のトランジスタと
    を有する、請求項２に記載のドライブ回路。
  4. 該第１３のトランジスタのボディ端子およびソース端子が互いに接続され、該第１４のトランジスタのボディ端子およびソース端子が互いに接続され、該第１５のトランジスタのボディ端子およびソース端子が互いに接続され、該第１６のトランジスタのボディ端子およびソース端子が互いに接続されている、請求項３に記載のドライブ回路。
  5. 該第１３のトランジスタのボディ端子と、該第１４のトランジスタのボディ端子と、該第１５のトランジスタのボディ端子と、該第１６のトランジスタのボディ端子とが、バイアス電圧に接続されている、請求項３に記載のドライブ回路。
  6. 該第１の電源電圧は該第２の電源電圧以上であり、該第２の電源電圧は該第３の電源電圧以上であり、該第３の電源電圧は該第４の電源電圧より高い、請求項１に記載のドライブ回路。
  7. 不揮発性セルアレイに接続されるドライブ回路であって、
    第１のドライバと、
    第１のスイッチ回路と、
    第２のドライバと
    を有し、
    該第１のドライバは、
    第１の電源電圧に接続されたソース端子およびボディ端子と、ノードａ１に接続されたドレイン端子と、ノードｂ２に接続されたゲート端子とを有する第１のトランジスタと、
    該第１の電源電圧に接続されたソース端子およびボディ端子と、ノードｂ１に接続されたドレイン端子と、ノードａ２に接続されたゲート端子とを有する第２のトランジスタと、
    第２の電源電圧に接続されたソース端子と、該第１の電源電圧に接続されたボディ端子と、該ノードａ１に接続されたドレイン端子およびゲート端子とを有する第３のトランジスタと、
    該第２の電源電圧に接続されたソース端子と、該第１の電源電圧に接続されたボディ端子と、該ノードｂ１に接続されたドレイン端子およびゲート端子とを有する第４のトランジスタと、
    該ノードａ１に接続されたソース端子およびボディ端子と、該第２の電源電圧に接続されたゲート端子と、該ノードａ２に接続されたドレイン端子とを有する第５のトランジスタと、
    該ノードｂ１に接続されたソース端子およびボディ端子と、該第２の電源電圧に接続されたゲート端子と、該ノードｂ２に接続されたドレイン端子とを有する第６のトランジスタと、
    該ノードａ２に接続されたソース端子およびボディ端子と、第３の電源電圧に接続されたゲート端子と、ノードａ３に接続されたドレイン端子とを有する第７のトランジスタと、
    該ノードｂ２に接続されたソース端子およびボディ端子と、該第３の電源電圧に接続されたゲート端子と、ノードｂ３に接続されたドレイン端子とを有する第８のトランジスタと、
    該ノードａ３に接続されたドレイン端子と、該第３の電源電圧に接続されたゲート端子と、ノードａ４に接続されたソース端子と、第４の電源電圧に接続されたボディ端子とを有する第９のトランジスタと、
    該ノードｂ３に接続されたドレイン端子と、該第３の電源電圧に接続されたゲート端子と、ノードｂ４に接続されたソース端子と、該第４の電源電圧に接続されたボディ端子とを有する第１０のトランジスタと、
    該ノードａ４に接続されたドレイン端子と、入力信号を受け取るゲート端子と、該第４の電源電圧に接続されたソース端子およびボディ端子とを有する第１１のトランジスタと、
    該ノードｂ４に接続されたドレイン端子と、反転入力信号を受け取るゲート端子と、第５の電源電圧に接続されたソース端子と、該第４の電源電圧に接続されたボディ端子とを有する第１２のトランジスタと、
    該ノードａ２に接続され、該ノードａ２に所定電圧を供給する第１のバイアス回路と、
    該ノードｂ２に接続され、該ノードｂ２に該所定電圧を供給する第２のバイアス回路と
    を有し、
    該第１のスイッチ回路は、該ノードｂ２と第１の出力端子との間に接続されており、
    該第２のドライバは、該第１の出力端子に接続されており、第１の出力信号が該第１の出力端子から出力される、ドライブ回路。
  8. 該第１の電源電圧は該第２の電源電圧以上であり、該第２の電源電圧は該第３の電源電圧以上であり、該第３の電源電圧は該第４の電源電圧より高い、請求項７に記載のドライブ回路。
  9. 該第１のスイッチ回路は、
    該ノードｂ２に接続されたソース端子およびボディ端子と、第１のモード信号を受け取るゲート端子と、ノードｘ１に接続されたドレイン端子とを有する第１３のトランジスタと、
    該ノードｘ１に接続されたソース端子およびボディ端子と、該第２の電源電圧に接続されたゲート端子と、ノードｘ２に接続されたドレイン端子とを有する第１４のトランジスタと、
    該ノードｘ２に接続されたソース端子およびボディ端子と、該第３の電源電圧に接続されたゲート端子と、該第１の出力端子に接続されたドレイン端子とを有する第１５のトランジスタと、
    該ノードｘ１に接続された第３のバイアス回路と、
    該ノードｘ２に接続された第４のバイアス回路と
    を有する、請求項７に記載のドライブ回路。
  10. 該第２のドライバは、
    該第１の出力端子に接続されたドレイン端子と、該第３の電源電圧を受け取るゲート端子と、該第４の電源電圧を受け取るボディ端子とを有する第１６のトランジスタと、
    該第１６のトランジスタのソース端子に接続されたドレイン端子と、該反転入力信号を受け取るゲート端子と、該第４の電源電圧を受け取るボディ端子と、該第５の電源電圧に接続されるソース端子とを有する第１７のトランジスタと、
    該第１６のトランジスタの該ソース端子に接続されたドレイン端子と、第２のモード信号を受け取るゲート端子と、該第４の電源電圧を受け取るボディ端子と、該第５の電源電圧に接続されたソース端子とを有する第１８のトランジスタと
    を有する、請求項９に記載のドライブ回路。
  11. 該第３のバイアス回路は、該第２の電源電圧に接続されたソース端子と、該ノードｘ１に接続されたゲート端子およびドレイン端子と、該第１の電源電圧に接続されたボディ端子とを有する第１９のトランジスタを有する、請求項９に記載のドライブ回路。
  12. 該第４のバイアス回路は、
    該ノードｘ２に接続されたソース端子と、該第１の出力端子に接続されたゲート端子とを有する第２０のトランジスタと、
    該第２０のトランジスタのドレイン端子に接続されたソース端子と、該第１の出力端子に接続されたゲート端子と、該第３の電源電圧に接続されたドレイン端子とを有する第２１のトランジスタと
    を有する、請求項１１に記載のドライブ回路。
  13. 該ノードｂ２および第２の出力端子との間に接続された第２のスイッチ回路と、
    該第２の出力端子に接続されており、第２の出力信号が該第２の出力端子から出力される、第３のドライバと
    をさらに有する、請求項７に記載のドライブ回路。
  14. 該第２のスイッチ回路は、
    該ノードｂ２に接続されたソース端子およびボディ端子と、該第３の電源電圧を受け取るゲート端子と、該第２の出力端子に接続されたドレイン端子とを有する第２２のトランジスタ
    を有する、請求項１３に記載のドライブ回路。
  15. 該第３のドライバは、
    該第２の出力端子に接続されたドレイン端子と、該第３の電源電圧を受け取るゲート端子と、該第４の電源電圧を受け取るボディ端子とを有する第２３のトランジスタと、
    該第２３のトランジスタのソース端子に接続されたドレイン端子と、該反転入力信号を受け取るゲート端子と、該第４の電源電圧を受け取るボディ端子と、該第５の電源電圧に接続されたソース端子とを有する第２４のトランジスタと
    を有する、請求項１４に記載のドライブ回路。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
KR102423675B1 (ko) * 2017-09-22 2022-07-22 주식회사 디비하이텍 레벨 쉬프터, 및 이를 포함하는 소스 드라이버, 게이트 드라이버, 및 디스플레이 장치
US10797063B2 (en) * 2018-01-10 2020-10-06 Ememory Technology Inc. Single-poly nonvolatile memory unit
US10461635B1 (en) * 2018-05-15 2019-10-29 Analog Devices Global Unlimited Company Low VIN high efficiency chargepump
CN109887839A (zh) * 2019-03-01 2019-06-14 上海华力微电子有限公司 一种改善闪存器件数据保存能力的方法
US10818592B1 (en) * 2019-04-29 2020-10-27 Nanya Technology Corporation Semiconductor memory device including decoupling capacitor array arranged overlying one-time programmable device
US11508719B2 (en) * 2019-05-13 2022-11-22 Ememory Technology Inc. Electrostatic discharge circuit
JP7281805B2 (ja) * 2019-06-14 2023-05-26 エイブリック株式会社 チャージポンプ制御回路及びバッテリ制御回路
CN112447739B (zh) * 2019-09-02 2023-09-19 联芯集成电路制造(厦门)有限公司 半导体存储装置
US11424257B2 (en) * 2019-10-15 2022-08-23 Ememory Technology Inc. Method for manufacturing semiconductor structure and capable of controlling thicknesses of oxide layers
TWI765643B (zh) 2021-04-06 2022-05-21 華邦電子股份有限公司 記憶體元件及其製造方法
US20220367651A1 (en) * 2021-05-12 2022-11-17 Ememory Technology Inc. Stacked-gate non-volatile memory cell
US12069857B2 (en) 2021-08-23 2024-08-20 Macronix International Co., Ltd. Memory cell, memory device manufacturing method and memory device operation method thereof
TWI802971B (zh) * 2021-08-23 2023-05-21 旺宏電子股份有限公司 記憶體晶胞，記憶體裝置之製造方法及其操作方法

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625544A (en) * 1996-04-25 1997-04-29 Programmable Microelectronics Corp. Charge pump
JPH09297997A (ja) * 1996-05-02 1997-11-18 Toshiba Corp 不揮発性半導体記憶装置
KR100235958B1 (ko) * 1996-08-21 1999-12-15 김영환 반도체 메모리 장치의 복수 레벨 전압 발생기
US6487687B1 (en) * 1997-01-02 2002-11-26 Texas Instruments Incorporated Voltage level shifter with testable cascode devices
US5963061A (en) * 1997-04-08 1999-10-05 Micron Technology, Inc. Switch for minimizing transistor exposure to high voltage
JP2978467B2 (ja) * 1998-03-16 1999-11-15 株式会社日立製作所 半導体集積回路装置の製造方法
JP3223504B2 (ja) * 1998-03-31 2001-10-29 日本電気株式会社 昇圧回路
JP3446644B2 (ja) * 1999-01-07 2003-09-16 日本電気株式会社 単一電子メモリ素子の駆動回路及びその駆動方法
CN1138333C (zh) * 1999-02-02 2004-02-11 旺宏电子股份有限公司 电荷泵及其集成电路以及减小电荷泵的峰值电流的方法
US6370071B1 (en) * 2000-09-13 2002-04-09 Lattice Semiconductor Corporation High voltage CMOS switch
US6914791B1 (en) * 2002-11-06 2005-07-05 Halo Lsi, Inc. High efficiency triple well charge pump circuit
CN1282238C (zh) * 2003-03-24 2006-10-25 旺宏电子股份有限公司 半导体工序
CN1302536C (zh) * 2003-06-04 2007-02-28 旺宏电子股份有限公司 虚接地阵列的混合信号嵌入式屏蔽只读存储器及其制造方法
CN1291481C (zh) * 2003-08-12 2006-12-20 旺宏电子股份有限公司 具牺牲层的嵌入式非挥发性存储器的制造方法
US7145370B2 (en) 2003-09-05 2006-12-05 Impinj, Inc. High-voltage switches in single-well CMOS processes
US6980045B1 (en) * 2003-12-05 2005-12-27 Xilinx, Inc. Merged charge pump
TWI227963B (en) * 2004-01-15 2005-02-11 Via Tech Inc Voltage shifter circuit
US7580311B2 (en) 2004-03-30 2009-08-25 Virage Logic Corporation Reduced area high voltage switch for NVM
JP2005347589A (ja) * 2004-06-04 2005-12-15 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその製造方法
JP4967237B2 (ja) * 2005-01-28 2012-07-04 パナソニック株式会社 固体撮像装置
TWI334695B (en) * 2005-09-20 2010-12-11 Via Tech Inc Voltage level shifter
US7671401B2 (en) 2005-10-28 2010-03-02 Mosys, Inc. Non-volatile memory in CMOS logic process
KR100660903B1 (ko) * 2005-12-23 2006-12-26 삼성전자주식회사 프로그래밍 속도를 개선한 이이피롬, 이의 제조 방법 및이의 동작 방법
US20080169500A1 (en) * 2007-01-16 2008-07-17 Atmel Corporation Low voltage non-volatile memory cell with shared injector for floating gate
JP2008198985A (ja) * 2007-01-17 2008-08-28 Matsushita Electric Ind Co Ltd 昇圧回路
JP2008253031A (ja) * 2007-03-29 2008-10-16 Univ Waseda チャージポンプ回路
CN101315934B (zh) * 2007-05-31 2012-06-27 联华电子股份有限公司 增进照光效能的内嵌式光抹除存储器及其制造方法
JP4969322B2 (ja) * 2007-06-01 2012-07-04 三菱電機株式会社 電圧発生回路およびそれを備える画像表示装置
US7880274B2 (en) * 2007-06-25 2011-02-01 Macronix International Co., Ltd. Method of enabling alignment of wafer in exposure step of IC process after UV-blocking metal layer is formed over the whole wafer
US7968926B2 (en) * 2007-12-19 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Logic non-volatile memory cell with improved data retention ability
JP5259270B2 (ja) * 2008-06-27 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
TWI376097B (en) * 2008-09-18 2012-11-01 Ili Technology Corp Level shift circuit
US8053319B2 (en) * 2009-02-23 2011-11-08 Globalfoundries Singapore Pte. Ltd. Method of forming a high voltage device
US8222130B2 (en) * 2009-02-23 2012-07-17 Globalfoundries Singapore Pte. Ltd. High voltage device
US9184097B2 (en) * 2009-03-12 2015-11-10 System General Corporation Semiconductor devices and formation methods thereof
JP5494252B2 (ja) * 2009-09-11 2014-05-14 ソニー株式会社 同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路
JP2011192363A (ja) * 2010-03-16 2011-09-29 Seiko Epson Corp 電源切換回路、不揮発性記憶装置、集積回路装置及び電子機器
CN101969305B (zh) * 2010-11-09 2012-09-05 威盛电子股份有限公司 电位转换电路
JP5638408B2 (ja) * 2011-01-28 2014-12-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8373485B2 (en) 2011-04-20 2013-02-12 Ememory Technology Inc. Voltage level shifting apparatus
US20120309155A1 (en) * 2011-06-03 2012-12-06 Nanya Technology Corporation Semiconductor process
TWI472155B (zh) * 2011-10-19 2015-02-01 Ememory Technology Inc 電壓開關電路
US9252775B2 (en) 2011-12-22 2016-02-02 Intel Corporation High-voltage level-shifter
CN102543891B (zh) * 2012-01-05 2014-09-03 复旦大学 栅控二极管半导体存储器器件的制备方法
US8658495B2 (en) 2012-03-08 2014-02-25 Ememory Technology Inc. Method of fabricating erasable programmable single-poly nonvolatile memory
US8772854B2 (en) * 2012-04-02 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-time programming memory cells and methods for forming the same
WO2013149669A1 (en) * 2012-04-05 2013-10-10 X-Fab Semiconductor Foundries Ag A method of fabricating a tunnel oxide layer and a tunnel oxide layer for a semiconductor device
CN102663980B (zh) * 2012-04-13 2014-10-29 北京京东方光电科技有限公司 一种栅极驱动电路的控制电路及其工作方法、液晶显示器
US8796098B1 (en) * 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells
US9041089B2 (en) * 2013-06-07 2015-05-26 Ememory Technology Inc. Nonvolatile memory structure
US9013229B2 (en) * 2013-07-15 2015-04-21 Texas Instruments Incorporated Charge pump circuit
CN103631723B (zh) * 2013-11-29 2017-02-01 中国电子科技集团公司第四十七研究所 调节电路及电路调节方法
US9082500B1 (en) * 2014-01-10 2015-07-14 Ememory Technology Inc. Non-volatile memory
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US20160006348A1 (en) * 2014-07-07 2016-01-07 Ememory Technology Inc. Charge pump apparatus
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof
TWI593052B (zh) * 2015-01-07 2017-07-21 力旺電子股份有限公司 半導體元件及其製造方法
KR102340550B1 (ko) * 2015-04-10 2021-12-21 에스케이하이닉스 주식회사 전원 제어장치
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
US9728260B1 (en) * 2016-04-28 2017-08-08 United Microelectronics Corp. Light-erasable embedded memory device and method of manufacturing the same

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