TW201909392A - 非揮發性記憶體及其製作方法 - Google Patents

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Abstract

一種非揮發性記憶單元，包括半導體基底、第一OD區域、用於形成抹除閘極區的第二OD區域，隔離第一OD區域及第二OD區域的溝渠絕緣區域。選擇電晶體設置在第一OD區上。浮置閘極電晶體串聯連接到選擇電晶體，並設置在第一OD區上。浮置閘極電晶體包括設置在第一OD區上的浮置閘極。浮置閘極延伸部從浮置閘極連續延伸到第二OD區。淺接面擴散區位於第二OD區域內的浮置閘極延伸部的正下方。

Description

非揮發性記憶體及其製作方法
本發明涉及非揮發性記憶體元件領域。更具體地說，本發明涉及一種多次可編程（MTP）記憶體及其製作方法。
半導體記憶體元件，如非揮發性記憶體（NVM），已廣泛應用於各種電子元件，例如，行動電話、數位相機、個人數位助理、行動計算裝置及其他應用中。
通常，NVM可分為多次可編程（MTP）記憶體及單次可編程（OTP）記憶體。MTP記憶體可以進行多次讀寫。例如，EEPROM及快閃記憶體設計有相應的電路，以支持編程、抹除或讀取等不同的操作。OTP記憶體具有編程及讀取功能，不需要用於抹除操作的電路。
已知，單層多晶矽NVM的設計可以減少額外的製程成本。單層多晶矽NVM係以單一層的多晶矽構成電荷儲存浮置閘極。由於單層多晶矽NVM與一般CMOS製程相容，因此常應用於嵌入式記憶體領域、混合模式電路及微控制器（如系統單晶片，SOC）中的嵌入式非揮發性記憶體。
此外，已知通過熱電子注入技術（也稱為通道熱電子或CHE編程）可實現記憶體單元的編程，經由抹除閘極的FN隧穿可以抹除記憶體單元。現有技術的MTP記憶體由於寄生電容而降低了抹除效率。
本發明的主要目的在提供具有抹除閘極及較佳抹除效率的單層多晶非揮發性記憶體（NVM）。
根據本發明一實施例，提供一種非揮發性記憶體單元，包含有一半導體基底，具有一第一導電型；一第一氧化物界定（OD）區域，設於該半導體基底中；一第一氧化物界定（OD）區域，用於形成一抹除閘極（EG）區，與該第一OD區域相間隔設置於該半導體基底中；一溝渠絕緣區域，隔離該第一OD區域與該第二OD區域；一選擇電晶體，設置在該第一OD區域上；一浮置閘極電晶體，串聯至該選擇閘極，設置在該第一OD區域上，其中該浮置閘極電晶體包含一浮置閘極，位於該第一OD區域上；一浮置閘極延伸部，連續的從該浮置閘極延伸至該第二OD區域；以及一淺接面擴散區，具有一第二導電型，直接設於該浮置閘極延伸部正下方的該第二OD區域中。
根據本發明一實施例，該選擇電晶體及該浮置閘極電晶體皆為PMOS電晶體，且該選擇電晶體及該浮置閘極電晶體皆設置在一N型井中。
根據本發明一實施例，該浮置閘極延伸部越過該第一OD區域與該第二OD區域之間的該溝渠絕緣區域，其中該浮置閘極延伸部與該第二OD區域部分重疊，如此與該EG區域電容耦合。其中該EG區域係電耦合至一抹除線。
根據本發明一實施例，其中另包含一重摻雜區，具有該第二導電型，位於該第二OD區域內，且靠近該浮置閘極延伸部。
根據本發明一實施例，其中另包含一輕摻雜汲極（LDD）區，具有該第二導電型，設於該第二OD區域內，且介於該淺接面擴散區與該重摻雜區之間。
根據本發明一實施例，該淺接面擴散區具有一接面深度，較該重摻雜區的接面深度淺。該淺接面擴散區的摻雜濃度小於該重摻雜區的摻雜濃度。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。
當然，亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文的細節描述不應被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
在本技術領域中，用語“氧化物界定（OD）區域”（“OD”區域有時被稱為“氧化物界定”區域或“氧化物定義”區域）通常指基底的矽主表面上除了局部氧化矽（LOCOS）或淺溝槽絕緣（STI）區域之外的區域。用語“氧化物界定（OD）區域”也通常指“主動區域（active area）”，即用來形成及操作諸如電晶體等主動電路元件的區域。
第1圖為根據本發明一實施例所繪示的單層多晶矽非揮發性記憶體（NVM）單元的例示性佈局的平面示意圖。第2圖是沿第1圖的切線I-I’所示的剖面示意圖。第3圖是沿第1圖的切線II-II’所示的剖面示意圖。所例示的NVM單元結構可以應用於多次可編程（MTP）記憶體單元。應當理解，本發明可以應用於其他記憶體元件。
如第1圖所示，兩個NVM單元C1 及C2 分別被製作在兩個隔離的氧化物界定（OD）區域100a及100b上。通過形成在第一導電型半導體基底100，例如P型摻雜矽基底（P-Sub），的主表面中的溝渠絕緣區域110，OD區域100a與OD區域100b彼此間隔且電性隔離。根據本發明實施例，溝渠絕緣區域110可以是淺溝渠絕緣（STI）區域，但不限於此。
根據本發明實施例，NVM單元C1 與NVM單元C2 鏡像對稱。為簡化說明，以下將僅詳細地描述NVM單元C1 。應當理解，第1圖中的佈局僅供例示參考。本發明可以適用於其他佈局設計。
如第1圖及第2圖所示，根據本發明實施例，OD區域100a與OD區域100b可以形成在第二導電型的離子井101內，例如N型井（NW）。根據另一實施例，可以在半導體基底100中提供一深N型井，並且可以在深N型井內形成離子井101。NVM單元C1 包括一選擇電晶體21與一浮置閘極電晶體22，浮置閘極電晶體22串聯連接到選擇電晶體21。串聯的選擇電晶體21及浮置閘極電晶體22可以直接形成在OD區域100a上。
根據本發明實施例，選擇電晶體21可以是PMOS電晶體，並且包括形成在N型井101中的一源極摻雜區121、與源極摻雜區121間隔開的一共用摻雜區122、靠近源極摻雜區121與共用摻雜區122之間的半導體基底100的主表面的一選擇閘極通道區域210、一選擇閘極（SG）212，位於選擇閘極通道區域210上，並耦合到字元線（WL），以及一閘極介電層211，介於選擇閘極212與選擇閘極通道區域210之間。側壁子213可以形成在選擇閘極212的相對側壁上。
根據本發明實施例，源極摻雜區121及共用摻雜區122可以具有第一導電型。例如，源極摻雜區121及共用摻雜區122可以是P+ 摻雜區。根據本發明實施例，源極摻雜區121可以電耦合到一源極線SL。
浮置閘極電晶體22係直接形成在OD區域100a上。浮置閘極電晶體22通過共用摻雜區122串聯耦合到選擇電晶體21。共用摻雜區122由浮置閘極電晶體22及選擇電晶體21共用，從而形成兩個串聯在一起的電晶體21及22，在此實施例中，為兩個串聯的PMOS電晶體。
浮置閘極電晶體22包括在OD區域100a上的浮置閘極（FG）222。根據本發明實施例，浮置閘極222由單層多晶矽構成，例如N+ 摻雜多晶矽或P+ 摻雜多晶矽。根據本發明實施例，浮置閘極222是單層多晶矽閘極。也就是說，浮置閘極222上沒有堆疊其它的多晶矽閘極。根據本發明實施例，浮置閘極電晶體22用作NVM單元C1 的電荷儲存元件。根據本發明實施例，字元線（WL）可以是直線形的導電圖案並且沿著第一方向或參考x軸延伸。根據本發明實施例，與OD區域直接重疊的字元線WL的部分即為選擇閘極。
浮置閘極電晶體22還包括在浮置閘極（FG）222的一側上的共用摻雜區122、在浮置閘極222與共用摻雜區122相反的另一側的汲極摻雜區123、共用摻雜區122與汲極摻雜區123之間的浮置閘極通道區域220，以及浮置閘極222與浮置閘極通道區域220之間的閘極介電層221。側壁子223可以形成在浮置閘極222的相對側壁上。
根據本發明實施例，汲極摻雜區123可以具有第一導電型。例如，汲極摻雜區123可以是P+ 摻雜區，並且可以電耦合到一位元線BL。
根據本發明實施例，如第2圖所示，閘極介電層221的厚度可以與閘極介電層211的厚度相等。根據本發明實施例，選擇電晶體21及浮置閘極電晶體22位於相同的N型井101中。
如第1圖及第3圖所示，根據本發明實施例，NVM單元C1 還包括從浮置閘極222連續的延伸到OD區域100c並且與抹除閘極（EG）區域30相鄰的浮置閘極延伸部222a，其與抹除線EL耦合。浮置閘極延伸部222a穿過OD區域100a與OD區域100c之間的溝渠絕緣區域110，並與OD區域100c部分重疊，以電容耦合到EG區域30。當從上往下看時，浮置閘極延伸部222a可以為細長形，並且沿著第二方向或參考y軸延伸。
根據本發明實施例，可以在OD區域100a及OD區域100c之間的溝渠絕緣區域110下方設置一第一導電型的隔離離子井102，例如P型井。EG區域30包括一第二導電型的重摻雜區302，例如與浮置閘極延伸部222a相鄰的N+ 摻雜區。輕摻雜汲極（LDD）區303，例如N型輕摻雜汲極（NLDD）區，可以設置在半導體基底100中，並且可以直接位於側壁子223下面。LDD區303與重摻雜區302鄰接。
根據本發明實施例，在半導體基底100中形成有一淺接面擴散區304。淺接面擴散區304位於浮置閘極延伸部222a的正下方並與LDD區303鄰接。根據本發明實施例，可以在浮置閘極延伸部222a及淺接面擴散區304之間形成閘極介電層221a。根據本發明實施例，重摻雜區302形成在未被浮置閘極延伸部222a覆蓋的區域中。
操作時，例如抹除操作，重摻雜區302電耦合到一抹除線電壓（VEL ）。根據本發明實施例，淺接面擴散區304係設置在EG區域30中的浮置閘極延伸部222a的正下方。本發明透過在EG區域30中導入淺接面擴散區304，提高了抹除效率。
根據本發明實施例，淺接面擴散區304具有諸如N型的第二導電型，並且具有較重摻雜區302更淺的接面深度。根據本發明實施例，淺接面擴散區304的摻雜濃度小於重摻雜區302的摻雜濃度。
舉例來說，重摻雜區302可以具有5E14〜2E15 atoms /cm3 的摻雜濃度，LDD區303可以具有5E13〜2E14 atoms /cm3 的摻雜濃度，而淺接面擴散區304摻雜濃度範圍在1E13〜1E14 atoms /cm3 之間。
第4圖至第9圖例示本發明一實施例在EG區域30中形成淺接面擴散區304的方法的剖面示意圖，其中相同的層、區域或元件沿用相同的符號來表示。第4圖至第9圖例示一種共同井法（common-well method）。
如第4圖所示，首先提供一半導體基底100，例如P型矽基底。半導體基底100包括一邏輯電路區域1與一記憶單元區域2。在邏輯電路區域1與記憶單元區域2中形成一深離子井103，例如深N型井（NDW）。溝渠絕緣區域110形成在半導體基底100中以定義出多個氧化物界定（OD）區域，包括但不限於，邏輯電路區域1內的Core P LVT、Core N LVT、Core P RVT、Core N RVT、Core P HVT、Core N HVT、MV PMOS及MV NMOS，以及記憶單元區域2中的OD區域100a與100c。
其中，符號“Core P LVT”代表具有低臨界電壓的P型核心元件的OD區域。符號“Core N LVT”代表具有低臨界電壓的N型核心元件的OD區域。符號“Core P RVT”代表具有通常臨界電壓的P型核心元件的OD區域。符號“Core N RVT”代表具有通常臨界電壓的N型核心元件的OD區域。符號“Core P HVT”代表具有高臨界電壓的P型核心元件的OD區域。符號“Core N HVT”代表具有高臨界電壓的N型核心元件的OD區域。符號“MV PMOS”與“MV NMOS”分別是中壓PMOS及中壓NMOS輸出/輸入（I/O）元件的OD區域。
應當理解，用語“低臨界電壓”，“通常臨界電壓”及“高臨界電壓”是相對的用語，並且可以根據不同半導體技術節點而變化。然而，為了清楚起見，用語“規則臨界電壓”定義為在某特定製程世代或技術節點的低臨界電壓及高臨界電壓之間的臨界電壓。
如第5圖所示，在形成深離子井之後，在以下各OD區域中形成N型井（NW）：Core P LVT、Core P RVT、Core P HVT、MV PMOS、OD區域100a，並且在以下各OD區域中形成P型井（PW）：Core N LVT，Core N RVT，Core N HVT，MV NMOS及OD區域100c。在邏輯電路區域1及記憶單元區域2中形成N型井之後，進行Vt（臨界電壓）調整佈植以在各N型井中形成摻雜區，以VTPL表示。在邏輯電路區域1及記憶單元區域2中形成P型井之後，進行Vt調整佈植以在各P型井中形成摻雜區，以VTNL表示。
如第6圖所示，在各N型井中及各P型井中分別形成VTPL及VTNL之後，接著在半導體基底100上形成光阻圖案400。光阻圖案400具有開口400a，顯露出OD區域：Core N RVT，以及開口400b，顯露出OD區域：Core N HVT。 記憶單元區域2被光阻圖案400覆蓋。隨後對顯露出的OD區域：Core N RVT及Core N HVT進行另一Vt調整佈植，從而在OD區域Core N RVT及Core N HVT中形成P型摻雜區，以VTN表示。然後去除光阻圖案400。
如第7圖所示，在半導體基底100上形成光阻圖案500。光阻圖案500具有開口500a，顯露出OD區域：Core P RVT，開口500b，顯露出OD區域：Core P HVT，以及開口500c，顯露出用於形成EG區域30的OD區域100c。接著對顯露出的OD區域：Core P RVT、Core P HVT及OD區域100c，進行另一Vt調整佈植，從而在各OD區域Core N RVT，Core N HVT及OD區域100c形成N型摻雜區，以VTP表示。然後去除光阻圖案500。
應當理解，VTN及VTP等摻雜區均被分別繪出，以清楚在圖中標示，但僅供參考說明。圖中的摻雜區並未按比例繪製，並且各摻雜區的實際接面深度在圖中未明確示出。
如第8圖所示。接下來，在半導體基底100上形成光阻圖案600。光阻圖案600具有開口600a僅顯露出OD區域：Core N HVT。接著對顯露出的OD區域：Core N HVT進行另一Vt調整佈植，從而在OD區域Core N HVT中形成P型摻雜區，以VTNH表示。然後去除光阻圖案600。
如第9圖所示，接下來，在半導體基底100上形成光阻圖案700。光阻圖案700具有開口700a，顯露出OD區域：Core P HVT，以及開口700b，顯露出OD區域100c。隨後對顯露出的OD區域：Core P HVT及OD區域100c進行另一Vt調整佈植，從而在OD區域：Core P HVT及OD區域100c中形成N型摻雜區，以VTPH表示。然後去除光阻圖案700。
根據第4圖至第9圖描述的共同井法，OD區域100c的EG區域30中的淺接面擴散區304可以由三個摻雜區組成：VTNL、VTP及VTPH。此外，如果需要，可以省略摻雜區VTP及VTPH兩者其中之一。
第10圖至第17圖為根據本發明的另一實施例所繪示的在EG區域30中形成淺接面擴散區304的例示性步驟的剖面示意圖，其中相同的層、區域及元件仍沿用相同的符號來表示。第10圖至第17圖說明了分裂井法（split-well method）。符號“IO PMOS”是指用於PMOS輸出/輸入（I/O）元件的OD區域，符號“IO NMOS”是指用於NMOS輸出/輸入（I/O）元件的OD區域。
如第10圖所示，在半導體基底100上形成光阻圖案401。光阻圖案401具有開口401a，顯露出OD區域：Core P LVT、開口401b，顯露出OD區域：Core P RVT，以及開口401c，顯露出OD區域：Core P HVT。接著對顯露出的OD區域：Core P LVT、Core P RVT、Core P HVT進行離子井佈植及隨後的Vt調整佈植，從而在OD區域Core P LVT、Core P RVT、Core P HVT中形成N型井及表示為VTPL的N型摻雜區。然後去除光阻圖案401。
如第11圖所示，在半導體基底100上形成光阻圖案402。光阻圖案402具有開口402a，顯露出OD區域：Core N LVT、開口402b，顯露出OD區域：Core N RVT，及開口402c，險露出OD區域：Core N HVT。接著對險露出的OD區域：Core N LVT、Core N RVT、Core N HVT進行離子井佈植及隨後的Vt調整佈植，從而在OD區域Core N LVT、Core N RVT、Core N HVT中形成P型井及表示為VTNL的P型摻雜區。然後去除光阻圖案402。
如第12圖所示，在形成核心N型井及核心P型井之後，接著在半導體基底100上形成光阻圖案403。光阻圖案403具有開口403a，顯露出OD區域：IO PMOS、開口403b，顯露出記憶單元區域2中的OD區域100a。接著對顯露出的OD區域：IO PMOS及OD區域100a進行離子井佈植及隨後的Vt調整佈植，從而在OD區域：IO PMOS及OD區域100a形成N型井（IONW）及表示為IOPvt的N型摻雜區。然後去除光阻圖案403。
如第13圖所示，在形成IONW之後，在半導體基底100上形成光阻圖案404。光阻圖案404具有開口404a，顯露出OD區域：IO NMOS、開口404b，顯露出記憶單元區域2中的OD區域100c。接著對顯露出的OD區域：IO NMOS及OD區域100c進行離子井佈植及隨後的Vt調整佈植，如此在OD區域：IO NMOS及OD區域100c中形成P型井（IOPW）及表示為IONvt的P型摻雜區。然後去除光阻圖案404。
如第14圖所示，在形成IONW及IOPW之後，在半導體基底100上形成光阻圖案501。光阻圖案501具有開口501a，顯露出OD區域：Core N RVT、開口501b，顯露出OD區域：Core N HVT。接著對顯露出的OD區域：Core N RVT及Core N HVT進行Vt調整佈植，從而在OD區域Core N RVT及Core N HVT中形成表示為VTN的P型摻雜區。然後去除光阻圖案501。
如第15圖所示，在半導體基板100上形成光阻圖案502。光阻圖案502具有開口502a，顯露出OD區域：Core P RVT、開口502b，顯露出OD區域：Core P HVT、開口502c，顯露出OD區域：Core P HVT，開口502c，顯露出用於形成EG區域30的OD區域100c。接著對顯露的OD區域：Core P RVT、Core P HVT、OD區域100c進行另一Vt調整佈植，從而在OD區域：Core P RVT、Core P HVT、OD區域100c中形成表示為VTP的N型摻雜區。然後去除光阻圖案502。
如第16圖所示，接下來，在半導體基底100上形成光阻圖案601。光阻圖案601具有開口601a，顯露出OD區域：Core N HVT。接著對顯露出的OD區域：Core N HVT進行另一Vt調整佈植，從而在OD區域Core N HVT中形成表示為VTNH的P型摻雜區。然後去除光阻圖案601。
如第17圖所示，接下來，在半導體基底100上形成光阻圖案602。光阻圖案602具有開口602a，顯露出OD區域：Core P HVT，開口602b，顯露出OD區域100c。接著對顯露出的OD區域：Core P HVT及OD區域100c進行另一Vt調整佈植，從而在OD區域：Core P HVT及OD區域100c中形成表示為VTPH的N型摻雜區。然後去除光阻圖案602。
根據第10圖至第17圖所述的分裂井法，OD區域100c的EG區域30中的淺接面擴散區304可以由三個摻雜區組成：IONvt、VTP及VTPH。此外，如果需要，可以省略摻雜區（VTP及VTPH）兩者其中之一。
在形成VTPH之後，在各OD區域中形成一多晶矽閘極結構。然後在OD區域形成LDD區域。在形成LDD區之後，在閘極結構的側壁上形成側壁子，然後可繼續形成N+ 或P+ 源極/汲極摻雜區。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧邏輯電路區域
2‧‧‧記憶單元區域
21‧‧‧選擇電晶體
22‧‧‧浮置閘極電晶體
30‧‧‧抹除閘極（EG）區域
100‧‧‧半導體基底
100a、100b、100c‧‧‧氧化物界定（OD）區域
101‧‧‧離子井（N型井）
102‧‧‧隔離離子井
103‧‧‧深離子井（NDW）
110‧‧‧溝渠絕緣區域
121‧‧‧源極摻雜區
122‧‧‧共用摻雜區
123‧‧‧汲極摻雜區
210‧‧‧選擇閘極通道區域
211‧‧‧閘極介電層
212‧‧‧選擇閘極
213‧‧‧側壁子
220‧‧‧浮置閘極通道區域
221‧‧‧閘極介電層
221a‧‧‧閘極介電層
222‧‧‧浮置閘極
222a‧‧‧浮置閘極延伸部
223‧‧‧側壁子
302‧‧‧重摻雜區
303‧‧‧輕摻雜汲極（LDD）區
304‧‧‧淺接面擴散區
400、500、600、700‧‧‧光阻圖案
401、402、403、404、501、502、601、602‧‧‧光阻圖案
400a、400b 、500a、500b、500c、600a、700a、700b‧‧‧開口
401a、401b、401c、402a、402b、402c、403a、403b、404a、404b、501a、501b、502a、502b、502c、601a、602a、602b‧‧‧開口
C1、C2‧‧‧NVM單元
P-Sub‧‧‧P型摻雜矽基底
BL‧‧‧位元線
EL‧‧‧抹除線
FG‧‧‧浮置閘極
SG‧‧‧選擇閘極
SL‧‧‧源極線
WL‧‧‧字元線
VEL‧‧‧抹除線電壓
NW‧‧‧N型井
PW‧‧‧P型井
Core P LVT‧‧‧具有低臨界電壓的P型核心元件的OD區域
Core N LVT‧‧‧具有低臨界電壓的N型核心元件的OD區域
Core P RVT‧‧‧具有通常臨界電壓的P型核心元件的OD區域
Core N RVT‧‧‧具有通常臨界電壓的N型核心元件的OD區域
Core P HVT‧‧‧具有高臨界電壓的P型核心元件的OD區域
Core N HVT‧‧‧具有高臨界電壓的N型核心元件的OD區域
MV PMOS‧‧‧中壓PMOS輸出/輸入（I/O）元件的OD區域
MV NMOS‧‧‧中壓NMOS輸出/輸入（I/O）元件的OD區域
IO PMOS‧‧‧用於PMOS輸出/輸入（I/O）元件的OD區域
IO NMOS‧‧‧用於NMOS輸出/輸入（I/O）元件的OD區域
IONW‧‧‧N型井
IOPW‧‧‧P型井
VTPL、VTNL、VTN、VTP、VTNH、VTPH‧‧‧摻雜區
IOPvt‧‧‧N型摻雜區
IONvt‧‧‧P型摻雜區
所附圖式係提供對實施例的進一步理解，並且被併入並構成本說明書的一部分。所附圖式用以例示部分實施例，並用於解釋其原理。在所附圖式中： 第1圖為根據本發明一實施例所繪示的單層多晶矽非揮發性記憶體（NVM）單元的例示性佈局的平面示意圖。 第2圖是沿第1圖的切線I-I’所示的剖面示意圖。 第3圖是沿第1圖的切線II-II’所示的剖面示意圖。 第4圖至第9圖例示本發明一實施例在EG區域中形成淺接面擴散區的方法的剖面示意圖。 第10圖至第17圖為根據本發明的另一實施例所繪示的在EG區域中形成淺接面擴散區的例示性步驟的剖面示意圖。 應該注意的是，所附圖式僅供例示說明。為方便說明及為求清楚，部分附圖的相對尺寸及比例係被放大或縮小。通常，相同的附圖標記在各不同實施例中表示對應或相似特徵。

Claims (19)

  1. 一種非揮發性記憶體單元，包含有： 一半導體基底，具有一第一導電型； 一第一氧化物界定（OD）區域，設於該半導體基底中； 一第一氧化物界定（OD）區域，用於形成一抹除閘極（EG）區，與該第一OD區域相間隔設置於該半導體基底中； 一溝渠絕緣區域，隔離該第一OD區域與該第二OD區域； 一選擇電晶體，設置在該第一OD區域上； 一浮置閘極電晶體，串聯至該選擇閘極，設置在該第一OD區域上，其中該浮置閘極電晶體包含一浮置閘極，位於該第一OD區域上； 一浮置閘極延伸部，連續的從該浮置閘極延伸至該第二OD區域；以及 一淺接面擴散區，具有一第二導電型，直接設於該浮置閘極延伸部正下方的該第二OD區域中。
  2. 如請求項1所述的非揮發性記憶體單元，其中該選擇電晶體及該浮置閘極電晶體皆為PMOS電晶體，且該選擇電晶體及該浮置閘極電晶體皆設置在一N型井中。
  3. 如請求項2所述的非揮發性記憶體單元，其中該第一導電型為P型，該第二導電型為N型。
  4. 如請求項1所述的非揮發性記憶體單元，其中另包含一隔離離子井，具有該第一導電型，設於該溝渠絕緣區域下方。
  5. 如請求項1所述的非揮發性記憶體單元，其中該浮置閘極延伸部越過該第一OD區域與該第二OD區域之間的該溝渠絕緣區域，其中該浮置閘極延伸部與該第二OD區域部分重疊，如此與該EG區域電容耦合。
  6. 如請求項5所述的非揮發性記憶體單元，其中該EG區域係電耦合至一抹除線。
  7. 如請求項1所述的非揮發性記憶體單元，其中另包含一重摻雜區，具有該第二導電型，位於該第二OD區域內，且靠近該浮置閘極延伸部。
  8. 如請求項7所述的非揮發性記憶體單元，其中另包含一輕摻雜汲極（LDD）區，具有該第二導電型，設於該第二OD區域內，且介於該淺接面擴散區與該重摻雜區之間。
  9. 如請求項8所述的非揮發性記憶體單元，其中該淺接面擴散區具有一接面深度，較該重摻雜區的接面深度淺。
  10. 如請求項9所述的非揮發性記憶體單元，其中該淺接面擴散區的摻雜濃度小於該重摻雜區的摻雜濃度。
  11. 如請求項10所述的非揮發性記憶體單元，其中該重摻雜區的摻雜濃度介於5E14〜2E15 atoms /cm3 ，該LDD區的摻雜濃度介於5E13〜2E14 atoms /cm3 ，而該淺接面擴散區的摻雜濃度介於1E13〜1E14 atoms /cm3 。
  12. 如請求項2所述的非揮發性記憶體單元，其中該選擇電晶體包括在N型井中的第一導電型的源極摻雜區、第一導電型的共用摻雜區、該源極摻雜區及該共用摻雜區之間的選擇閘極通道區、位於該選擇閘極通道區上的選擇閘極，以及該選擇閘極與該選擇閘極通道區之間的選擇閘極介電層。
  13. 如請求項12所述的非揮發性記憶體單元，其中該源極摻雜區係電耦合至一源極線。
  14. 如請求項12所述的非揮發性記憶體單元，其中該浮置閘極電晶體還包括該共用摻雜區、第一導電型的汲極摻雜區、該共用摻雜區與該汲極摻雜區之間的浮置閘極通道區，以及該浮置閘極與該浮置閘極通道區之間的浮置閘極介電層。
  15. 如請求項14所述的非揮發性記憶體單元，其中該汲極摻雜區電耦合到一位元線。
  16. 一種在記憶體元件的抹除閘極區中形成擴散區域的方法，包括： 提供其上具有邏輯電路區域及記憶單元區域的半導體基底，其中邏輯電路區域包括用於形成通常臨界電壓P型核心元件的氧化物界定（OD）區域，以及用於形成高臨界電壓P型核心元件的OD區域，其中該記憶單元區域包括用於形成該抹除閘極區的OD區域；以及 對用於形成通常臨界電壓P型核心元件的OD區域、用於形成高臨界電壓P型核心元件的OD區域及用於形成該抹除閘極區的OD區域進行一第一臨界電壓調整佈植，由此在其中形成第一N型摻雜區，及對用於形成高臨界電壓P型核心元件的OD區域及用於形成該抹除閘極區的OD區域進行一第二臨界電壓調整佈植，由此在其中形成第二N型摻雜區。
  17. 如請求項16所述的在記憶體元件的抹除閘極區中形成擴散區域的方法，其中該半導體基底為一P型矽基底。
  18. 如請求項16所述的在記憶體元件的抹除閘極區中形成擴散區域的方法，其中另包含： 於該用於形成該抹除閘極區的OD區域內形成一抹除閘極區。
  19. 如請求項18所述的在記憶體元件的抹除閘極區中形成擴散區域的方法，其中該P型井係形成於一深N型井中。
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