TWI593052B - 半導體元件及其製造方法 - Google Patents
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Description
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶體元件及其製造方法
記憶體元件具有可多次進行資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點， 因此已成為個人電腦和電子設備所廣泛採用的一種半導體元件。
隨著積體電路積極度的提升，元件之尺寸也愈來愈小。伴隨而來的問題就是因溝渠過高的深寬比(Aspect ratio)而造成介電層填入溝渠內之填溝不完全。另外，半導體製程的後段製程如金屬層間介電層沉積、金屬沉積、化學機械研磨、蝕刻和清潔等製程中，記憶體元件內部可能產生正電性的移動電荷。記憶體元件可能吸收上述移動電荷而使臨界電壓改變，影響記憶體的保存功能。
本發明提供一種半導體元件及其製造方法，其介電層具有良好的溝填能力，且可吸附移動電荷，提升記憶體的保存功能。
本發明的半導體元件包括位於基底上的記憶體、未摻雜介電層以及吸附層。記憶體包括閘極結構。未摻雜介電層位於基底上並覆蓋所述記憶體。吸附層位於未摻雜介電層上。吸附層的底面高於所述閘極結構的頂面。
在本發明的一實施例中，上述的半導體元件更包括金屬矽化物阻擋層，位於閘極結構和未摻雜介電層之間。
在本發明的一實施例中，上述的的半導體元件更包括蝕刻停止層，位於基底和未摻雜介電層之間以及金屬矽化物阻擋層和未摻雜介電層之間。
在本發明的一實施例中，上述的半導體元件更包括位於吸附層上的介電層。
在本發明的一實施例中，上述的半導體元件的未摻雜介電層的材料包括未摻雜矽玻璃。
在本發明的一實施例中，上述的半導體元件的吸附層的材料包括磷矽玻璃、硼磷矽玻璃或其組合。
本發明的半導體元件包括位於基底上的記憶體、未摻雜介電層以及吸附襯層。記憶體包括閘極結構。吸附襯層位於基底上並覆蓋記憶體。未摻雜介電層位於吸附襯層上。
在本發明的一實施例中，上述的半導體元件更包括金屬矽化物阻擋層，位於閘極結構和吸附襯層之間。
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在本發明的一實施例中，上述的半導體元件更包括位於未摻雜介電層上的介電層。
在本發明的一實施例中，上述的半導體元件的未摻雜介電層的材料包括未摻雜矽玻璃。
在本發明的一實施例中，上述的半導體元件的吸附襯層的材料包括磷矽玻璃、硼磷矽玻璃或其組合。
本發明的半導體元件的製造方法，包括於基底上形成記憶體、未摻雜介電層以及吸附層。首先於基底上形成記憶體，記憶體包括閘極結構。於基底上形成未摻雜介電層並覆蓋記憶體。於未摻雜介電層上形成吸附層，吸附層的底面高於閘極結構的頂面。
在本發明的一實施例中，上述的半導體元件的製造方法中於吸附層形成後，更包括於吸附層上形成介電層。
本發明的半導體元件的製造方法，包括於基底上形成記憶體、未摻雜介電層以及吸附層。首先於基底上形成記憶體，記憶體包括閘極結構。於閘極結構和基底上形成吸附襯層，其中吸附襯層覆蓋閘極結構和基底。於吸附襯層上形成未摻雜介電層。
在本發明的一實施例中，上述的半導體元件的製造方法中於未摻雜介電層形成後，更包括於未摻雜介電層上形成介電層。
基於上述，本發明的吸附層或吸附襯層可阻障來自後段製程中的移動電荷，因此可以保護記憶體的電荷儲存結構不受電荷影響，藉此穩定記憶體的保存電荷功能而獲得更穩定的資料存取。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A 至圖1D 為依照本發明的第一實施例所繪示的半導體元件製造方法的流程圖。圖2 是依照圖1A 所繪示的結構的上視圖。
首先，請參照圖1A，於基底100上形成半導體元件。半導體元件可以是N型金氧半電晶體(NMOS)、P型金氧半電晶體(PMOS)或互補式金氧半電晶體(CMOS)。在一示範實施例中，上述半導體元件構成記憶體10。基底100可由半導體材料構成，例如是矽。基底100也可以由化合物半導體材料構成，例如是砷化鎵。基底100中可以形成井區。井區例如是N型井區或是P型井區。在本實施例中，記憶體10包括選擇電晶體101以及記憶單元102。選擇電晶體101包括閘極結構109以及摻雜區103。閘極結構109包括閘介電層110與閘極112。閘極112的材料例如是摻雜多晶矽。閘介電層110在閘極112與基底100之間。閘介電層110的材料例如是氧化矽或高介電常數材料。摻雜區103在閘極112兩旁的基底100中。摻雜區103可以是N型摻雜區或P型摻雜區，摻雜區103可作為源極或汲極。
記憶單元102包括閘極結構104以及摻雜區103。閘極結構104自基底100往上依序包括穿隧介電層106以及電荷儲存結構108。穿隧介電層106的材料例如是氧化矽或高介電常數材料。在本實施例中，電荷儲存結構108為浮置閘極。浮置閘極的材料例如是經摻雜的多晶矽。摻雜區103位於閘極結構104兩旁的基底100中。在一實施例中，摻雜區103位於閘極結構104和閘極結構109之間的基底100中。在一實施例中，記憶體10還可以包括間隙壁107，其形成於閘極結構109以及閘極結構104的側壁上。
由於金屬矽化物可降低接面接觸電阻、閘極電阻，進而提高整個元件的驅動電流、反應時間或電路的操作速度，因此被廣泛地應用於半導體元件的製程中。然而，對於主要功能為保存電荷的記憶單元的閘極結構而言，並沒有形成金屬矽化物層的必要。因此，在本發明實施例中，於記憶體10形成之後，可形成覆蓋記憶單元102的金屬矽化物阻擋層114。金屬矽化物阻擋層114的材料為介電材料，例如是氧化矽、氮化矽或其組合，形成的方法例如是化學氣相沉積法。依照圖1A所述之方法形成之結構的上視圖如圖2所示。
接著，請參照圖1B，在本實施例中，金屬矽化物阻擋層114沒有覆蓋選擇電晶體101。在沒有覆蓋金屬矽化物阻擋層114的閘極112以及摻雜區103上可形成金屬矽化物層115。在另一些實施例中，金屬矽化物阻擋層114還可以覆蓋部份的選擇電晶體101。在一些實施例中，在形成金屬矽化物阻擋層114之後，於基底100上形成蝕刻停止層116。蝕刻停止層116的材料例如是氮化矽、氮氧化矽或其組合，形成的方法例如是化學氣相沉積法。
之後，請參照圖1C，於基底100上形成未摻雜介電層118。未摻雜介電層118覆蓋閘極結構104與閘極結構109，並且填滿閘極結構104與閘極結構109之間的間隙。更具體地說，在閘極結構104與閘極結構109上以及摻雜區103上的未摻雜介電層118的頂面均高於閘極結構104與閘極結構109的頂面。在一實施例中，未摻雜介電層118的厚度介於1000Å至2000Å之間。形成未摻雜介電層118的方法例如是利用高深寛比製程(high aspect ratio process)來沉積介電材料。高深寬比製程例如是四乙基氧化矽烷/臭氧化學氣相沈積製程、高深寬比化學氣相沈積製程、加強型高深寬比化學氣相沈積製程或可流動氧化物化學氣相沈積製程。介電材料例如是未摻雜矽玻璃。在一些實施例中，四乙基氧化矽烷/臭氧化學氣相沈積製程可透過調整臭氧對四乙氧基矽烷的比例，來增加高深溝渠中介電材料沉積的均勻度，使介電材料可以完全填入閘極結構104與閘極結構109之間的間隙。在未摻雜介電層118形成之後，可選擇性地對未摻雜介電層118進行回火製程。回火製程的方法例如是爐管回火或是快速熱回火。在一些實施例中，形成未摻雜介電層118的方法還可以包括在回火製程後進行化學機械研磨製程(CMP)，使未摻雜介電層118的頂面平整。
之後，於未摻雜介電層118上形成吸附層120。由於在閘極結構104上以及源極區與汲極區103上的未摻雜介電層118的頂面均高於閘極結構104的頂面，因此，在閘極結構104上以及摻雜區103上的吸附層120的底面會高於閘極結構104的頂面。在一實施例中，吸附層120的厚度介於1000Å至6000Å之間。在另一實施例中，吸附層120的厚度介於2000Å至6000Å之間。在又一實施例中，吸附層120的厚度介於3000Å至6000Å之間。吸附層120的材料與未摻雜介電層118不同。吸附層120可以吸附正電性離子或其他游離電荷，避免電荷儲存結構108吸收到上述移動電荷，而影響其電荷儲存功能。吸附層120的材料包括吸附介電材料，其可以是含磷的介電材料，例如是磷矽玻璃、硼磷矽玻璃或其組合。在磷矽玻璃、硼磷矽玻璃中，由於矽與磷的鍵結數不同，磷具有額外的非鍵結的氧，因此，易於吸附正電性離子(例如是鈉)或其他游離電荷。吸附層120的形成方法可以採用化學氣相沉積法，例如是電漿增益型化學氣相沉積法(PECVD)、低壓化學氣相沉積法(LPCVD)或高密度電漿化學氣相沉積法(HDPCVD)。在形成吸附層120後，也可選擇性進行回火製程。回火製程的方法例如是爐管回火或是快速熱回火。在一些實施例中，形成吸附層120的方法還可以包括在回火製程後進行化學機械研磨製程，使吸附層120的頂面平整。
請繼續參照圖1C，在形成吸附層120之後，可以選擇性地於吸附層120上形成介電層122。形成介電層122的方法和材料並沒有特別限制，只要能夠使介電層122、吸附層120與未摻雜介電層118的總厚度符合需求即可。
在一實施例中，介電層122形成後可以進行選擇性的回火製程。回火製程的方法例如是爐管回火或快速熱回火。在一些實施例中，形成介電層122的方法還可以包括在回火製程後進行化學機械研磨製程，使介電層122的頂面平整。在一實施例中，未摻雜介電層118、吸附層120以及介電層122做為內層介電層135。
接著，請參照圖1D，在內層介電層135中形成接觸窗開口(未繪示)。之後，於接觸窗開口中形成阻障層138，之後再填入導電材料並進行化學機械研磨製程來形成插塞140。在一些實施例中，阻障層138和插塞140構成接觸窗142。之後，可以繼續進行一般熟知的後續製程，例如形成導線、金屬層間介電層以及介層窗，以完成金屬內連線的製作。
圖3是依照本發明的第二實施例所繪示的半導體元件的剖面示意圖。請參照圖3，本發明的第二實施例的半導體元件與第一實施例的半導體元件的差異在於：在本實施例中並未形成吸附層120而是在蝕刻停止層116上覆蓋吸附襯層124，以取代吸附層120吸收游離電荷的功能。
本發明的第二實施例的半導體元件的製造方法如下所述：在形成金屬矽化物阻擋層114和蝕刻停止層116之後，且於形成未摻雜介電層118之前，於基底100上形成吸附襯層124。而且，在形成未摻雜介電層118之後，不形成吸附層120，而於未摻雜介電層118上直接形成介電層122。換言之，內層介電層135包括吸附襯層124、未摻雜介電層118以及介電層122。在一實施例中，吸附襯層124覆蓋記憶單元102的閘極結構104、選擇電晶體101的閘極結構109和摻雜區103上的蝕刻停止層116。在一實施例中，吸附襯層124可以是一層覆蓋蝕刻停止層116的共形層(conformal layer)。吸附襯層124的厚度例如是介於100Å至600Å之間。吸附襯層124的材料可以與吸附層120相同或相異。吸附襯層124的材料包括吸附介電材料，其可以是含磷的介電材料，例如是磷矽玻璃、硼磷矽玻璃或其組合。吸附襯層124可以吸附正電性離子或其他游離電荷，避免電荷儲存結構108吸收到上述移動電荷，而影響其電荷儲存功能。吸附襯層124形成後，可選擇性地對吸附襯層124進行回火製程。回火製程的方法例如是爐管回火或是快速熱回火。
圖4至圖5分別繪示為本發明中第三與第四實施例的半導體元件的剖面示意圖。
請參照圖4至圖5，本發明的第三實施例及第四實施例分別與第一實施例及第二實施例相似，其差異在於：以ONO結構132取代閘極結構104中的浮置閘極來做為電荷儲存結構。在ONO結構132中，自基底100由下而上之O為底氧化矽層126；N為電荷儲存結構108，例如是氮化矽層；O為頂氧化矽層128。ONO結構的形成方法例如是化學氣相沉積法、熱氧化法等。此外，閘極130形成於ONO結構132之上。
綜上所述，本發明的實施例的半導體元件的內層介電層包括使用高寬深比製程形成的介電層，因此，具有良好的溝填能力，可避免填溝不完全的情況發生。此外，吸附襯層或吸附層相對於介電層的位置和厚度可根據不同實施例作調整，使吸附層或吸附襯層在不影響元件整體的電性平衡的況下發揮吸附或阻障電荷的功能，可吸附或阻擋製程中產生的正電性離子或其他游離電荷，藉此確保電荷儲存結構中的電荷不受移動電荷影響，穩定記憶體資料保存的功能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體
100‧‧‧基底
101‧‧‧選擇電晶體
102‧‧‧記憶單元
103‧‧‧摻雜區
104、109‧‧‧閘極結構
106‧‧‧穿隧介電層
107‧‧‧間隙壁
108‧‧‧電荷儲存結構
110‧‧‧閘介電層
112、130‧‧‧閘極
114‧‧‧金屬矽化物阻擋層
115‧‧‧金屬矽化物層
116‧‧‧蝕刻停止層
118‧‧‧未摻雜介電層
120‧‧‧吸附層
122‧‧‧介電層
124‧‧‧吸附襯層
126‧‧‧底氧化矽層
128‧‧‧頂氧化矽層
132‧‧‧ONO結構
135‧‧‧內層介電層
138‧‧‧阻障層
140‧‧‧插塞
142‧‧‧接觸窗
100‧‧‧基底
101‧‧‧選擇電晶體
102‧‧‧記憶單元
103‧‧‧摻雜區
104、109‧‧‧閘極結構
106‧‧‧穿隧介電層
107‧‧‧間隙壁
108‧‧‧電荷儲存結構
110‧‧‧閘介電層
112、130‧‧‧閘極
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115‧‧‧金屬矽化物層
116‧‧‧蝕刻停止層
118‧‧‧未摻雜介電層
120‧‧‧吸附層
122‧‧‧介電層
124‧‧‧吸附襯層
126‧‧‧底氧化矽層
128‧‧‧頂氧化矽層
132‧‧‧ONO結構
135‧‧‧內層介電層
138‧‧‧阻障層
140‧‧‧插塞
142‧‧‧接觸窗
圖1A 至圖1D 是依照本發明的第一實施例所繪示的半導體元件的製造方法的剖面示意圖。 圖2 是依照圖1A 所繪示的結構的上視圖。 圖3 是依照本發明的第二實施例所繪示的半導體元件的剖面示意圖。 圖4 是依照本發明的第三實施例所繪示的半導體元件的剖面示意圖。 圖5 是依照本發明的第四實施例所繪示的半導體元件的剖面示意圖。
10‧‧‧記憶體
100‧‧‧基底
101‧‧‧選擇電晶體
102‧‧‧記憶單元
103‧‧‧摻雜區
104、109‧‧‧閘極結構
106‧‧‧穿隧介電層
107‧‧‧間隙壁
108‧‧‧電荷儲存結構
110‧‧‧閘介電層
112‧‧‧閘極
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115‧‧‧金屬矽化物層
116‧‧‧蝕刻停止層
118‧‧‧未摻雜介電層
120‧‧‧吸附層
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135‧‧‧內層介電層
138‧‧‧阻障層
140‧‧‧插塞
142‧‧‧接觸窗
Claims (15)
- 一種半導體元件，包括：記憶體，位於基底上，所述記憶體包括閘極結構；未摻雜介電層，位於所述基底上並覆蓋所述記憶體；吸附層，位於所述未摻雜介電層上，其中所述吸附層的底面高於所述閘極結構的頂面；以及金屬矽化物阻擋層，位於所述閘極結構和所述未摻雜介電層之間。
- 如申請專利範圍第1項所述的半導體元件，更包括蝕刻停止層，位於所述基底和所述未摻雜介電層之間以及所述金屬矽化物阻擋層和所述未摻雜介電層之間。
- 如申請專利範圍第1項所述的半導體元件，更包括介電層，位於所述吸附層上。
- 如申請專利範圍第1項所述的半導體元件，其中所述未摻雜介電層的材料包括未摻雜矽玻璃。
- 如申請專利範圍第1項所述的半導體元件，其中所述吸附層的材料包括磷矽玻璃、硼磷矽玻璃或其組合。
- 一種半導體元件，包括：記憶體，位於基底上，所述記憶體包括閘極結構；吸附襯層，位於所述基底上並覆蓋所述記憶體；以及未摻雜介電層，位於所述吸附襯層上。
- 如申請專利範圍第6項所述的半導體元件，更包括金屬矽化物阻擋層，位於所述閘極結構和所述吸附襯層之間。
- 如申請專利範圍第7項所述的半導體元件，更包括蝕刻停止層，位於所述基底和所述吸附襯層之間以及所述金屬矽化物阻擋層和所述吸附襯層之間。
- 如申請專利範圍第6項所述的半導體元件，更包括介電層，位於所述未摻雜介電層上。
- 如申請專利範圍第6項所述的半導體元件，其中所述未摻雜介電層的材料包括未摻雜矽玻璃。
- 如申請專利範圍第6項所述的半導體元件，其中所述吸附襯層的材料包括磷矽玻璃、硼磷矽玻璃或其組合。
- 一種半導體元件的製造方法，包括：於基底上形成記憶體，所述記憶體包括閘極結構；於所述閘極結構上形成金屬矽化物阻擋層；於所述基底上形成未摻雜介電層，其中所述未摻雜介電層覆蓋所述記憶體；以及於所述未摻雜介電層上形成吸附層，其中所述吸附層的底面高於所述閘極結構的頂面。
- 如申請專利範圍第12項所述的半導體元件的製造方法，其中於所述吸附層形成後，更包括於所述吸附層上形成介電層。
- 一種半導體元件的製造方法，包括：於基底上形成記憶體，所述記憶體包括閘極結構；於所述閘極結構和所述基底上形成吸附襯層，其中所述吸附襯層覆蓋所述閘極結構和所述基底；以及於所述吸附襯層上形成未摻雜介電層。
- 如申請專利範圍第14項所述的半導體元件的製造方法，其中於所述未摻雜介電層形成後，更包括於所述未摻雜介電層上形成介電層。
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