TWI613795B - 非揮發性記憶體單元結構、非揮發性記憶體陣列結構以及製作非揮發性記憶體單元結構之方法 - Google Patents

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Abstract

一種非揮發性記憶體單元結構,包含具有第一導電類型之半導體基底、具有第二導電類型之第一井區、浮置閘極電晶體以及抹除閘極區。第一井區設置於半導體基底之第一主動區上。抹除閘極區設置於半導體基底之第二主動區上,且抹除閘極包含第一摻雜區和至少一具有第二導電類型之第二摻雜區。第一摻雜區設置於半導體基底中,且覆蓋第二主動區,第二摻雜區設置於第一摻雜區中。第一摻雜區包覆第二摻雜區,且第二摻雜區之摻雜濃度大於第一摻雜區之摻雜濃度。

Description

非揮發性記憶體單元結構、非揮發性記憶體陣列結構以及製作非揮發性記憶體單元結構之方法
本發明係關於一種非揮發性記憶體(Non-Volatile Memory, NVM)單元結構、非揮發性記憶體陣列結構以及製作非揮發性記憶體單元結構之方法,尤指一種電性抹除可複寫(Electrically Erasable Programmable, EEP)之非揮發性記憶體單元結構、非揮發性記憶體陣列結構以及電性抹除式可複寫之非揮發性記憶體單元結構之製作方法。
非揮發性記憶體是一種在無電力供應時仍可保留儲存資訊的記憶體,例如磁性裝置、光碟片、快閃記憶體和其他半導體類的記憶體元件。
例如,美國專利US 6,678,190揭露一種具有兩串接P型金屬氧化物半導體(p-type metal-oxide-semiconductor, PMOS)電晶體之單層多晶矽非揮發性記憶體,其中在編程時,浮置閘極不需施加偏壓,且在此布局結構中控制閘極可以省略。第一PMOS電晶體係作為選擇電晶體。第二PMOS電晶體係連接至第一PMOS電晶體。第二PMOS電晶體的一閘極係作為浮置閘極。浮置閘極可選擇性地編程或抹除以儲存預定電荷。然而,浮置閘極中的電荷無法利用電氣的方式移除。換句話說,要達到資料抹除的功能,必須利用紫外光照射非揮發性記憶體的方式來清除儲存於浮置閘極中的電荷。這類非揮發性記憶體被稱為單次編程記憶體(one time programming memory,簡稱OTP memory)。因此,設計出可多次性編程(multi-time programmable, MTP)記憶體實為目前所需。
因此,本發明之主要目的在於提供一種非揮發性記憶體單元結構、一種非揮發性記憶體陣列結構和一種製作非揮發性記憶體單元結構以解決前述問題。
根據實施例,提供了一非揮發性記憶體單元結構,非揮發性記憶體單元結構包含一半導體基底、一第一井區、一浮置閘極電晶體和一抹除閘極區。半導體基底具有一第一導電類型,且半導體基底具有一第一主動區和一第二主動區,彼此互相分隔。第一井區設置於半導體基底的第一主動區中,其中第一井區具有一第二導電類型。浮置閘極電晶體設置於第一主動區上,其中浮置閘極電晶體包含一浮置閘極和一浮置閘極介電層,且浮置閘極介電層設置於浮置閘極和第一主動區之間,且浮置閘極包含一第一部分和一第二部分,第一部分與第一主動區重疊設置且第二部分與第二主動區重疊設置。抹除閘極區設置於第二主動區上,其中抹除閘極區包含一第一摻雜區、至少一第二摻雜區以及一抹除閘極介電層。第一摻雜區設置於第二主動區中且覆蓋第二主動區,第二摻雜區設置於第一摻雜區中,抹除閘極介電層設置於第一摻雜區與浮置閘極之間,且第一摻雜區包覆第二摻雜區,其中第一摻雜區和第二摻雜區具有第二導電類型,且第二摻雜區之摻雜濃度大於第一摻雜區之摻雜濃度。
根據另一實施例,提供了一非揮發性記憶體陣列結構,非揮發性記憶體陣列結構包含一半導體基底、兩第一井區、至少兩浮置閘極電晶體和抹除閘極區。半導體基底具有一第一導電類型,且半導體基底具有至少兩第一主動區和一第二主動區彼此互相分開,其中第二主動區向一方向延伸,且至少兩第一主動區分別位於第二主動區之兩側。第一井區分別設置於半導體基底之至少兩第一主動區中,其中各第一井區具有一和第一導電類型互補之一第二導電類型。浮置閘極電晶體分別設置於至少兩第一主動區上,其中各第一浮置閘極電晶體包含一浮置閘極,且各浮置閘極和各第一主動區以及各第二主動區重疊設置。抹除閘極區設置於第二主動區上,其中抹除閘極區包含至少三第二摻雜區,第二摻雜區沿該方向排列,各第二摻雜區和各浮置閘極沿該方向依序交替排列,且各第二摻雜區具有第二導電類型。
根據另一實施例,提供了一製作非揮發性記憶體之方法。首先,提供一基底結構,基底結構具有一第一導電類型、一設置於半導體結構中之一絕緣結構和具有一第二導電類型之一第一井區,其中半導體基底具有一第一主動區和一第二主動區且彼此互相分隔。接著,在半導體基底中之第二主動區形成一第一摻雜區,且第一摻雜區覆蓋第二主動區,其中第一摻雜區具有第二導電類型。接著,形成一介電層以覆蓋第一主動區和第二主動區,然後於介電層之上形成一浮置閘極。其後,在第一摻雜區中形成至少一第二摻雜區,其中第一摻雜區包覆第二摻雜區,第二摻雜區具有第二導電類型,且第二摻雜區之摻雜濃度大於第一摻雜區之摻雜濃度。
為了讓本發明之上述目的及其他方面能更明顯易懂,下文特舉較佳實施方式,並配合所附圖式,作詳細說明如下。
下文已揭露足夠的細節俾使該領域之一般技藝人士得以具以實施。再者,一些本領域習知技術者熟知之物件結構與操作流程不再多加詳述。當然,本發明中亦可採行其他的實施例,或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性及電性上的改變。
同樣的,圖示之實施例僅為示意且為清楚描述部分細節並未完全依照比例繪製。此外,為求簡易明確,當複數個實施例具有部分相近之特徵時,此相近特徵將以同樣的實質標記表示之。
在本發明中,專有名詞oxide define (OD) region (也可為oxide defined region或 oxide definition region)通常被本技術領域定義為一位在基底之矽主要表面之區域,而非局部矽氧化區(LOCOS)或淺凹溝絕緣(STI)區。由於主動電路元件例如電晶體形成並在此區域上運作,專有名詞oxide define (OD) region也常表示為「主動區」。
第1-7圖所示為本發明第一實施例製作非揮發性記憶體單元結構方法之示意圖,其中第5圖所示為本發明第一實施例之非揮發性記憶體單元結構之俯視示意圖,第6圖所示為沿第5圖之剖線A-A之剖視示意圖,第7圖所示為沿第1圖之剖線B-B之剖視示意圖。如第1圖所示,首先,提供包含有半導體基底104、第一井區106和絕緣結構108之基底結構102。半導體基底104具有一第一導電類型,且半導體基底104具有第一主動區104a和第二主動區104b。具體而言,絕緣結構108定義出第一主動區104a和第二主動區104b。例如,絕緣結構108可以為淺凹槽隔離(Shallow Trench Isolation, STI)或場氧化物(Field Oxide, FOX)。第一井區106具有和第一導電類型互補之一第二導電類型,且第一井區106設置於半導體基底104中之第一主動區104a。在本實施例中,第一井區106可形成於絕緣結構108形成之前,但不以此為限。在另一實施例中,絕緣結構108可形成於第一井區106形成之前。此外,本實施例之第一導電類型和第二導電類型可分別為p型和n型,但不以此為限。在另一實施例中,第一導電類型和第二導電類型可分別為n型和p型。
在本實施例中,於提供絕緣結構108之後,選擇性地於第一主動區104a和第二主動區104b之間的絕緣結構108下之半導體基底104中形成中間井區110。具體而言,於半導體基底104上形成犧牲層112,如氧化層,形成,然後於半導體基底104上形成圖案化光阻層114。之後,以圖案化光阻層114作為遮罩進行第一導電類型之離子佈植製程和熱驅入(thermal drive-in)製程,以形成中間井區110。中間井區110可以和第一井區106接觸,且中間井區110之底部和第一井區106之底部可設置於相同或不同的平面。中間井區110之摻雜濃度大於半導體基底104之摻雜濃度。再者,半導體基底104可具有用以形成如內部電路之核心裝置的核心裝置區,和用以形成輸入/輸出裝置之輸入/輸出(I/O)裝置區,且本實施例之非揮發性記憶體單元結構100可形成於輸入/輸出裝置區中,但不以此為限。藉此,第一井區106可以和核心裝置區以及輸入/輸出(I/O)裝置區中具有第二導電類型之任何一井區一起形成,且中間井區110可以和核心裝置區以及輸入/輸出(I/O)裝置區中具有第一導電類型之任何一井區一起形成,但不以此為限。
如第2圖所示,在形成中間井區110之後於半導體基底104之第二主動區104b中形成具有第二導電類型之第一摻雜區116,且第一摻雜區116覆蓋第二主動區104b。同樣的,在形成中間井區110之後移除圖案化光阻層114,隨後利用一額外光罩於犧牲層112上形成另一圖案化光阻層118。圖案化光阻層118具有一開口,對應第二主動區104b。然後,以圖案化光阻層118作為遮罩進行另一第二導電類型之離子佈植製程和另一熱驅入製程,以於第二主動區104b中形成第一摻雜區116。
於第一摻雜區116形成之後,選擇性地於第一摻雜區116下的半導體基底104中形成具有第一導電類型之第二井區120。具體而言,第二井區120可以藉由以圖案化光阻層118作為遮罩之另一第一導電類型之離子佈植製程和另一熱驅入製程來形成。本實施例中,第二井區120之頂部和第一摻雜區116直接接觸,且第二井區120之摻雜濃度大於半導體基底104之摻雜濃度,從而形成一PN接面,以提高非揮發性記憶體單元結構100於抹除狀態時的接面崩潰電壓。較佳地,第二井區120之一側係與中間井區110直接接觸,且中間井區110之摻雜濃度係大於第二井區120之摻雜濃度。
如第3圖所示,依序移除圖案化光阻層118和犧牲層112,且其後在半導體基底104上形成介電層122。在本實施例中,介電層122可包含位於第一主動區104a中之浮置閘極介電層FGD和位於第二主動區104b中之抹除閘極介電層EGD,但不以此為限。舉例而言,介電層112可透過化學氣相沉積(Chemical Vapor Deposition, CVD)形成,並覆蓋半導體基底104和絕緣結構108,且介電層112之材料包含矽氧化物,但不以此為限。在另一實施例中,介電層112可透過熱氧化製程形成,使半導體基底104之第一主動區104a和第二主動區104b氧化,以於第一主動區104a上形成浮置閘極介電層FGD和於第二主動區104b上形成抹除閘極介電層EGD,但不以此為限。由於浮置閘極介電層FGD和抹除閘極介電層EGD同時形成,因此浮置閘極介電層FGD之厚度和抹除閘極介電層EGD之厚度可以相同。
再者,介電層122可由單層介電層或例如為輸入/輸出介電層122a和核心介電層122b之兩層介電層之堆疊所形成。舉例而言,當介電層122為兩層介電層之堆疊所形成時,輸入/輸出介電層122a可形成至覆蓋包含有第一主動區104a與第二主動區104b之輸入/輸出裝置區和核心裝置區,且隨後移除在核心裝置區中之輸入/輸出介電層122a。然後,在輸入/輸出介電層122a上形成核心介電層122b,以覆蓋輸入/輸出裝置區和核心裝置區,因而在輸入/輸出裝置區中形成介電層122。
如第4圖所示,接下來,在介電層122上形成閘極結構124。閘極結構124可包含多晶矽閘極和間隙壁,多晶矽閘極124可為單層之多晶矽或已摻雜之多晶矽,且間隙壁圍繞多晶矽閘極。在本實施例中,形成多晶矽閘極124之步驟包含於第一主動區104a和第二主動區104b上形成浮置閘極FG,以及在第一主動區104a上形成一選擇閘極SG。具體而言,浮置閘極FG同時與浮置閘極介電層FGD和抹除閘極介電層EGD相重疊,且選擇閘極SG設置在選擇閘極介電層SGD上，選擇閘極介電層SGD為介電層122之一部分。
由於第4圖未能繪示出以下步驟，請進一步參考第5圖至第7圖。在多晶矽閘極124形成之後，進行使用浮置閘極FG作為遮罩一部分之第二導電類型之另一離子佈植製程和另一熱驅入製程，以在第一摻雜區116中形成具有第二導電類型之至少一第二摻雜區126，且進行使用浮置閘極FG和選擇閘極SG作為遮罩一部分之另一第一導電類型之離子佈植製程和另一熱驅入製程，以於第一井區106中形成具有第一導電類型之第三摻雜區128、具有第一導電類型之第四摻雜區129和具有第一導電類型之第五摻雜區130。藉此，可形成包含有第一摻雜區116、第二摻雜區126、第二井區120和抹除閘極介電層EGD之抹除閘極區EG、包含有浮置閘極FG、浮置閘極介電層FGD、第三摻雜區128和第四摻雜區129之浮置閘極電晶體FGT以及包含有選擇閘極SG、選擇閘極介電層SGD、第四摻雜區129和第五摻雜區130之選擇電晶體ST，進而形成本實施例之非揮發性記憶體單元結構100，其為單層多晶矽結構。在另一實施例中，第一導電類型和第二導電類型之離子佈植製程的順序可以互換。值得一提的是，由於形成第一井區106、中間井區110、第三摻雜區128、第四摻雜區129和第五摻雜區130之步驟可和CMOS製程相容，因此製作非揮發性記憶體單元結構100之方法只需要使用此額外光罩和兩道離子佈植製程以形成第一摻雜區116和第二井區120。因此，本實施例之方法可容易地相容於傳統半導體製程並廣泛地使用於不同的應用中。
請參考第4圖至第7圖，下文將進一步詳述本實施例所提供之非揮發性記憶體單元結構100，其中第4圖所示為沿第5圖之剖線C-C’之剖面示意圖。非揮發性記憶體單元結構100包含具有第一主動區104a和第二主動區104b於其上之半導體基底104、第一井區106、位於第一主動區104a上之浮置閘極電晶體FGT和位於第二主動區104b上之抹除閘極區EG。在本實施例中，第一主動區104a和第二主動區104b係由絕緣結構108定義出，並被絕緣結構108所圍 繞。進一步而言，第二主動區104b沿著第一方向D1延伸，且第一主動區104a向第二方向D2延伸，第二方向D2和第一方向D1不同。舉例來說，第一方向D1與第二方向D2實質上互相垂直，但不以此為限。並且，第一井區106覆蓋第一主動區104a並延伸至部分絕緣結構108下。
在浮置閘極電晶體FGT中，浮置閘極介電層FGD設置於浮置閘極FG和第一井區106之間，第三摻雜區128和第四摻雜區129設置於浮置閘極兩側之第一井區106中。因此，設置於第三摻雜區128和第四摻雜區129之間的部分第一井區106係作為浮置閘極電晶體FGT之通道區。第三摻雜區128經由接觸插塞C1電性連接至位元線BL且施以位元線電壓VBL。再者，浮置閘極電晶體FGT之浮置閘極FG從第一主動區104a延伸至第二主動區104b上，使得浮置閘極FG包含和第一主動區104a重疊之第一部分FG1以及和第二主動區104b重疊之第二部分FG2，且浮置閘極FG與抹除閘極區EG重疊。具體而言，抹除閘極區EG包含分別位於浮置閘極FG之第二部分FG2兩側之第二主動區104b中的兩第二摻雜區126，且第二摻雜區126、抹除閘極介電層EGD和浮置閘極FG形成一抹除電容，又稱為金屬氧化物半導體(Metal-Oxide-Semiconductor,MOS)場效電晶體(Field Effect Transistor,FET)電容。浮置閘極FG之第一部分FG1之延伸方向與浮置閘極FG之第二部分FG2之延伸方向實質上互相垂直，且第一部分FG1和第二部分FG2形成L形之浮置閘極FG。在另一實施例中，第一部分FG1之延伸方向可約略平行於第二部分FG2之延伸方向。除此之外，本實施例浮置閘極FG之第一部分FG1橫跨第一摻雜區116，且因為第二摻雜區126是透過使用浮置閘極FG作為遮罩所形成，因此第二摻雜區126相分隔開，且第二摻雜區126與浮置閘極FG之第二部分FG2之結合完全覆蓋第一摻雜區116。並且，浮置閘極FG和第一主動區104a之間的重疊區域可大於浮置閘極FG和第二主動區104b。
在抹除閘極區EG中，第二摻雜區126中之一者係經由接觸插塞C2電 性連接至抹除線EL並經由抹除線EL施以抹除線電壓VEL。由於第一摻雜區116設置於兩相分隔之第二摻雜區126之間且電性連接兩者，因此第二摻雜區126可容易傳導至具有抹除線電壓VEL，特別是未直接連接至抹除線EL之另一第二摻雜區126亦可具有抹除線電壓VEL。藉此，浮置閘極FG中的電荷Q可輕易地被抹除，且可在抹除狀態時降低抹除線電壓VEL。第一摻雜區116進一步設置於第二摻雜區126和第二井區120之間且將兩者分隔開，因此可形成PN接面。並且，由於各第二摻雜區126之摻雜濃度大於第一摻雜區116之摻雜濃度，且和第一摻雜區116相接觸之第二井區120之摻雜濃度係大於半導體基底104之摻雜濃度，因此由第一摻雜區116和第二井區120所形成之PN接面可較由第二摻雜區126和半導體基底104所形成之PN接面堅固。較堅固的PN接面可形成於抹除電容和耦合至浮置閘極電晶體FGT通道區之第一井區106之間，且於抹除狀態中將大電壓差施加於第二摻雜區126和第一井區106之間時，介於第二摻雜區126與第一井區106之間的接面崩潰電壓可被提升，進而增加編程狀態與抹除狀態之循環時間和非揮發性記憶體單元結構100之壽命。並且，第二摻雜區126和第一井區106之間的垂直接面並不容易產生崩潰。由於中間井區110之摻雜濃度大於第二井區120之摻雜濃度，因此形成於第一井區106和中間井區110之間之PN接面可用於承受編程電壓並避免在編程狀態時第一井區106和抹除閘極區EG之間的水平接面產生崩潰。
在本實施例中，非揮發性記憶體單元結構100更包含選擇電晶體ST，選擇電晶體ST設置於第一主動區104a上。選擇電晶體ST經由鄰近選擇閘極SG之第四摻雜區129電性連接至浮置閘極電晶體FGT。具體而言，選擇電晶體ST和浮置閘極電晶體FGT共用鄰近選擇閘極SG之第四摻雜區129，且第四摻雜區129和第五摻雜區130分別設置於選擇閘極SG之兩側，藉此第四摻雜區129係作為選擇電晶體ST之汲極，且第五摻雜區130係作為選擇電晶體ST之源極。第五摻雜區 130經由至少一接觸插塞C3電性連接至源極線SL並施以源極線電壓VSL，且源極線SL電性連接至第一井區106。選擇閘極SG電性連接至字元線WL並施以字元線電壓VWL。
請參考第8圖與表1並搭配第5圖至第7圖，第8圖所示為本發明之非揮發性記憶體單元結構之等效電路示意圖，表1列出於編程狀態、讀取狀態與抹除狀態時的實例狀態。當非揮發性記憶體單元結構100運作於編程狀態時，位元線BL和中間井區110接地，藉此位元線電壓VBL和施加在中間井區110之中間井電壓為0伏特；源極線電壓VSL和施加在第一井區106之第一井電壓V1為編程電壓Vp，大於0伏特；字元線電壓VWL之範圍為0到3Vp/4，更佳的為Vp/2；以及，抹除線電壓VEL之範圍為0到編程電壓Vp。因此，選擇電晶體ST可被開啟，且第五摻雜區130可施以編程電壓。透過通道熱電子(Channel Hot Electron,CHE)注入機制，電荷Q可被注入至浮置閘極FG中，進行編程狀態。例如，編程電壓Vp之範圍為5.5伏特至9伏特，較佳為7伏特。當非揮發性記憶體單元結構100運作於抹除狀態時，位元線BL、源極線SL、字元線WL、第一井區106和中間井區110皆為接地，使得位元線電壓VBL、源極線電壓VSL、字元線電壓VWL、第一井電壓V1與中間井電壓VIM皆為0伏特，且抹除線電壓VEL為抹除電壓Ve，其範圍為9伏特至18伏特。透過第二摻雜區126和第一井區106之間的電壓差，浮置閘極FG之電荷Q可藉由福勒-諾德漢(Fowler-Nordheim,FN)穿隧機制穿隧至第二摻雜區126中，進而抹除浮置閘極FG中之電荷Q。當非揮發性記憶體單元結構100運作於讀取狀態時，源極線電壓VSL和第一井電壓V1為讀取電壓Vr，其範圍為1.2伏特至3.3伏特，較佳為2.0伏特或2.6伏特，且位元線BL、字元線WL、抹除線EL和中間井區110皆為接地，藉此位元線電壓VBL、字元線電壓VWL、抹除線電壓VEL和中間井電壓VIM為0伏特。根據前述狀態模式，電荷Q可電性編程至浮置閘極中，且可從浮置閘極電性抹除。因此，本實施例之非揮發性記憶體單元結構100可為 多次可編程化(MTP)記憶體。
Figure TWI613795BD00001
依據上述之非揮發性記憶體單元結構100，本發明可另提供一非揮發性記憶體陣列結構。參考第9圖至第10圖，第9圖所示為本發明第一實施例之非揮發性記憶體陣列結構之俯視示意圖，第10圖所示為沿第9圖之剖線D-D’之剖視示意圖。如第9圖與第10圖所示，非揮發性記憶體陣列結構200包含位於半導體基底104上之至少兩個第一實施例之非揮發性記憶體單元結構100。並且，非揮發性記憶體單元結構100之各第二主動區104b以串聯方式連接並形成單一第二主動區104b，且非揮發性記憶體單元結構100之各抹除閘極區EG以串聯方式連接並形成單一抹除閘極區EG。因此，各第一摻雜區116彼此連接形成單一第一摻雜區116，且各第二井區126彼此連接形成單一第二井區126。為了達到第一實施例的功效，第一摻雜區116覆蓋第二主動區104b，且第二井區126設置於第一摻雜區116下。除了第二主動區104b之外，半導體基底104更具有至少兩個第一主動區104a，彼此分隔開，其中第二主動區104b沿第一方向D1延伸，且第一主動區104a位於第二主動區104b彼此相對之第一側和第二側。舉例而言，各第一主動區104a可以第二主動區104b為準彼此對稱。非揮發性記憶體陣列結構200更可包含兩第一井區106，分別設置於半導體基底104之第一主動區104a中。各第一主動區106可以第二主動區104b為準互相對稱。各非揮發性記憶體 單元結構100中之各浮置閘極電晶體FGT分別設置在各第一主動區104a上。各浮置閘極電晶體FGT包含浮置閘極FG，與各第一主動區104a重疊且延伸至與第二主動區104b重疊。並且，抹除閘極區EG包含至少三第二摻雜區126沿第一方向D1排列，且各第二摻雜區126和各浮置閘極FG沿第一方向D1依序交替排列。
在本實施例中，非揮發性記憶體陣列結構200可包含複數個非揮發性記憶體單元結構100，以陣列方式排列。下文以兩排非揮發性記憶體單元結構為例，但不以此為限。具體而言，半導體基底104具有複數個第一主動區104a，彼此互相分隔且分別設置在第二主動區104b之第一側和第二側。各浮置閘極電晶體FGT分別設置在各第一主動區104a上，且各選擇電晶體ST分別設置在各第一主動區104a上。抹除閘極區EG包含複數個第二摻雜區126。並且，各浮置閘極FG橫跨第二主動區104b，藉此設置於第二主動區104b之兩側且彼此對應之任兩抹除電容之浮置閘極FG的其中一第二部分FG2具有一鋸齒部，與第二主動區104b重疊，如第9圖所示。
舉例來說，四個非揮發性記憶體單元結構100可形成重複單位200a，也可區分為第一、第二、第三和第四非揮發性記憶體單元結構100a、100b、100c、100d。第一和第二非揮發性記憶體單元結構100a、100b沿第二方向D2方向排列，且第三和第四非揮發性記憶體單元結構100c、100d也沿第二方向D2方向排列。為了避免第一和第二非揮發性記憶體單元結構100a、100b之浮置閘極FG或第三和第四非揮發性記憶體單元結構100c、100d之浮置閘極FG彼此接觸，第一非揮發性記憶體單元結構100a之浮置閘極FG之第二部分FG2和第四非揮發性記憶體單元結構100d之浮置閘極FG之第二部分FG2具有鋸齒狀。藉此，第一與第四非揮發性記憶體單元結構100a、100d之第二部分FG2以重複單位200a的中心為對稱中心互相對稱，但不以此為限。在另一實施例中，浮置閘極FG之鋸齒部可設置於第二和第三非揮發性記憶體單元結構100b、100c 中，第一和第三非揮發性記憶體單元結構100a、100c中或是第二和第四非揮發性記憶體單元結構100b、100d中。
另外，選擇電晶體ST之選擇閘極SG可以串聯方式連接並形成沿第一方向D1延伸之字元線WL。並且至少一接觸插塞C3設置於各第一主動區104a中之各第五摻雜區130上，使得沿第一方向D1排列之第五摻雜區130彼此電性連接至相同之源極線SL。遠離字元線WL並沿第二方向D2排列之第三摻雜區128係經由接觸插塞C1電性連接至相同的位元線BL。位在重複單位200a中心之各第二摻雜區126經由接觸插塞C2電性連接至相同的抹除線EL。
參考第11圖至第12圖，第11圖所示為本發明第一實施例之一變化實施例之非揮發性記憶體陣列結構的俯視示意圖，第12圖所示為沿第11圖之剖線E-E’之剖視示意圖。如第11圖至第12圖所示，相較於上述第一實施例，本變化實施例中各浮置閘極FG之第二部分FG2可不橫跨第二主動區104b和第一摻雜區116。具體而言，浮置閘極FG之一端設置於第二主動區104b之正上方。因此第二摻雜區126可藉由作為佈植遮罩之浮置閘極FG之輔助植入並形成。由於各浮置閘極FG並不橫跨第二主動區104b，因此相較第一實施例，各浮置閘極FG和第一摻雜區116之間之重疊區域可降低，且各浮置閘極FG和第一摻雜區116之間的耦合地電容可因此減少。藉此，與第一井區106耦合之浮置閘極FG之電壓更大，進而增加抹除線電壓VEL和浮置閘極FG之間的電壓差。所以，抹除浮置閘極中的電荷將更為簡單，且抹除線電壓VEL可降低至增長非揮發性記憶體陣列結構200之壽命。
本發明之非揮發性記憶體單元結構以及製作其之方法並不以上述實施例為限。下文將繼續揭示其他實施例或變化實施例，且為了簡化說明並突顯各實施例或變化實施例與上述實施例之間的差異，下文中使用相同標號標注相同元件，並不再對重複部分贅述。
請參考第13圖至第14圖，第13圖至第14圖所示為本發明第二實施例之製作非揮發性記憶體單元結構之方法示意圖，其中第14圖所示為本發明第二實施例之非揮發性記憶體單元結構之俯視示意圖。如第13圖所示，於本實施例製作非揮發性記憶體單元結構的方法中，形成第二井區120之步驟和形成第二井區120之前的步驟係與第一實施例相同，且不再贅述。相較第一實施例，於本實施例製作非揮發性記憶體單元結構之方法中，形成第二摻雜區126之步驟可介於形成第一摻雜區116和移除圖案化光阻層118與犧牲層112之間進行。在本實施例中，於第二井區120形成之後，第二導電類型之離子佈植製程和熱驅入製程可透過使用相同的圖案化光阻層118作為遮罩進行，以形成第二摻雜區126。然後，如第14圖所示，於本實施例非揮發性記憶體單元結構300的方法中，移除圖案化光阻層118和犧牲層112之步驟和其後之步驟與第一實施例中的方法相同，因此不再贅述。
請參考第15圖，且一併參考第5圖與第7圖，第15圖所示為本發明第三實施例製作非揮發性記憶體單元結構之方法示意圖。如第15圖所示，於本實施例製作非揮發性記憶體單元結構的方法中，形成中間井區110之步驟和形成中間井區110之前之步驟與第一實施例中的方法相同，因此不再贅述。相較第一實施例，本實施例移除圖案化光阻層118和犧牲層112之步驟係在形成中間井區110之步驟之後，且其後於第一主動區104a和第二主動區104b上形成輸入/輸出介電層122a。接著，在輸入/輸出介電層122a上形成另一圖案化光阻層418，然後透過使用圖案化光阻層418作為遮罩，於第二主動區104b中形成第一摻雜區116且覆蓋第二主動區104b。接著，在第一摻雜區116下之半導體基底104中形成第二井區120。如第5圖至第7圖所示，在第二井區120形成之後，在輸入/輸出介電層122a上形成核心介電層122b，藉此形成介電層122。之後，在介電層122上形成包含浮置閘極FG之多晶矽閘極，隨後在第一摻雜區116中形成第二摻雜 區126。本實施例中形成多晶矽閘極之步驟與形成第二摻雜區126之步驟和第一實施例相同，因此不再贅述。
請參考第16圖且一併參考第14圖，第16圖所示為本發明第四實施例製作非揮發性單元結構之方法示意圖。如第16圖所示，於本實施例製作非揮發性記憶體單元結構300的方法中，形成第二井區120之步驟和形成第二井區120之前之步驟與第三實施例相同，因此不再贅述。相較第三實施例，本實施例製作非揮發性記憶體單元結構300之方法中，形成第二摻雜區126之步驟可在形成第一摻雜區116之後。在本實施例中，於第二井區120形成後，第二導電類型之離子佈植製程和熱驅入製程可藉透過使用相同的圖案化光阻層418作為遮罩進行，以形成第二摻雜區126。然後，形成核心介電層122b之步驟和形成核心介電層122b之後之步驟與第三實施例相同，因此不再贅述，藉此可形成與第二實施例之非揮發性記憶體單元結構300相同之非揮發性記憶體單元結構300，如第14圖所示。
請參考第17圖，第17圖所示為本發明第五實施例之非揮發性記憶體單元結構之示意圖。如第17圖所示，於本實施例所提供之非揮發性記憶體單元結構500中，第一井區106和第二井區120之間並無設置中間井區110。於本實施例製作非揮發性記憶體單元結構500之方法中，形成第一摻雜區116之步驟係進行於提供基底結構102之步驟之後，且其後形成第二井區120。因此，第二井區120之一側可與和第一井區106接觸。
請參考第18圖，第18圖所示為本發明第六實施例之非揮發性記憶體單元結構之示意圖。如第18圖所示，本實施例所提供之非揮發性記憶體單元結構600中，第一摻雜區116下並無第二井區形成。於本實施例製作非揮發性記憶體單元結構600之方法中，移除圖案化光阻層118和犧牲層112之步驟以及形成介電層122之步驟係進行於形成第一摻雜區116之後。因此，第一摻雜區116之底部和中間井區110之一側可與位於其間之半導體基底104相接觸。為了避免在編 程狀態時第一井區106和抹除閘極區EG之間之水平接面產生崩潰，本實施例位於第一井區106和抹除閘極區EG之間之中間井區110或絕緣結構108之寬度可大於第一實施例第一井區106和抹除閘極區EG之間之中間井區110或絕緣結構108之寬度。
請參考第19圖與第20圖，第19圖與第20圖所示為本發明第七實施例製作非揮發性記憶體單元結構之方法示意圖，其中第20圖所示為本發明第七實施例非揮發性記憶體單元結構700之剖視示意圖。如第19圖所示，相較第一實施例，提供基底結構702之步驟更包含有於第一井區106下之半導體基底104中提供第一深井區704，且第一深井區704具有第二導電類型。如第21圖所示，本實施例提供基底結構702之後之步驟和第2圖至第4圖所示之第一實施例之方法或第16圖所示之第三實施例的方法相同，因此不再贅述。於本實施例之非揮發性記憶體單元結構700中，第一深井區704設置於第一井區106、中間井區110和第二井區120下，且用以將形成於相同半導體基底104中之其他元件與非揮發性記憶體單元結構700電性絕緣。
請參考第21圖至第22圖，第21圖至第22圖所示為本發明第八實施例製作非揮發性記憶體單元結構之方法示意圖，其中第22圖所示為本發明第八實施例非揮發性記憶體單元結構之剖視示意圖。如第21圖所示，相較第七實施例，提供基底結構802之步驟更包含於第一井區106和第一深井區704之間的半導體基底104中提供一第二深井區804，且第二深井區804具有第一導電類型。在本實施例中，第二深井區804之摻雜濃度大於半導體基底104之摻雜濃度且小於中間井區110之摻雜濃度。如第22圖所示，本實施例中提供基底結構802之後之步驟和第六實施例相同，因此不再贅述。於本實施例之非揮發性記憶體單元結構800中，第二深井區804除了位於第一井區106和第一深井區704之間之外，也設置於第一摻雜區116和第一深井區704之間，使得可避免第一摻雜區116和第 一深井區704之間的垂直接面產生崩潰，且在沒有第二井區120設置於第一摻雜區116和第一深井區704之間之情況，非揮發性記憶體單元結構800仍可在抹除狀態時承受施加於第二摻雜區126之高電壓。在另一實施例中，提供基底結構802之後之步驟和第一實施例或第二實施例之方法相同，藉此非揮發性記憶體單元結構800可包含位於第一摻雜區116和第二深井區804之間之第二井區120。第二深井區804之摻雜濃度可實質上相同於第二井區120之摻雜濃度，但不以此為限。
綜上所述，於本發明之非揮發性記憶體單元結構中，電荷可被電性編程至浮置閘極中，且可從浮置閘極中電性抹除，藉此非揮發性記憶體單元結構可為可多次編程(MTP)記憶體且可為電性抹除可複寫(EEP)之非揮發性記憶體。再者，由於摻雜濃度比第二摻雜區低之第一摻雜區是設置於包覆第二摻雜區，而摻雜濃度大於半導體基底之摻雜濃度且小於中間井區之摻雜濃度之第二井區是設置於第二摻雜區和第一井區之間，因此更堅固的PN接面可形成於抹除電容和耦合至浮置閘極電晶體FGT通道區之第一井區之間，並且第二摻雜區與第一井區之間的接面崩潰電壓在抹除狀態中第二摻雜區和第一井區之間施加有大電壓差的情況下增加，進而提升編程狀態與抹除狀態之循環時間和非揮發性記憶體單元結構之壽命。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧非揮發記憶體單元結構
100a‧‧‧第一非揮發記憶體單元結構
100b‧‧‧第二非揮發記憶體單元結構
100c‧‧‧第三非揮發記憶體單元結構
100d‧‧‧第四非揮發記憶體單元結構
102‧‧‧基底結構
104‧‧‧半導體基底
104a‧‧‧第一主動區
104b‧‧‧第二主動區
106‧‧‧第一井區
108‧‧‧絕緣結構
110‧‧‧中間井區
112‧‧‧犧牲層
114‧‧‧圖案化光阻層
116‧‧‧第一摻雜區
118‧‧‧圖案化光阻層
120‧‧‧第二井區
122‧‧‧介電層
122a‧‧‧輸入/輸出介電層
122b‧‧‧核心介電層
124‧‧‧多晶矽閘極
126‧‧‧第二摻雜區
128‧‧‧第三摻雜區
129‧‧‧第四摻雜區
130‧‧‧第五摻雜區
200‧‧‧非揮發記憶體陣列結構
200a‧‧‧重複單位
200'‧‧‧非揮發記憶體陣列結構
300‧‧‧非揮發記憶體陣列結構
418‧‧‧圖案化光阻層
500‧‧‧非揮發記憶體單元結構
700‧‧‧非揮發記憶體單元結構
702‧‧‧基底結構
704‧‧‧第一深井區
800‧‧‧非揮發記憶體單元結構
802‧‧‧基底結構
804‧‧‧第二深井區
FG‧‧‧浮置閘極
FGD‧‧‧浮置閘極介電層
FG2‧‧‧浮置閘極
FG1‧‧‧浮置閘極
EG‧‧‧抹除閘極區
FGT‧‧‧浮置閘極電晶體
C1‧‧‧接觸插塞
EGD‧‧‧抹除閘極介電層
C3‧‧‧接觸插塞
C2‧‧‧接觸插塞
SGD‧‧‧選擇閘極介電層
SG‧‧‧選擇閘極
ST‧‧‧選擇電晶體
SL‧‧‧源極線
BL‧‧‧位元線
EL‧‧‧抹除線
Q‧‧‧電荷
WL‧‧‧字元線
第1圖至第7圖所示為本發明第一實施例製作非揮發性記憶體單元結構之示意圖。 第8圖所示為本發明之非揮發性記憶體單元結構之等效電路示意圖。 第9圖所示為本發明第一實施例之非揮發性記憶體陣列結構之俯視圖。 第10圖所示為沿第9圖橫向之剖視示意圖。 第11圖所示為本發明之非揮發性記憶體陣列結構之第一實施例之變化實施例俯視圖。 第12圖所示為沿第11圖之剖線E-E之剖視示意圖。 第13圖至第14圖所示為本發明第二實施例製作非揮發性記憶體單元結構之示意圖。 第15圖所示為本發明第三實施例製作非揮發性記憶體單元結構之示意圖。 第16圖所示為本發明第四實施例製作非揮發性記憶體單元結構之示意圖。 第17圖所示為本發明第五實施例製作非揮發性記憶體單元結構之示意圖。 第18圖所示為本發明第六實施例製作非揮發性記憶體單元結構之示意圖。 第19圖至第20圖所示為本發明第七實施例製作非揮發性記憶體單元結構之示意圖。 第21圖至第22圖所示為本發明第八實施例製作非揮發性記憶體單元結構之示意圖。
102‧‧‧基底結構
104‧‧‧半導體基底
104a‧‧‧第一主動區
104b‧‧‧第二主動區
106‧‧‧第一井區
108‧‧‧絕緣結構
110‧‧‧中間井區
116‧‧‧第一摻雜區
120‧‧‧第二井區
122‧‧‧介電層
126‧‧‧第二摻雜區
128‧‧‧第三摻雜區
129‧‧‧第四摻雜區
130‧‧‧第五摻雜區
FGD‧‧‧浮置閘極介電層
FG1‧‧‧浮置閘極
FGT‧‧‧浮置閘極電晶體
EG‧‧‧抹除閘極區
SG‧‧‧選擇閘極
SGD‧‧‧選擇閘極介電層
ST‧‧‧選擇電晶體

Claims (33)

  1. 一種非揮發性記憶體單元結構，包含：一半導體基底，具有一第一導電類型，且該半導體基底具有一第一主動區和一第二主動區，且該第一主動區和該第二主動區彼此互相分隔；一第一井區，設置於該半導體基底之該第一主動區中，其中該第一井區具有一第二導電類型；一浮置閘極電晶體，設置於該第一井區上，其中該浮置閘極電晶體包含一浮置閘極和一設置於該浮置閘極和該第一井區之間之浮置閘極介電層，且該浮置閘極具有一第一部分和一第二部分，該第一部分與該第一主動區重疊設置且該第二部分與該第二主動區重疊設置；以及一抹除閘極區，設置於該第二主動區上，其中該抹除閘極區包含一第一摻雜區、兩第二摻雜區以及一抹除閘極介電層，該第一摻雜區設置於該第二主動區中並覆蓋該第二主動區，該等第二摻雜區設置於該第一摻雜區中，該抹除閘極介電層設置於該第一摻雜區與該浮置閘極之該第二部分之間，其中該第一摻雜區與各該第二摻雜區具有該第二導電類型，且各該第二摻雜區之摻雜濃度大於該第一摻雜區之摻雜濃度，其中該等第二摻雜區分別設置於該浮置閘極之該第二部分的兩側，且該等第二摻雜區與該浮置閘極之該第二部分之結合完全覆蓋該第一摻雜區。
  2. 如請求項1所述之非揮發性記憶體單元結構，另包含一絕緣結構，設置於該半導體基底中，且該絕緣結構定義出該第一主動區和該第二主動區。
  3. 如請求項1所述之非揮發性記憶體單元結構，其中該抹除閘極區更包含一第二井區，設置於該第一摻雜區下之該半導體基底中，且該第二井區之頂 部和該第一摻雜區直接接觸，其中該第二井區具有該第一導電類型，且該第二井區之摻雜濃度大於該半導體基底之摻雜濃度。
  4. 如請求項3所述之非揮發性記憶體單元結構，更包含一中間井區，設置於該第一主動區和該第二主動區之間之該半導體基底中，且該中間井區之兩側分別和該第一井區以及該第二井區直接接觸，其中該中間井區具有該第一導電類型，且該中間井區之摻雜濃度大於該第二井區之摻雜濃度。
  5. 如請求項3所述之非揮發性記憶體單元結構，更包含一第一深井區，設置於該第一井區和該第二井區下的該半導體基底中，其中該第一深井區具有該第二導電類型。
  6. 如請求項5所述之非揮發性記憶體單元結構，更包含一第二深井區，設置於該第一井區與該第一深井區之間以及該第二井區與第一深井區之間之該半導體基底中，其中該第二深井區具有該第一導電類型，且該第二深井區之摻雜濃度大於該半導體基底之摻雜濃度。
  7. 如請求項1所述之非揮發性記憶體單元結構，更包含一中間井區，設置於該第一主動區和該第二主動區之間之該半導體基底中，且該中間井區和該第一井區直接接觸，其中該中間井區之摻雜濃度大於該半導體基底之摻雜濃度。
  8. 如請求項7所述之非揮發性記憶體單元結構，更包含一第一深井區和一第二深井區，設置於該第一井區下之該半導體基底中，且該第二深井區設置 於該第一井區與該第一深井區之間，以及該中間井區與該第一深井區之間，其中該第一深井區具有該第二導電類型，該第二深井區具有該第一導電類型，且該第二深井區之摻雜濃度大於該半導體基底之摻雜濃度。
  9. 如請求項1所述之非揮發性記憶體單元結構，其中該浮置閘極和該第一主動區之間的重疊面積大於該浮置閘極和該第二主動區之間的重疊面積。
  10. 如請求項1所述之非揮發性記憶體單元結構，其中該浮置閘極橫跨該第一摻雜區。
  11. 如請求項1所述之非揮發性記憶體單元結構，其中該浮置閘極之一端設置於該第一摻雜區之正上方。
  12. 如請求項1所述之非揮發性記憶體單元結構，其中該浮置閘極電晶體更包含一第三摻雜區和一第四摻雜區，設置於該浮置閘極兩側之該第一井區中，其中該第三摻雜區和該第四摻雜區均具有該第一導電類型。
  13. 如請求項12所述之非揮發性記憶體單元結構，更包含一選擇電晶體，設置於該第一主動區上，且該選擇電晶體經由該第四摻雜區以串聯方式電性連接至該浮置閘極。
  14. 如請求項1所述之非揮發性記憶體單元結構，其中該第一導電類型為p型，且該第二導電類型為n型。
  15. 一種非揮發性記憶體陣列結構，包含：一半導體基底，具有一第一導電類型，且該半導體基底具有至少兩第一主動區和一第二主動區，且該至少兩第一主動區和該第二主動區彼此互相分隔，其中該第二主動區沿著一方向延伸，且該至少兩第一主動區分別位於該第二主動區之兩側；兩第一井區，分別設置於該半導體基底之該至少兩第一主動區中，其中各該第一井區具有一和該第一導電類型互補之該第二導電類型；至少兩浮置閘極電晶體，分別設置於該至少兩第一主動區上，其中各該第一浮置閘極電晶體包含一浮置閘極，且各該浮置閘極和各該第一主動區以及該第二主動區重疊設置；以及一抹除閘極區，設置於該第二主動區上，其中該抹除閘極區包含至少三第二摻雜區，沿該方向排列，各該第二摻雜區和各該浮置閘極沿該方向依序交替排列，且各該第二摻雜區具有該第二導電類型，其中各該浮置閘極與該抹除閘極區重疊。
  16. 如請求項15所述之非揮發性記憶體陣列結構，其中該半導體基底具有複數個第一主動區，彼此互相分隔且分別設置於該第二主動區之兩側，且該非揮發性記憶體陣列結構包含複數個浮置閘極電晶體，分別設置於該等第一主動區上。
  17. 如請求項15所述之非揮發性記憶體陣列結構，其中各該浮置閘極橫跨該第二主動區。
  18. 如請求項17所述之非揮發性記憶體陣列結構，其中該等浮置閘極中 之一者具有一鋸齒部，且該鋸齒部與該第二主動區重疊設置。
  19. 如請求項15所述之非揮發性記憶體陣列結構，其中該抹除閘極更包含一第一摻雜區，該第一摻雜區設置於該第二主動區且覆蓋該第二主動區，且該第一摻雜區包覆該等第二摻雜區，且其中該第一摻雜區具有該第二導電類型。
  20. 如請求項19所述之非揮發性記憶體陣列結構，其中該抹除閘極區更包含一第二井區，設置於該第一摻雜區下之該半導體基底中，且該第二井區之頂部和該第一摻雜區直接接觸，其中該第二井區具有該第一導電類型，且該第二井區之摻雜濃度大於該半導體基底之摻雜濃度。
  21. 如請求項15所述之非揮發性記憶體陣列結構，其中該浮置閘極之一端設置於該第二主動區之正上方。
  22. 一種製作非揮發性記憶體單元結構的方法，包含：提供一基底結構，包含一具有一第一導電類型之半導體基底、一設置於該半導體基底中之絕緣結構以及一具有一第二導電類型之第一井區，其中該半導體基底具有一第一主動區以及一第二主動區，且該第一主動區和該第二主動區彼此互相分隔；於該半導體基底之該第二主動區中形成一第一摻雜區，且該第一摻雜區覆蓋該第二主動區，其中該第一摻雜區具有該第二導電類型；形成一介電層以覆蓋該第一主動區以及該第二主動區；於該介電層上形成一浮置閘極；以及 於該第一摻雜區中形成至少一第二摻雜區，其中該第一摻雜區包覆該第二摻雜區，該第二摻雜區具有該第二導電類型，且該第二摻雜區之摻雜濃度大於該第一摻雜區之摻雜濃度。
  23. 如請求項22所述之製作非揮發性記憶體單元結構的方法，更包含於形成該第一摻雜區之後於該第一摻雜區下之該半導體基底中形成一第二井區，其中該第二井區之頂部和該第一摻雜區直接接觸，該第二井區具有該第一導電類型且該第二井區之摻雜濃度大於該半導體基底之摻雜濃度。
  24. 如請求項23所述之製作非揮發性記憶體單元結構的方法，更包含於提供該基底結構和形成該第一摻雜區之間於該絕緣結構下與該第一井區和該第二井區之間的該半導體基底中形成一中間井區，其中該中間井區具有該第一導電類型，且該中間井區之摻雜濃度大於該第二井區之摻雜濃度。
  25. 如請求項23所述之製作非揮發性記憶體單元結構的方法，其中形成該第一摻雜區和形成該第二井區於形成該介電層之前進行。
  26. 如請求項25所述之製作非揮發性記憶體單元結構的方法，其中形成該第二摻雜區於形成該第一摻雜區和形成該介電層之間進行。
  27. 如請求項23所述之製作非揮發性記憶體單元結構的方法，其中形成該介電層包含於該第一主動區和該第二主動區上形成一輸入/輸出介電層，以及於該輸入/輸出介電層上形成一核心介電層，且其中形成該第一摻雜區和形成該第二井區於形成該輸入/輸出介電層和形成該核心介電層之間進行。
  28. 如請求項27所述之製作非揮發性記憶體單元結構的方法，其中形成該第二摻雜區於形成該第一摻雜區和形成該核心介電層之間進行。
  29. 如請求項23所述之製作非揮發性記憶體單元結構的方法，其中提供該基底結構更包含於該第一井區下之該半導體基底中提供一第一深井區，且該第一深井區具有該第二導電類型。
  30. 如請求項29所述之製作非揮發性記憶體單元結構的方法，其中提供該基底結構更包含於介於該第一井區和該第一深井區之間的該半導體基底中提供一第二深井區，該第二深井區具有該第一導電類型，且該第二深井區之摻雜濃度大於該半導體基底之摻雜濃度。
  31. 如請求項22所述之製作非揮發性記憶體單元結構的方法，更包含於提供該基底結構與形成該第一摻雜區之間於該半導體基底中形成一中間井區，其中該中間井區設置於該第一主動區和該第二主動區之間之該絕緣結構下，且該中間井區和該第一井區直接接觸，並且該中間井區之摻雜濃度大於該半導體基底之摻雜濃度。
  32. 如請求項22所述之製作非揮發性記憶體單元結構的方法，更包括於形成該浮置閘極之後分別於該浮置閘極兩側之該第一井區中形成一第三摻雜區和一第四摻雜區，其中該第三摻雜區和該第四摻雜區都具有該第一導電類型。
  33. 如請求項32所述之製作非揮發性記憶體單元結構的方法，其中形成該浮置閘極更包含於一選擇閘極介電層上形成一選擇閘極，以及與該第三摻雜區與該第四摻雜區同時於該第一井區中形成一第五摻雜區，其中該選擇閘極設置於該第四摻雜區和該第五摻雜區之間。
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