TW201826503A - 具抹除閘極區域的非揮發性記憶體 - Google Patents

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Abstract

一種非揮發性記憶胞，在半導體基底上具有第一氧化物界定（OD）區域及第二OD區域；一抹除閘極區域，設於該第二OD區域內；一溝渠絕緣區域，將該第一OD區域與該第二OD區域隔離；一選擇電晶體，設於該第一OD區域上；一浮置閘極電晶體，串聯至該選擇電晶體，設於該第一OD區域上，其中該浮置閘極電晶體包含一浮置閘極，位於該第一OD區域上；以及一第一浮置閘極延伸部，連續的從該浮置閘極延伸至該第二OD區域，其中該第一浮置閘極延伸部包含一P+ 摻雜段以及一N+ 摻雜段，在該P+ 摻雜段與該N+ 摻雜段之間為一P+ /N+ 接面，其中該P+ /N+ 接面較靠近該第一OD區域。

Description

具抹除閘極區域的非揮發性記憶體
本發明係有關於非揮發性記憶體元件，特別是有關於一種多次可編程（OTP）記憶體，具有較佳的抹除效能。
半導體記憶體元件，如非揮發性記憶體（NVM），已廣泛應用於各種電子元件，例如，行動電話、數位相機、個人數位助理、行動計算裝置及其他應用中。
通常，NVM可分為多次可編程（MTP）記憶體和單次可編程（OTP）記憶體。MTP記憶體可以進行多次讀寫。例如，EEPROM和快閃記憶體設計有相應的電路，以支持編程、抹除或讀取等不同的操作。OTP記憶體具有編程和讀取功能，不需要用於抹除操作的電路。
已知，單層多晶矽NVM的設計可以減少額外的製程成本。單層多晶矽NVM係以單一層的多晶矽構成電荷儲存浮置閘極。由於單層多晶矽NVM與一般CMOS製程相容，因此常應用於嵌入式記憶體領域、混合模式電路及微控制器（如系統單晶片，SOC）中的嵌入式非揮發性記憶體。
此外，已知通過熱電子注入技術（也稱為通道熱電子或CHE編程）可實現記憶體單元的編程，經由抹除閘極的FN隧穿可以抹除記憶體單元。通常，為了實現較佳的抹除效能，需要較大的記憶胞尺寸以獲取較高的耦合率。
本發明的主要目的在提供一種單層多晶矽非揮發性記憶體，具有抹除閘極，並具有較佳的抹除效能。
根據本發明一實施例，本發明一種非揮發性記憶胞，包含一半導體基底，具有一第一導電型；一第一氧化物界定區域，設於該半導體基底中；一第二氧化物界定區域，與第一氧化物界定區域相隔開；一抹除閘極區域，設於該第二氧化物界定區域；一溝渠絕緣區域，將該第一氧化物界定區域與該第二氧化物界定區域隔離；一選擇電晶體，設於該第一氧化物界定區域上；一浮置閘極電晶體，串聯至該選擇電晶體，設於該第一氧化物界定區域上，其中該浮置閘極電晶體包含一浮置閘極，位於該第一氧化物界定區域上；以及一第一浮置閘極延伸部，連續的從該浮置閘極延伸至該第二氧化物界定區域，其中該第一浮置閘極延伸部包含一P+ 摻雜段以及一N+ 摻雜段，在該P+ 摻雜段與該N+ 摻雜段之間為一P+ /N+ 接面，其中該P+ /N+ 接面較靠近該第一氧化物界定區域。
根據本發明一實施例，其中該浮置閘極係為一P+ 摻雜多晶矽閘極。該P+ /N+ 接面至該第一氧化物界定區域的距離a小於該P+ /N+ 接面至該第二氧化物界定區域的距離b。根據本發明一實施例，其中b/a介於5至20之間。
根據本發明一實施例，其中另包含一第二浮置閘極延伸部，從該第一浮置閘極延伸部連續的延伸出去。該第二浮置閘極延伸部從該第一浮置閘極延伸部的一側邊延伸出去，且完全重疊該第一氧化物界定區域與該第二氧化物界定區域之間的該溝渠絕緣區域。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。
當然，亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文的細節描述不應被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
在本技術領域中，用語“氧化物界定（OD）區域”（“OD”區域有時被稱為“氧化物界定”區域或“氧化物定義”區域）通常指基底的矽主表面上除了局部氧化矽（LOCOS）或淺溝槽絕緣（STI）區域之外的區域。用語“氧化物界定（OD）區域”也通常指“主動區域（active area）”，即用來形成及操作諸如電晶體等主動電路元件的區域。
第1圖為根據本發明一實施例所繪示的單層多晶矽非揮發性記憶胞的例示性佈局的平面示意圖。第2圖是沿第1圖的切線I-I’所示的剖面示意圖。第3圖是沿第1圖的切線II-II’所示的剖面示意圖。所例示的NVM單元結構可以應用於多次可編程（MTP）記憶體單元。應當理解，本發明可以應用於其他記憶體元件。
如第1圖所示，所例示的兩個非揮發性記憶胞C1 及C2 係被分別製作在隔離的氧化物界定（OD）區域100a及100b內。OD區域100a係以形成在半導體基底100主表面的溝渠絕緣區域110與第二氧化物界定區域100b隔離。半導體基底100可以具有一第一導電型，例如，半導體基底100可以是一P型摻雜矽基底（P-Sub）。根據所例示實施例，溝渠絕緣區域110可以是淺溝絕緣（STI）區域，但不限於此。
根據所例示實施例，非揮發性記憶胞C1 與非揮發性記憶胞C2 係為彼此鏡像對稱。然而，需理解的是，在其他實施例中非揮發性記憶胞C1 與非揮發性記憶胞C2 不一定是彼此鏡像對稱。為簡化說明，以下僅針對非揮發性記憶胞C1 做進一步說明。應理解的是，第1圖中的佈局僅為例示說明，本發明亦可以應用於其他不同的記憶體佈局中。
如第1圖及第2圖所示，根據所例示實施例，OD區域100a與OD區域100b係形成在相同的離子井101中，離子井101具有一第二導電型，例如，離子井101可以是一N型井（NW）。此外，可以另在半導體基底100內形成一深N型井，而離子井101設於該深N型井上。非揮發性記憶胞C1 包含一選擇電晶體21與一浮置閘極電晶體22，串聯至選擇電晶體21。此串聯的選擇電晶體21與浮置閘極電晶體22可以直接形成在OD區域100a上。
根據所例示實施例，選擇電晶體21可以是一PMOS電晶體，包含一源極摻雜區121，設於離子井101內、一共用摻雜區122，與源極摻雜區121有一距離、一選擇閘極通道區域210，靠近半導體基底100主表面且介於源極摻雜區121與共用摻雜區122之間、一選擇閘極（SG）212，設於選擇閘極通道區域210上方，以及一選擇閘極介電層211，介於選擇閘極212與選擇閘極通道區域210之間。其中，選擇閘極（SG）212係電耦合至一字元線（WL）。根據所例示實施例，選擇閘極（SG）212可以是一P+ 摻雜多晶矽閘極。在選擇閘極（SG）212的相對側壁上可以形成有一側壁子213。
根據所例示實施例，源極摻雜區121及共用摻雜區122可以具有第一導電型，例如，源極摻雜區121及共用摻雜區122可以是P+ 摻雜區。根據所例示實施例，源極摻雜區121可以電耦合至一源極線（SL）。
所述浮置閘極電晶體22係直接形成在OD區域100a上。浮置閘極電晶體22係透過共用摻雜區122串聯至選擇電晶體21。共用摻雜區122被選擇電晶體21與浮置閘極電晶體22所分享共用，如此構成兩個串接在一起的電晶體，在此實施例中，為兩個串接在一起的PMOS電晶體。
所述浮置閘極電晶體22包含一浮置閘極（FG）222位於OD區域100a上。根據所例示實施例，浮置閘極222僅由單一層的多晶矽所構成，例如，P+ 摻雜多晶矽。根據所例示實施例，浮置閘極222係為一單層多晶矽閘極。換言之，在浮置閘極222上不會堆疊額外的閘極層。根據所例示實施例，浮置閘極電晶體22係作為非揮發性記憶胞C1 的電荷儲存元件。根據所例示實施例，所述字元線（WL）可以是直線型導電圖案，並沿著第一方向或一參考x軸方向延伸。根據所例示實施例，所述字元線（WL）與OD區域直接重疊的部分可被視為選擇閘極。
所述浮置閘極電晶體22另包含共用摻雜區122，位於浮置閘極222的一側、一汲極摻雜區123，相對於共用摻雜區122而位於浮置閘極222的另一側、一浮置閘極通道區域220，介於共用摻雜區122與汲極摻雜區123之間，以及一浮置閘極介電層221，介於浮置閘極222與浮置閘極通道區域220之間。在浮置閘極222的相對側壁上可以形成有一側壁子223。
根據所例示實施例，汲極摻雜區123可以具有第一導電型，例如，汲極摻雜區123可以一P+ 摻雜區，並且可以電耦合至一位元線（BL）。
根據所例示實施例，從第2圖中可以看見，浮置閘極介電層221與選擇閘極介電層211的厚度約略相同。根據所例示實施例，選擇電晶體21與浮置閘極電晶體22共用離子井101。
如第1圖及第3圖所示，根據所例示實施例，非揮發性記憶胞C1 另包含一浮置閘極延伸部222a，連續的從浮置閘極222延伸至OD區域100c，且接近一抹除閘極（EG）區域30，其中抹除閘極區域30電耦合至一抹除線（EL）。浮置閘極延伸部222a通過介於OD區域100a與OD區域100c之間的溝渠絕緣區域110，並且與OD區域100c部分重疊，藉此與抹除閘極區域30電容耦合。從上往下看時，浮置閘極延伸部222a為一細長型圖案，並且沿著一第二方向或參考y軸方向延伸。
根據所例示實施例，浮置閘極延伸部222a包含一P+ 摻雜段以及一N+ 摻雜段，在P+ 摻雜段與N+ 摻雜段之間為一P+ /N+ 接面226，其中P+ 摻雜段與N+ 摻雜段彼此互相連接在一起。其中，浮置閘極延伸部222a的N+ 摻雜段的一端部係與抹除閘極區域30電容耦合。
根據所例示實施例，P+ /N+ 接面226較靠近OD區域100a，而相對較遠離OD區域100c。換言之，P+ /N+ 接面226至OD區域100a的距離a小於P+ /N+ 接面226至OD區域100c的距離b。根據所例示實施例，b/a介於5至20之間，但不限於此。在第1圖中同時以虛線顯示出N+ 摻雜區域401及P+ 摻雜區域402。根據所例示實施例，距離a可以小於或等於離子井101與OD重疊區域100a與OD重疊區域100c之間的溝渠絕緣區域110的重疊區域c。
根據所例示實施例，可以另包含一隔離離子井102，具有第一導電型，例如P型井，設於OD重疊區域100a與OD重疊區域100c之間的溝渠絕緣區域110的下方。抹除閘極區域30可以包含一重摻雜區302，具有第二導電型，例如N+ 摻雜區，鄰近浮置閘極延伸部222a。抹除閘極區域30可以另包含一輕摻雜汲極（LDD）區303，具有第二導電型，例如NLDD，設於半導體基底100內，且位於側壁子223正下方。輕摻雜汲極區303係與重摻雜區302接壤。
根據所例示實施例，在浮置閘極延伸部222a與半導體基底100之間可以設有一閘極介電層221a。根據所例示實施例，重摻雜區302係形成在未被浮置閘極延伸部222a覆蓋的OD重疊區域100c內的範圍。操作時，例如抹除操作，重摻雜區302係電耦合至一抹除線電壓（VEL ）。
本發明藉由採用較大的P+ /N+ 接面226至OD區域100c的距離b（或較大的b/a），使浮置閘極延伸部222a的N+ 摻雜段的比例可以盡可能增大。N+ 摻雜段佔浮置閘極延伸部222a的比例增加的好處在於可以提升抹除效能，這是因為更多的電子能夠位於浮置閘極延伸部222a的擴大比例的N+ 摻雜段的傳導帶，更容易將電子拉出N+ 摻雜段。此外，浮置閘極延伸部222a的P+ 摻雜段中更多電子被拉動以中和由於N+ 摻雜段電子拉出導致的N+ 摻雜段的電洞。因此，抹除效能可以明顯提升。
請參閱第4圖至第6圖，其中第4圖為根據本發明另一實施例所繪示的單層多晶矽非揮發性記憶胞的例示性佈局的平面示意圖。第5圖是沿第4圖的切線I-I’所示的剖面示意圖。第6圖是沿第4圖的切線II-II’所示的剖面示意圖。圖示中，相同的區域、層或元件仍沿用相同的符號來表示。
如第4圖及第6圖所示，根據所例示實施例，非揮發性記憶胞C1 包含第一浮置閘極延伸部222a，連續的從浮置閘極222延伸至OD區域100c，且接近一抹除閘極（EG）區域30，其中抹除閘極區域30電耦合至一抹除線（EL）。第一浮置閘極延伸部222a通過介於OD區域100a與OD區域100c之間的溝渠絕緣區域110，並且與OD區域100c部分重疊，藉此與抹除閘極區域30電容耦合。從上往下看時，浮置閘極延伸部222a為一細長型圖案，並且沿著一第二方向或參考y軸方向延伸。
根據所例示實施例，第一浮置閘極延伸部222a包含一P+ 摻雜段以及一N+ 摻雜段，在P+ 摻雜段與N+ 摻雜段之間為一P+ /N+ 接面226。P+ /N+ 接面226較靠近OD區域100a。根據所例示實施例，P+ /N+ 接面226至OD區域100a的距離a小於P+ /N+ 接面226至OD區域100c的距離b。在第4圖中同時以虛線顯示出N+ 摻雜區域401及P+ 摻雜區域402。根據所例示實施例，距離a可以小於或等於離子井101與OD重疊區域100a與OD重疊區域100c之間的溝渠絕緣區域110的重疊區域c。
如第4圖及第5圖所示，根據所例示實施例，非揮發性記憶胞C1 包含第二浮置閘極延伸部222b，沿著第一方向或參考x軸方向從第一浮置閘極延伸部222a連續的延伸出去。根據所例示實施例，第二浮置閘極延伸部222b可以與第一浮置閘極延伸部222a正交。第二浮置閘極延伸部222b從第一浮置閘極延伸部222a的一側邊延伸出去，且完全重疊OD區域100a與OD區域100c之間的溝渠絕緣區域110。
根據所例示實施例，第二浮置閘極延伸部222b全部均為N+ 摻雜多晶矽。藉由設置此額外的第二浮置閘極延伸部222b於非揮發性記憶胞中，N+ 摻雜段佔整體浮置閘極延伸部222a及222b的比例可以進一步增加，故抹除效能能明顯提升。
第7圖為根據本發明又另一實施例所繪示的單層多晶矽非揮發性記憶胞的例示性佈局的平面示意圖。如第7圖所示，同樣的，單層多晶矽非揮發性記憶胞（如記憶胞C1 ）包含第二浮置閘極延伸部222b，連續的沿著第一方向或參考x軸方向從第一浮置閘極延伸部222a延伸出去。與第4圖差異在於，第二浮置閘極延伸部222b包含P+ 摻雜段以及N+ 摻雜段，在P+ 摻雜段與N+ 摻雜段之間為P+ /N+ 接面226。藉由改變P+ /N+ 接面226在第二浮置閘極延伸部222b的位置，可以調節抹除效率，因而可以避免過度抹除發生。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
21‧‧‧選擇電晶體
22‧‧‧浮置閘極電晶體
30‧‧‧抹除閘極區域
100‧‧‧半導體基底
100a‧‧‧氧化物界定（OD）區域
100b‧‧‧氧化物界定（OD）區域
100c‧‧‧氧化物界定（OD）區域
101‧‧‧離子井
102‧‧‧隔離離子井
110‧‧‧溝渠絕緣區域
121‧‧‧源極摻雜區
122‧‧‧共用摻雜區
123‧‧‧汲極摻雜區
210‧‧‧選擇閘極通道區域
211‧‧‧選擇閘極介電層
212‧‧‧選擇閘極
213‧‧‧側壁子
220‧‧‧浮置閘極通道區域
221‧‧‧浮置閘極介電層
221a‧‧‧閘極介電層
222‧‧‧浮置閘極
223‧‧‧側壁子
222a‧‧‧第一浮置閘極延伸部
222b‧‧‧第二浮置閘極延伸部
226‧‧‧P+/N+接面
302‧‧‧重摻雜區
303‧‧‧輕摻雜汲極區
401‧‧‧N+摻雜區域
402‧‧‧P+摻雜區域
C1、C2‧‧‧非揮發性記憶胞
BL‧‧‧位元線
EL‧‧‧抹除線
SL‧‧‧源極線
WL‧‧‧字元線
FG‧‧‧浮置閘極
SG‧‧‧選擇閘極
PW‧‧‧P型井
NW‧‧‧N型井
P-Sub‧‧‧P型摻雜矽基底
a‧‧‧距離
b‧‧‧距離
c‧‧‧距離
所附圖式係提供對實施例的進一步理解，並且被併入並構成本說明書的一部分。所附圖式用以例示部分實施例，並用於解釋其原理。在所附圖式中： 第1圖為根據本發明一實施例所繪示的單層多晶矽非揮發性記憶胞的例示性佈局的平面示意圖； 第2圖是沿第1圖的切線I-I’所示的剖面示意圖； 第3圖是沿第1圖的切線II-II’所示的剖面示意圖； 第4圖為根據本發明另一實施例所繪示的單層多晶矽非揮發性記憶胞的例示性佈局的平面示意圖； 第5圖是沿第4圖的切線I-I’所示的剖面示意圖； 第6圖是沿第4圖的切線II-II’所示的剖面示意圖；以及 第7圖為根據本發明又另一實施例所繪示的單層多晶矽非揮發性記憶胞的例示性佈局的平面示意圖。

Claims (17)

  1. 一種非揮發性記憶胞，包含： 一半導體基底，具有一第一導電型； 一第一氧化物界定區域，設於該半導體基底中； 一第二氧化物界定區域，與第一氧化物界定區域相隔開； 一抹除閘極區域，設於該第二氧化物界定區域 一溝渠絕緣區域，將該第一氧化物界定區域與該第二氧化物界定區域隔離； 一選擇電晶體，設於該第一氧化物界定區域上； 一浮置閘極電晶體，串聯至該選擇電晶體，設於該第一氧化物界定區域上，其中該浮置閘極電晶體包含一浮置閘極，位於該第一氧化物界定區域上；以及 一第一浮置閘極延伸部，連續的從該浮置閘極延伸至該第二氧化物界定區域，其中該第一浮置閘極延伸部包含一P+ 摻雜段以及一N+ 摻雜段，在該P+ 摻雜段與該N+ 摻雜段之間為一P+ /N+ 接面，其中該P+ /N+ 接面較靠近該第一氧化物界定區域。
  2. 如請求項1所述的非揮發性記憶胞，其中該選擇電晶體與該浮置閘極電晶體為PMOS電晶體，且該選擇電晶體與該浮置閘極電晶體設於一N型井內。
  3. 如請求項2所述的非揮發性記憶胞，其中該半導體基底係為一P型摻雜矽基底。
  4. 如請求項1所述的非揮發性記憶胞，其中另包含一隔離離子井，具有該第一導電型，設於該溝渠絕緣區域下方。
  5. 如請求項1所述的非揮發性記憶胞，其中該第一浮置閘極延伸部穿越該第一氧化物界定區域與該第二氧化物界定區域之間的該溝渠絕緣區域，其中該第一浮置閘極延伸部部分重疊該第二氧化物界定區域，與該抹除閘極區域電容耦合。
  6. 如請求項5所述的非揮發性記憶胞，其中該抹除閘極區域係電耦合至一抹除線，其中該第一浮置閘極延伸部的該N+ 摻雜段的一端與該抹除閘極區域電容耦合。
  7. 如請求項1所述的非揮發性記憶胞，其中另包含一重摻雜區，具有一第二導電型，設於該第二氧化物界定區域內，並鄰近該第一浮置閘極延伸部。
  8. 如請求項7所述的非揮發性記憶胞，其中另包含一輕摻雜汲極區，具有該第二導電型，設於該第二氧化物界定區域內，且鄰近該重摻雜區。
  9. 如請求項1所述的非揮發性記憶胞，其中該選擇電晶體包含一源極摻雜區，具有該第一導電型、一共用摻雜區，具有該第一導電型、一選擇閘極通道區域，介於該源極摻雜區與該共用摻雜區之間、一選擇閘極，設於該選擇閘極通道區域上方，以及一選擇閘極介電層，介於該選擇閘極與該選擇閘極通道區域之間。
  10. 如請求項9所述的非揮發性記憶胞，其中該源極摻雜區電耦合至一源極線。
  11. 如請求項10所述的非揮發性記憶胞，其中該浮置閘極電晶體另包含該共用摻雜區、一汲極摻雜區，具有該第一導電型、一浮置閘極通道區域，介於該共用摻雜區與該汲極摻雜區之間，以及一浮置閘極介電層，介於該浮置閘極與該浮置閘極通道區域之間。
  12. 如請求項11所述的非揮發性記憶胞，其中該汲極摻雜區係電耦合至一位元線。
  13. 如請求項11所述的非揮發性記憶胞，其中該浮置閘極係為一P+ 摻雜多晶矽閘極。
  14. 如請求項11所述的非揮發性記憶胞，其中該P+ /N+ 接面至該第一氧化物界定區域的距離a小於該P+ /N+ 接面至該第二氧化物界定區域的距離b。
  15. 如請求項14所述的非揮發性記憶胞，其中b/a介於5至20之間。
  16. 如請求項1所述的非揮發性記憶胞，其中另包含一第二浮置閘極延伸部，從該第一浮置閘極延伸部連續的延伸出去。
  17. 如請求項16所述的非揮發性記憶胞，其中該第二浮置閘極延伸部從該第一浮置閘極延伸部的一側邊延伸出去，且完全重疊該第一氧化物界定區域與該第二氧化物界定區域之間的該溝渠絕緣區域。
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