JPH09134591A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH09134591A JPH09134591A JP7288790A JP28879095A JPH09134591A JP H09134591 A JPH09134591 A JP H09134591A JP 7288790 A JP7288790 A JP 7288790A JP 28879095 A JP28879095 A JP 28879095A JP H09134591 A JPH09134591 A JP H09134591A
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- potential
- word line
- memory device
- semiconductor memory
- memory cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Abstract
(57)【要約】
【課題】 ＤＲＡＭのワード線のレベルをグランドレベ
ル以下に下げることにより、メモリセルのリーク電流を
低減し、ホールドタイム特性を向上させる。 【解決手段】 メモリセルにＤＲＡＭを用いた半導体メ
モリ装置において、ワード線１０のドライバ部分にレベ
ルシフタ回路２０を設け、前記ワード線１０の非選択時
にこのワード線１０の電位をグランドレベル以下の電位
に設定する。
ル以下に下げることにより、メモリセルのリーク電流を
低減し、ホールドタイム特性を向上させる。 【解決手段】 メモリセルにＤＲＡＭを用いた半導体メ
モリ装置において、ワード線１０のドライバ部分にレベ
ルシフタ回路２０を設け、前記ワード線１０の非選択時
にこのワード線１０の電位をグランドレベル以下の電位
に設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルにＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）を
用いた半導体メモリ装置に関するものである。
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）を
用いた半導体メモリ装置に関するものである。
【０００２】
【従来の技術】従来、ＤＲＡＭのワード線は、選択され
た場合は「Ｈ」レベルになりメモリセルを選択するが、
非選択の場合はグランドレベルに接地され、メモリセル
内に蓄積された電荷をリークさせないようにしている。
しかしながら、非選択時に、例えワード線がグランドレ
ベルであったとしても、メモリセルからのリーク電流は
僅かではあるが流れており、これにより、メモリセルに
蓄積された電荷がリークして、結果的にＤＲＡＭのホー
ルドタイムが悪くなる原因になっている。
た場合は「Ｈ」レベルになりメモリセルを選択するが、
非選択の場合はグランドレベルに接地され、メモリセル
内に蓄積された電荷をリークさせないようにしている。
しかしながら、非選択時に、例えワード線がグランドレ
ベルであったとしても、メモリセルからのリーク電流は
僅かではあるが流れており、これにより、メモリセルに
蓄積された電荷がリークして、結果的にＤＲＡＭのホー
ルドタイムが悪くなる原因になっている。
【０００３】そこで、ホールドタイムを良くする方法と
しては、メモリセルのストレージキャパシタンスを大き
くして電荷蓄積量を大きくする方法と、リーク電流を減
らす方法がある。すなわち、同じストレージキャパシタ
ンスであれば、リーク電流が少ない方がメモリセルに蓄
積された電荷を長時間維持でき、ホールドタイムは当然
良くなる。また、リーク電流が同程度であれば、ストレ
ージキャパシタンスが大きい方が蓄積される電荷量が多
いため、読み出しに必要な電荷量を長時間保持でき、結
果的にホールドタイムは良くなる。
しては、メモリセルのストレージキャパシタンスを大き
くして電荷蓄積量を大きくする方法と、リーク電流を減
らす方法がある。すなわち、同じストレージキャパシタ
ンスであれば、リーク電流が少ない方がメモリセルに蓄
積された電荷を長時間維持でき、ホールドタイムは当然
良くなる。また、リーク電流が同程度であれば、ストレ
ージキャパシタンスが大きい方が蓄積される電荷量が多
いため、読み出しに必要な電荷量を長時間保持でき、結
果的にホールドタイムは良くなる。
【０００４】ＤＲＡＭのメモリセルのリーク電流は大き
く二つに分けることができる。一つは、図３に示すよう
に、メモリセルのストレージノードに蓄積された電荷が
Ｐ／Ｎの接合部分よりリークしてしまうケース（接合リ
ーク電流：ＩＪＬ）である。この場合は、図４に示すよ
うに、基板電位（ＶＢＢ電位）を浅くすると、接合リー
クを低くすることができるので、基板電位を浅くするこ
とにより、接合リーク電流（ＩＪＬ）を低減することが
できる。
く二つに分けることができる。一つは、図３に示すよう
に、メモリセルのストレージノードに蓄積された電荷が
Ｐ／Ｎの接合部分よりリークしてしまうケース（接合リ
ーク電流：ＩＪＬ）である。この場合は、図４に示すよ
うに、基板電位（ＶＢＢ電位）を浅くすると、接合リー
クを低くすることができるので、基板電位を浅くするこ
とにより、接合リーク電流（ＩＪＬ）を低減することが
できる。
【０００５】二つ目はトランジスタのサブスレッショー
ルドリーク特性により、ストレージノードよりビット線
へリークするケースである。通常、非選択のワード線は
グランドレベルにあり、メモリセルのトランスファゲー
トはオフしているが、ビット線電位が１／２ＶＣＣレベ
ルでストレージノードがグランドレベルにある場合
（「０」の場合）、トランスファゲートは弱反転領域に
あるため、僅かながら微少電流がリークして、ビット線
からストレージノードへ電流が流れ、本来グランドレベ
ルでなければならないストレージノードに電荷が蓄積さ
れてしまう。
ルドリーク特性により、ストレージノードよりビット線
へリークするケースである。通常、非選択のワード線は
グランドレベルにあり、メモリセルのトランスファゲー
トはオフしているが、ビット線電位が１／２ＶＣＣレベ
ルでストレージノードがグランドレベルにある場合
（「０」の場合）、トランスファゲートは弱反転領域に
あるため、僅かながら微少電流がリークして、ビット線
からストレージノードへ電流が流れ、本来グランドレベ
ルでなければならないストレージノードに電荷が蓄積さ
れてしまう。
【０００６】また、逆に、ビット線電位が１／２ＶＣＣ
レベルでストレージノードがＶＣＣレベルにある場合
（「１」の場合）、図５に示すように、ストレージノー
ドからビット線へ電流が流れ（サブスレッショールドリ
ーク電流：ＩＳＬ）、本来ＶＣＣレベルでなければなら
ないストレージノードの電荷が放電されて、「１」の読
み出しができなくなってしまう。
レベルでストレージノードがＶＣＣレベルにある場合
（「１」の場合）、図５に示すように、ストレージノー
ドからビット線へ電流が流れ（サブスレッショールドリ
ーク電流：ＩＳＬ）、本来ＶＣＣレベルでなければなら
ないストレージノードの電荷が放電されて、「１」の読
み出しができなくなってしまう。
【０００７】この場合は、図６に示すように、基板電位
（ＶＢＢ電位）を深くすると、サブスレッショールドリ
ークを低くすることができるので、基板電位を深くする
ことにより、トランジスタのＶｔを上げることにより、
ストレージノードの電荷の放電を回避することができ
る。
（ＶＢＢ電位）を深くすると、サブスレッショールドリ
ークを低くすることができるので、基板電位を深くする
ことにより、トランジスタのＶｔを上げることにより、
ストレージノードの電荷の放電を回避することができ
る。
【０００８】
【発明が解決しようとする課題】このように、メモリセ
ルのリーク電流は、基板電位から見れば、相反する二つ
の原因で発生している。したがって、基板電位は浅から
ず、深からず、最適な電位を選択しなければならない。
ルのリーク電流は、基板電位から見れば、相反する二つ
の原因で発生している。したがって、基板電位は浅から
ず、深からず、最適な電位を選択しなければならない。
【０００９】しかしながら、基板電位は電源電圧やプロ
セスパラメータによって変動しやすいため、最適値に設
定するのは非常に難しい。また、最適値もメモリセルの
プロセス的な出来具合によりリーク特性が変動しやすい
ため、ロット間のばらつきが大きい。しかも、その最適
な電位に設定したとしても、それ以上のホールドタイム
特性の向上は望めない。
セスパラメータによって変動しやすいため、最適値に設
定するのは非常に難しい。また、最適値もメモリセルの
プロセス的な出来具合によりリーク特性が変動しやすい
ため、ロット間のばらつきが大きい。しかも、その最適
な電位に設定したとしても、それ以上のホールドタイム
特性の向上は望めない。
【００１０】本発明は、上記問題点を解決するために、
ＤＲＡＭのワード線のレベルをグランドレベル以下に下
げることにより、メモリセルのリーク電流を低減し、ホ
ールドタイム特性を向上させることができる半導体メモ
リ装置を提供することを目的とする。
ＤＲＡＭのワード線のレベルをグランドレベル以下に下
げることにより、メモリセルのリーク電流を低減し、ホ
ールドタイム特性を向上させることができる半導体メモ
リ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）メモリセルにＤＲＡＭを用いた半導体メモリ装置
において、ワード線のドライバ部分にレベルシフタ回路
を設け、前記ワード線の非選択時にこのワード線の電位
をグランドレベル以下の電位に設定するようにしたもの
である。
成するために、 （１）メモリセルにＤＲＡＭを用いた半導体メモリ装置
において、ワード線のドライバ部分にレベルシフタ回路
を設け、前記ワード線の非選択時にこのワード線の電位
をグランドレベル以下の電位に設定するようにしたもの
である。
【００１２】（２）上記（１）記載の半導体メモリ装置
において、前記ワード線の電位をＤＲＡＭの基板電位に
一致させるようにしたものである。 （３）メモリセルにＤＲＡＭを用いた半導体メモリ装置
において、ワード線のドライバ部分にレベルシフタ回路
を設け、前記ワード線の非選択時にこのワード線の電位
をグランドレベル以下の電位に設定するとともに、この
ワード線の電位をＤＲＡＭの基板電位とは異なるレベル
にするこの基板とは独立したレベル発生回路を具備する
ようにしたものである。
において、前記ワード線の電位をＤＲＡＭの基板電位に
一致させるようにしたものである。 （３）メモリセルにＤＲＡＭを用いた半導体メモリ装置
において、ワード線のドライバ部分にレベルシフタ回路
を設け、前記ワード線の非選択時にこのワード線の電位
をグランドレベル以下の電位に設定するとともに、この
ワード線の電位をＤＲＡＭの基板電位とは異なるレベル
にするこの基板とは独立したレベル発生回路を具備する
ようにしたものである。
【００１３】
【発明の実施の形態】以下、本発明の実施例について図
面を参照しながら詳細に説明する。図１は本発明の第１
実施例を示す半導体メモリ装置の構成図で、図１（ａ）
はその半導体メモリ装置の要部構成図、図１（ｂ）はそ
の半導体メモリ装置のレベルシフタ回路図、図１（ｃ）
はその半導体メモリ装置のワード線の電位を示す図であ
る。
面を参照しながら詳細に説明する。図１は本発明の第１
実施例を示す半導体メモリ装置の構成図で、図１（ａ）
はその半導体メモリ装置の要部構成図、図１（ｂ）はそ
の半導体メモリ装置のレベルシフタ回路図、図１（ｃ）
はその半導体メモリ装置のワード線の電位を示す図であ
る。
【００１４】これらの図に示すように、ワード線１０の
ドライバ部分にレベルシフタ回路２０を設け、ワード線
１０の非選択時にはワード線１０に負電位が印加される
ようにする。その場合、レベルシフタ回路２０のソース
にＶＢＢ発生回路３０を設け、常時ＶＢＢ（基板電位）
を印加する。なお、４０はメモリセルアレイである。図
１（ｂ）において、２１ａ，２１ｂ，２２ａ，２２ｂ，
２３ａ，２３ｂ，２４ａ，２４ｂはＭＯＳトランジスタ
（２１ａ，２１ｂ，２３ａ，２３ｂはＰチャネルＭＯＳ
トランジスタ、２２ａ，２２ｂ，２４ａ，２４ｂはＮチ
ャネルＭＯＳトランジスタ）、２５，２６はインバー
タ、２７はＸデコータであり、上記したＭＯＳトランジ
スタからなるレベルシフタ回路が２段に設けられてい
る。
ドライバ部分にレベルシフタ回路２０を設け、ワード線
１０の非選択時にはワード線１０に負電位が印加される
ようにする。その場合、レベルシフタ回路２０のソース
にＶＢＢ発生回路３０を設け、常時ＶＢＢ（基板電位）
を印加する。なお、４０はメモリセルアレイである。図
１（ｂ）において、２１ａ，２１ｂ，２２ａ，２２ｂ，
２３ａ，２３ｂ，２４ａ，２４ｂはＭＯＳトランジスタ
（２１ａ，２１ｂ，２３ａ，２３ｂはＰチャネルＭＯＳ
トランジスタ、２２ａ，２２ｂ，２４ａ，２４ｂはＮチ
ャネルＭＯＳトランジスタ）、２５，２６はインバー
タ、２７はＸデコータであり、上記したＭＯＳトランジ
スタからなるレベルシフタ回路が２段に設けられてい
る。
【００１５】すなわち、ＭＯＳトランジスタ２１ａ，２
３ａの上側及びＭＯＳトランジスタ２１ｂ，２３ｂの上
側は、ブースト（昇圧）電位となり、ＭＯＳトランジス
タ２２ａ，２４ａの下側はアースに接続され、ＭＯＳト
ランジスタ２２ｂ，２４ｂの下側はＶＢＢ発生回路３０
に接続され、基板電位（ＶＢＢ電位）が印加される。Ｍ
ＯＳトランジスタ２１ａ，２３ａ及び２１ｂ，２３ｂの
上側には、ブースト電圧（昇圧電圧、例えば５Ｖ以上）
が印加され、Ｘデコータ２７から出力される０〜５Ｖ程
度のレベル信号が、カスケード接続のインバータ２５，
２６に印加され、インバータ２５の出力はＭＯＳトラン
ジスタ２４ａのゲートへ、インバータ２６の出力はＭＯ
Ｓトランジスタ２２ａのゲートへと接続される。
３ａの上側及びＭＯＳトランジスタ２１ｂ，２３ｂの上
側は、ブースト（昇圧）電位となり、ＭＯＳトランジス
タ２２ａ，２４ａの下側はアースに接続され、ＭＯＳト
ランジスタ２２ｂ，２４ｂの下側はＶＢＢ発生回路３０
に接続され、基板電位（ＶＢＢ電位）が印加される。Ｍ
ＯＳトランジスタ２１ａ，２３ａ及び２１ｂ，２３ｂの
上側には、ブースト電圧（昇圧電圧、例えば５Ｖ以上）
が印加され、Ｘデコータ２７から出力される０〜５Ｖ程
度のレベル信号が、カスケード接続のインバータ２５，
２６に印加され、インバータ２５の出力はＭＯＳトラン
ジスタ２４ａのゲートへ、インバータ２６の出力はＭＯ
Ｓトランジスタ２２ａのゲートへと接続される。
【００１６】以下、この半導体メモリ装置の動作につい
て説明する。ワード線１０の電位を非選択の場合、負電
位とすることにより、サブスレッショールドリーク特性
を向上させ、ストレージノードから、ビット線へのサブ
スレッショールドリークを減少させる。図２は本発明の
第１実施例を示す半導体メモリ装置のＭＯＳトランジス
タのサブスレッショールド特性を示したものである。
て説明する。ワード線１０の電位を非選択の場合、負電
位とすることにより、サブスレッショールドリーク特性
を向上させ、ストレージノードから、ビット線へのサブ
スレッショールドリークを減少させる。図２は本発明の
第１実施例を示す半導体メモリ装置のＭＯＳトランジス
タのサブスレッショールド特性を示したものである。
【００１７】通常ゲートソース間の電圧Ｖｇｓは、スレ
ッショールド電圧Ｖｔｈを超えると急激に増加するが、
それ以下では、ごく微少ではあるが、やはりサブスレッ
ショールド電流ＩＳＬが流れており、その電流値はＶｇ
ｓが低いほど少ない。メモリセルに「１」が書き込まれ
ていた場合、ビット線がソースで、ワード線がゲート、
メモリセルのストレージノードがドレインとなる。この
場合、ビット電位を１／２ＶＣＣとすると、Ｖｇｓは−
１／２ＶＣＣであり、比較的サブスレッショールドリー
ク電流（ＩＳＬ）は少ない。メモリセルに「０」が書き
込まれていた場合は、ビット線がドレインで、ワード線
がゲート、メモリセルのストレージノードがソースとな
る。この場合、Ｖｇｓは０Ｖであり、サブスレッショー
ルドリーク電流は「１」の場合より多い。
ッショールド電圧Ｖｔｈを超えると急激に増加するが、
それ以下では、ごく微少ではあるが、やはりサブスレッ
ショールド電流ＩＳＬが流れており、その電流値はＶｇ
ｓが低いほど少ない。メモリセルに「１」が書き込まれ
ていた場合、ビット線がソースで、ワード線がゲート、
メモリセルのストレージノードがドレインとなる。この
場合、ビット電位を１／２ＶＣＣとすると、Ｖｇｓは−
１／２ＶＣＣであり、比較的サブスレッショールドリー
ク電流（ＩＳＬ）は少ない。メモリセルに「０」が書き
込まれていた場合は、ビット線がドレインで、ワード線
がゲート、メモリセルのストレージノードがソースとな
る。この場合、Ｖｇｓは０Ｖであり、サブスレッショー
ルドリーク電流は「１」の場合より多い。
【００１８】この実施例では、Ｖｇｓを負電位にするこ
とでサブスレッショールドリーク電流ＩＳＬを削減し、
メモリセルのホールドタイム特性を向上させることにあ
る。これは、上記の説明で明らかなように、「１」読み
出し時より、「０」読み出し時の方が効果的である。図
２に示すように、ワード線がグランドレベル時にはＡ点
にあったＩＳＬが、ワード線を負電位にすることで、Ｂ
点になり、ＩＳＬが減少する。
とでサブスレッショールドリーク電流ＩＳＬを削減し、
メモリセルのホールドタイム特性を向上させることにあ
る。これは、上記の説明で明らかなように、「１」読み
出し時より、「０」読み出し時の方が効果的である。図
２に示すように、ワード線がグランドレベル時にはＡ点
にあったＩＳＬが、ワード線を負電位にすることで、Ｂ
点になり、ＩＳＬが減少する。
【００１９】これにより、サブスレッショールドリーク
電流は、ほぼ無視できるようになるため、更に、ＶＢＢ
を浅くすることで、Ｂ点がＢ′点になり、ＩＳＬが多少
増加しても、接合リーク電流を低減することができて、
結果的に、リーク電流を減少させることができる。次
に、本発明の第２実施例について説明する。
電流は、ほぼ無視できるようになるため、更に、ＶＢＢ
を浅くすることで、Ｂ点がＢ′点になり、ＩＳＬが多少
増加しても、接合リーク電流を低減することができて、
結果的に、リーク電流を減少させることができる。次
に、本発明の第２実施例について説明する。
【００２０】図７は本発明の第２実施例を示す半導体メ
モリ装置の構成図で、図７（ａ）はその半導体メモリ装
置の要部構成図、図７（ｂ）はその半導体メモリ装置の
レベルシフタ回路図、図７（ｃ）はその半導体メモリ装
置のワード線の電位を示す図である。なお、第１実施例
と共通する部分については、同じ符号を付してそれらの
説明は省略する。
モリ装置の構成図で、図７（ａ）はその半導体メモリ装
置の要部構成図、図７（ｂ）はその半導体メモリ装置の
レベルシフタ回路図、図７（ｃ）はその半導体メモリ装
置のワード線の電位を示す図である。なお、第１実施例
と共通する部分については、同じ符号を付してそれらの
説明は省略する。
【００２１】これらの図に示すように、ワード線１０の
ドライバ部分にレベルシフタ回路２０を設け、非選択時
にはワード線１０に負電位が印加されるようにする。そ
の場合、レベルシフタ回路２０のソースに常時基板電位
（ＶＢＢ電位）とは異なる負電位発生回路５０を設け、
レベル調整をする。以下、この半導体メモリ装置の動作
について説明する。
ドライバ部分にレベルシフタ回路２０を設け、非選択時
にはワード線１０に負電位が印加されるようにする。そ
の場合、レベルシフタ回路２０のソースに常時基板電位
（ＶＢＢ電位）とは異なる負電位発生回路５０を設け、
レベル調整をする。以下、この半導体メモリ装置の動作
について説明する。
【００２２】動作は基本的に第１実施例と同様である
が、負電位発生回路５０を基板電位発生回路と独立して
設ける。通常、基板電位は電源電圧５Ｖ時には−２．５
Ｖ程度であるが、第１実施例ではワード線の電位も基板
電位と同様に−２．５Ｖ程度となる。ワード線の電位は
より深くし、サブスレッショールドリーク電流を低減
し、基板電位はより浅くして接合リーク電流（ＩＪＬ）
を低減することが目的であるので、基板電位とは独立し
た電位を発生すると最適な電位に設定しやすい。
が、負電位発生回路５０を基板電位発生回路と独立して
設ける。通常、基板電位は電源電圧５Ｖ時には−２．５
Ｖ程度であるが、第１実施例ではワード線の電位も基板
電位と同様に−２．５Ｖ程度となる。ワード線の電位は
より深くし、サブスレッショールドリーク電流を低減
し、基板電位はより浅くして接合リーク電流（ＩＪＬ）
を低減することが目的であるので、基板電位とは独立し
た電位を発生すると最適な電位に設定しやすい。
【００２３】このように構成したので、図８に示すよう
に、従来、リーク電流ａであったものを、リーク電流ｂ
まで削減することができる。すなわち、接合リーク電流
（ＩＪＬ）を示す線ｄと、サブスレッショルドリーク電
流（ＩＳＬ）を示す線ｃとの交点に対応した点までリー
ク電流を示す線ｂを低減することができる。なお、本実
施例ではＤＲＡＭに適用した例を用いて説明したが、高
抵抗負荷型又はＴＦＴ負荷型ＳＲＡＭでも実施可能であ
り、リーク電流を低減することで、低消費電流を実現す
ることができる。
に、従来、リーク電流ａであったものを、リーク電流ｂ
まで削減することができる。すなわち、接合リーク電流
（ＩＪＬ）を示す線ｄと、サブスレッショルドリーク電
流（ＩＳＬ）を示す線ｃとの交点に対応した点までリー
ク電流を示す線ｂを低減することができる。なお、本実
施例ではＤＲＡＭに適用した例を用いて説明したが、高
抵抗負荷型又はＴＦＴ負荷型ＳＲＡＭでも実施可能であ
り、リーク電流を低減することで、低消費電流を実現す
ることができる。
【００２４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００２５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、非選択時にＤＲＡ
Ｍのワード線のレベルをグランドレベル以下に下げるこ
とにより、メモリセルのリーク電流を低減し、ホールド
タイム特性を向上させることができる。
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、非選択時にＤＲＡ
Ｍのワード線のレベルをグランドレベル以下に下げるこ
とにより、メモリセルのリーク電流を低減し、ホールド
タイム特性を向上させることができる。
【００２６】（２）請求項２記載の発明によれば、非選
択時に負電位がワード線に印加されるため、メモリセル
のゲートドレイン電圧は負になり、ストレージノードか
らビット線へのサブスレッショールドリーク電流は大幅
に低減でき、結果的にホールドタイム特性が向上する。
また、サブスレッショールドリーク電流が減少すること
で、基板電位（ＶＢＢ電位）をより浅くすることが可能
となり、接合リークも減少させることが可能となる。負
電位発生回路は基板電位発生回路と共用するため、チッ
プ面積を低減することができる。
択時に負電位がワード線に印加されるため、メモリセル
のゲートドレイン電圧は負になり、ストレージノードか
らビット線へのサブスレッショールドリーク電流は大幅
に低減でき、結果的にホールドタイム特性が向上する。
また、サブスレッショールドリーク電流が減少すること
で、基板電位（ＶＢＢ電位）をより浅くすることが可能
となり、接合リークも減少させることが可能となる。負
電位発生回路は基板電位発生回路と共用するため、チッ
プ面積を低減することができる。
【００２７】（３）請求項３記載の発明によれば、上記
（１）に加え、基板電位（ＶＢＢ電位）とは異なる電位
を発生できるため、ワード線の非選択時のレベルと、基
板電位を独立に発生でき、それぞれに最適値をセットで
きる。すなわち、基板電位（ＶＢＢ電位）はできるだけ
浅くして接合リーク電流を減少させ、ワード線の非選択
時の電位はできるだけ深くしてサブスレッショールドリ
ーク電流を低減することができる。
（１）に加え、基板電位（ＶＢＢ電位）とは異なる電位
を発生できるため、ワード線の非選択時のレベルと、基
板電位を独立に発生でき、それぞれに最適値をセットで
きる。すなわち、基板電位（ＶＢＢ電位）はできるだけ
浅くして接合リーク電流を減少させ、ワード線の非選択
時の電位はできるだけ深くしてサブスレッショールドリ
ーク電流を低減することができる。
【００２８】その場合、基板電位（ＶＢＢ電位）とは独
立した電位を発生させることができるので、最適なリー
ク電流値を設定するための調整が容易である。
立した電位を発生させることができるので、最適なリー
ク電流値を設定するための調整が容易である。
【図１】本発明の第１実施例を示す半導体メモリ装置の
構成図である。
構成図である。
【図２】本発明の第１実施例を示す半導体メモリ装置の
ＭＯＳトランジスタのサブスレッショールド特性を示す
図である。
ＭＯＳトランジスタのサブスレッショールド特性を示す
図である。
【図３】従来のメモリセルのストレージノードに蓄積さ
れた電荷がＰ／Ｎの接合部分よりリーク状態の説明図で
ある。
れた電荷がＰ／Ｎの接合部分よりリーク状態の説明図で
ある。
【図４】基板電位（ＶＢＢ電位）の深浅と、接合リーク
電流との関係を示す図である。
電流との関係を示す図である。
【図５】従来のストレージノードからビット線へ電流が
流れるサブスレッショールドリーク状態の説明図であ
る。
流れるサブスレッショールドリーク状態の説明図であ
る。
【図６】基板電位（ＶＢＢ電位）の深浅と、サブスレッ
ショールドリーク電流との関係を示す図である。
ショールドリーク電流との関係を示す図である。
【図７】本発明の第２実施例を示す半導体メモリ装置の
構成図である。
構成図である。
【図８】本発明の効果を示す基板電位（ＶＢＢ電位）の
深浅と、リーク電流との関係を示す図である。
深浅と、リーク電流との関係を示す図である。
１０ ワード線 ２０ レベルシフタ回路 ２１ａ，２１ｂ，２２ａ，２２ｂ，２３ａ，２３ｂ，２
４ａ，２４ｂ ＭＯＳトランジスタ ２５，２６ インバータ ２７ Ｘデコータ ３０ ＶＢＢ発生回路 ４０ メモリセルアレイ ５０ 負電位発生回路
４ａ，２４ｂ ＭＯＳトランジスタ ２５，２６ インバータ ２７ Ｘデコータ ３０ ＶＢＢ発生回路 ４０ メモリセルアレイ ５０ 負電位発生回路
Claims (3)
- 【請求項１】 メモリセルにＤＲＡＭを用いた半導体メ
モリ装置において、ワード線のドライバ部分にレベルシ
フタ回路を設け、前記ワード線の非選択時に該ワード線
の電位をグランドレベル以下の電位に設定することを特
徴とする半導体メモリ装置。 - 【請求項２】 請求項１記載の半導体メモリ装置におい
て、前記ワード線の電位をＤＲＡＭの基板電位に一致さ
せることを特徴とする半導体メモリ装置。 - 【請求項３】 メモリセルにＤＲＡＭを用いた半導体メ
モリ装置において、ワード線のドライバ部分にレベルシ
フタ回路を設け、前記ワード線の非選択時に該ワード線
の電位をグランドレベル以下の電位に設定するととも
に、前記ワード線の電位をＤＲＡＭの基板電位とは異な
るレベルにする該基板とは独立したレベル発生回路を具
備することを特徴とする半導体メモリ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288790A JPH09134591A (ja) | 1995-11-07 | 1995-11-07 | 半導体メモリ装置 |
| DE69618747T DE69618747T2 (de) | 1995-11-07 | 1996-10-22 | Halbleiterspeicheranordnung mit niedrigem Leckstrom und verbessertem Datenschutz |
| EP96116986A EP0773550B1 (en) | 1995-11-07 | 1996-10-22 | Semiconductor memory device with reduced leakage current and improved data retention |
| TW085113233A TW332333B (en) | 1995-11-07 | 1996-10-30 | The semiconductor memory device with low leakage current & improving data retention |
| US08/742,181 US5781481A (en) | 1995-11-07 | 1996-10-30 | Semiconductor memory device with reduced leakage current and improved data retention |
| KR1019960052341A KR100327780B1 (ko) | 1995-11-07 | 1996-11-06 | 반도체 메모리 장치 및 그 워드선 구동방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288790A JPH09134591A (ja) | 1995-11-07 | 1995-11-07 | 半導体メモリ装置 |
Publications (1)
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|---|---|
| JPH09134591A true JPH09134591A (ja) | 1997-05-20 |
Family
ID=17734763
Family Applications (1)
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|---|---|---|---|
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Country Status (6)
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| JP (1) | JPH09134591A (ja) |
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| DE (1) | DE69618747T2 (ja) |
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