CN102332303B - 用于快闪存储器的负电压电平转换电路 - Google Patents
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Abstract
本发明公开了属于集成电路设计领域的用于快闪存储器的负电压电平转换电路。本发明的连接关系如下：VIN输入电压连接INV1反相器和第一自举电路的公共节点，INV1反相器还与第二自举电路连接，第一电压转换电路分别连接第一自举电路、第二自举电路和第二电压转换电路，第二电压转换电路还与VOUT输出电压连接。本发明的有益效果为：结构简单、电平转换速度快、功耗小、驱动能力强和应用范围广；本发明在电源电压降低时能够正常工作，增强了隔离电源电压的作用，减小了交叉耦合的两个NMOS晶体管的下拉电压的能力，减小了输入信号翻转时选择电路和交叉耦合电路的竞争。
Description
技术领域
本发明属于集成电路设计领域，特别涉及用于快闪存储器的负电压电平转换电路。
背景技术
目前，闪存(Flash memory)广泛应用在手机，相机，掌上电脑等便携式设备中，具有掉电数据不丢失，高编程速度，高集成度等优点。图1是一个传统闪存单元的剖面图，它采用多晶硅控制栅10和浮栅12组成的叠栅结构。在p型衬底16上，通过注入形成n+结构的源极区14和漏极区15。另外，浮栅12和衬底16间用绝缘层13隔离，控制栅10与浮栅12之间用绝缘层11隔离。这种叠栅结构，使得从控制栅10看到的存储单元的阈值电压，取决于浮栅12中电子的数量。
图2是传统NOR型闪存局部阵列结构示意图。存储单元的控制栅10连接在相应的字线WL0-WL1上，存储单元的漏极15连接在相应的位线BL0-BL2上，存储单元的源极14连接到选通晶体管(Passtransistor)的漏极。选通晶体管的栅极连接到控制信号线PT0-PT1上，选通晶体管的源极连接到共同的源线SL上。选通晶体管的作用是编程操作时防止选中存储单元的位线电压传通到源线SL上，读取操作时阻止过擦除单元的电流通路。
闪存单元通过Fowler-Nordheim(简称F-N)隧穿效应进行编程、擦除操作。表1是闪存单元进行各种操作时字线WL、位线BL、选通管的控制信号线PT，源线SL上的典型电压。
| 操作 | WL | PT | BL | SL |
| 编程 | 10V | -5V | -5V | Float |
| 擦除 | -5V | 10V | Float | Float |
| 读取 | 2.5V | 1.5V | 0.8V | 0V |
表1
从上表可以看出，当存储器进行编程和擦除操作时，需要施加负电压，这就需要一个能够将输入的数据转化为相应的负电压的负电压电平转换电路。
现有的负电平转换电路，随着电源电压的下降，电平转换延迟及转换功耗显著增加，同时晶体管的尺寸难以缩小，这就增加了版图面积，提高了工艺成本。
发明内容
本发明针对上述缺陷公开了用于快闪存储器的负电压电平转换电路。它的连接关系如下：
VIN输入电压连接INV1反相器和第一自举电路的公共节点，INV1反相器还与第二自举电路连接，第一电压转换电路分别连接第一自举电路、第二自举电路和第二电压转换电路，第二电压转换电路还与VOUT输出电压连接。
所述第一自举电路的连接关系如下：VIN输入电压分别连接INV1反相器和INV2反相器的输入端以及MP1晶体管和HN7晶体管的栅极，N1节点分别连接MP1晶体管和HN7晶体管的漏极以及MN1晶体管和HP1晶体管的栅极，INV2反相器与C1电容串联，N2节点分别连接C1电容、HN3晶体管的栅极、HN7晶体管的源极和衬底以及MN1晶体管的漏极和衬底，MP1晶体管的源极和衬底均接VDD电源电压，MN1晶体管的源极接VSS电位。
所述第二自举电路的连接关系如下：N5节点分别连接INV1反相器的输出端、INV3反相器的输入端以及MP2晶体管和HN8晶体管的栅极，N3节点分别连接MP2晶体管和HN8晶体管的漏极以及MN2晶体管和HP2晶体管的栅极，INV3反相器与C2电容串联，N4节点分别连接C2电容、HN4晶体管的栅极、HN8晶体管的源极和衬底以及MN2晶体管的漏极和衬底，MP2晶体管的源极和衬底均接VDD电源电压，MN2晶体管的源极接VSS电位。
所述第一电压转换电路的连接关系如下：VDD电源电压分别连接HP1晶体管的源极和衬底以及HP2晶体管的源极和衬底，N6节点分别连接HN6晶体管的栅极、HP1晶体管和HN3晶体管的漏极，N7节点分别连接HP2晶体管和HN4晶体管的漏极以及HP3晶体管和HN5晶体管的栅极，VNH负压分别连接HN3晶体和HN4晶体管的衬底、HN1晶体管的源极和衬底以及HN2晶体管的源极和衬底，HN1晶体管的栅极连接HN4晶体管的源极和HN2晶体管的漏极的公共节点，HN2晶体管的栅极连接HN3晶体管的源极和HN1晶体管的漏极的公共节点。
所述第二电压转换电路的连接关系如下：HP3晶体管的源极和衬底均连接VSS电位，HN6晶体管的衬底、HN5晶体管的源极和衬底均接VNH负压，VOUT输出电压分别连接HP3晶体管、HN5晶体管和HN6晶体管的漏极，HN6晶体管的源极接VSS电位。
所述HN1晶体管、HN2晶体管、HN3晶体管、HN4晶体管、HN5晶体管、HN6晶体管、HN7晶体管、HN8晶体管、MN1晶体管和MN2晶体管均为NMOS晶体管；所述HP1晶体管、HP2晶体管、MP1晶体管和MP2晶体管均为PMOS晶体管。
本发明具有的有益效果：结构简单、电平转换速度快、功耗小、驱动能力强和应用范围广；本发明采用信号摆幅增大技术，增强了第一电压转换电路中起选择作用的两个PMOS晶体管的驱动能力，使本发明在电源电压降低时能够正常工作。采用了两个起偏置缓冲隔离电源电压作用的NMOS晶体管，增强了隔离电源电压的作用，减小了交叉耦合的两个NMOS晶体管的下拉电压的能力，减小了输入信号翻转时选择电路和交叉耦合电路的竞争，减小了起选择作用的晶体管的尺寸，节省了版图的面积。
附图说明
图1，一个传统闪存单元的剖面图；
图2，传统NOR型闪存局部阵列结构示意图；
图3，本发明的一个实施例示意图；
图4，本发明的另一个实施例示意图。
具体实施方式
下面结合附图对本发明进一步说明。
如图3所示，用于快闪存储器的负电压电平转换电路的连接关系如下：VIN输入电压连接INV1反相器40和第一自举电路41的公共节点，INV1反相器40还与第二自举电路42连接，第一电压转换电路43分别连接第一自举电路41、第二自举电路42和第二电压转换电路44，第二电压转换电路44还与VOUT输出电压连接。
第一自举电路的连接关系如下：VIN输入电压分别连接INV1反相器和INV2反相器的输入端以及MP1晶体管和HN7晶体管的栅极，N1节点分别连接MP1晶体管和HN7晶体管的漏极以及MN1晶体管和HP1晶体管的栅极，INV2反相器与C1电容串联，N2节点分别连接C1电容、HN3晶体管的栅极、HN7晶体管的源极和衬底以及MN1晶体管的漏极和衬底，MP1晶体管的源极和衬底均接VDD电源电压，MN1晶体管的源极接VSS电位。
第二自举电路的连接关系如下：N5节点分别连接INV1反相器的输出端、INV3反相器的输入端以及MP2晶体管和HN8晶体管的栅极，N3节点分别连接MP2晶体管和HN8晶体管的漏极以及MN2晶体管和HP2晶体管的栅极，INV3反相器与C2电容串联，N4节点分别连接C2电容、HN4晶体管的栅极、HN8晶体管的源极和衬底以及MN2晶体管的漏极和衬底，MP2晶体管的源极和衬底均接VDD电源电压，MN2晶体管的源极接VSS电位。
第一电压转换电路的连接关系如下：VDD电源电压分别连接HP1晶体管的源极和衬底以及HP2晶体管的源极和衬底，N6节点分别连接HN6晶体管的栅极、HP1晶体管和HN3晶体管的漏极，N7节点分别连接HP2晶体管和HN4晶体管的漏极以及HP3晶体管和HN5晶体管的栅极，VNH负压分别连接HN3晶体和HN4晶体管的衬底、HN1晶体管的源极和衬底以及HN2晶体管的源极和衬底，HN1晶体管的栅极连接HN4晶体管的源极和HN2晶体管的漏极的公共节点，HN2晶体管的栅极连接HN3晶体管的源极和HN1晶体管的漏极的公共节点。
第二电压转换电路的连接关系如下：HP3晶体管的源极和衬底均连接VSS电位，HN6晶体管的衬底、HN5晶体管的源极和衬底均接VNH负压，VOUT输出电压分别连接HP3晶体管、HN5晶体管和HN6晶体管的漏极，HN6晶体管的源极接VSS电位。
HN1晶体管、HN2晶体管、HN3晶体管、HN4晶体管、HN5晶体管、HN6晶体管、HN7晶体管、HN8晶体管、MN1晶体管和MN2晶体管均为NMOS晶体管；所述HP1晶体管、HP2晶体管、MP1晶体管和MP2晶体管均为PMOS晶体管。
INV1反相器40由一个PMOS晶体管和一个NMOS晶体管组成。
如图3所示为用于快闪存储器的负电压电平转换电路的一个实施例，其工作原理如下：
设定VDD电源电压为1.5V，VSS电位为0V，VNH负压为-6V。
第一自举电路41和第二自举电路42是用于快闪存储器的负电压电平转换电路的重要组成部分，两者的工作原理相同，以第一自举电路41为例，VIN输入电压为0V时，MP1晶体管导通，HN7晶体管关断，N1节点(输出节点)电压为1.5V，INV2反相器输出端电压为1.5V，MN1晶体管由于N1节点的反馈电压而导通，N2节点电压为0V。
VIN输入电压由0V翻转为1.5V时，MP1晶体管关断，HN7晶体管导通，N1节点(输出节点)电压为-1.5V，INV2反相器输出端电压翻转为0V，MN1晶体管由于N1节点的反馈电压而关断，由于C1电容的信号摆幅增大技术，位于C1电容另一端的N2节点电压为-1.5V。
因而，第一自举电路41和第二自举电路42利用电容的信号摆幅增大技术，输入信号的摆幅为0V至1.5V时，输出信号的摆幅为1.5V至-1.5V，N2节点电压摆幅为0V至-1.5V。
1)VIN输入电压为0V时，N1节点电压为1.5V，N2节点电压为0V，N5节点(INV1反相器的输出端)的电压为1.5V，因为第二自举电路42与第一自举电路41的工作原理相同，则N3节点和N4节点电压均为-1.5V。
此时，HP1晶体管关断，HP2晶体管导通，N7节点电压为1.5V，HN4晶体管起偏置缓冲隔离电源电压的作用，将HN2晶体管的漏极电位限制在-1.5V-VtHN4，其中VtHN4为HN4晶体管的阈值电压；此时，HN1晶体管的栅极电位同为-1.5V-VtHN4，HN1晶体管的源极与VNH负压电位相同(-6V)，HN1晶体管导通，下拉其漏极电压至-6V，HN2晶体管的栅极电压为-6V，HN2晶体管关断，使HN2晶体管的漏极电位保持为-1.5V-VtHN4，HN3晶体管的栅极电压为0V，源极电压为-6V，使HN3晶体管导通，把N6节点电压拉低至-6V。
HN6晶体管的栅极电压为-6V，源极电压与VSS电位相同，为0V，HN6晶体管关断。HP3晶体管和HN5晶体管的栅极电压均与N7节点电压相同，为1.5V，HP3晶体管的源极电压与VSS电位相同，为0V，则HP3晶体管关断，而HN5晶体管的源极电压与VNH负压电位相同，为-6V，此时，HN5晶体管导通，把VOUT输出电压拉低至-6V。
2)VIN输入电压为1.5V时，N1节点电压为-1.5V，N2节点电压为-1.5V，N5节点(INV1反相器的输出端)的电压为0V，因为第二自举电路42与第一自举电路41的工作原理相同，则N3节点电压为1.5V，N4节点电压为0V。
此时，HP1晶体管导通，上拉N6节点电压为1.5V，HP2晶体管关断，HN4晶体管起偏置缓冲隔离电源电压的作用，使HN1晶体管的漏极电位只能上拉至-1.5V-VtHN3，其中VtHN3为HN3晶体管的阈值电压；HN2晶体管的栅极电位同为-1.5V-VtHN4，HN2晶体管的源极与VNH负压电位相同(-6V)，HN2晶体管导通，下拉其漏极电压至-6V，由于交叉耦合的作用，HN1晶体管的栅极电压为-6V，HN1晶体管关断，使HN1晶体管的漏极电位保持为-1.5V-VtHN4，HN4晶体管的栅极电压为0V，源极电压为-6V，使HN4晶体管导通，把N7节点电压拉低至-6V。
HN6晶体管的栅极电压为1.5V，源极电压与VSS电位相同，为0V，HN6晶体管导通，把VOUT输出电压上拉至0V，但是由于HN6晶体管的衬底电压为-6V，由于衬偏效应，其阈值电压接近1.5V，此时HN6晶体管处于弱导通状态。HP3晶体管和HN5晶体管的栅极电压均与N7节点电压相同，为-6V，HN5晶体管的源极电压与VNH负压电位相同，为-6V，则HN5晶体管关断。而HP3晶体管的源极接0V，则HP3晶体管导通，上拉VOUT输出电压至0V。
第一电压转换电路43中的HN3晶体管和HN4晶体管起偏置缓冲隔离电源电压的作用，栅极接在自举电路中NMOS晶体管的漏极，使交叉耦合连接的HN1晶体管和HN2晶体管的漏极电压只能分别被拉高到-VDD-VtHN3和-VDD-VtHN4，因而HN3晶体管减小HP1晶体管与HN1晶体管之间的竞争，HN4晶体管减小HP2晶体管与HN2晶体管之间的竞争，减小了电路的动态功耗和PMOS晶体管的尺寸。
增强了电源电压和负压的电压转换电路中起选择作用的两个PMOS晶体管的驱动能力
如图4所示，为本发明的另一个实施例，与图3相比，增加了MP3晶体管和MP4晶体管，MP3晶体管的栅极接VSS电位，源极接MP1晶体管的漏极，漏极接N1节点，衬底接VDD电源电压；MP4晶体管的栅极接VSS电位，源极接MP2晶体管的漏极，漏极接N3节点，衬底接VDD电源电压。MP3晶体管和MP4晶体管分别起到降低MP1晶体管和MP2晶体管工作中漏源电压的作用(MP3晶体管和MP4晶体管均为PMOS晶体管)，从而MP1晶体管和MP2晶体管可以使用耐压低的晶体管。
尽管结合图3和图4对本发明进行了详细说明和解释，所应理解的是，对本发明的形式和细节进行变化而不脱离本发明的精神和范围，其均应包含在本发明的权利要求范围之中。
Claims (5)
1.用于快闪存储器的负电压电平转换电路，其特征在于，具有第一自举电路（41），第一自举电路（41）的输入端与输入电压VIN相连接，第一自举电路（41）的第一输出端（N1）与第一电压转换电路（43）的PMOS晶体管HP1的栅极相连接，第一自举电路（41）的第二输出端（N2）与第一电压转换电路（43）的NMOS晶体管HN3的栅极相连接;具有第二自举电路（42），第二自举电路（42）的输入端（N5）通过反相器INV1（40）与输入电压VIN相连接，第二自举电路（42）的第一输出端（N3）与第一电压转换电路（43）的PMOS晶体管HP2的栅极相连接，第二自举电路（42）的第二输出端（N4）与第一电压转换电路（43）的NMOS晶体管HN4的栅极相连接;具有第一电压转换电路（43），第一电压转换电路（43）的第一输入端连接第一自举电路（41）的第一输出端（N1），第一电压转换电路（43）的第二输入端连接第一自举电路（41）的第二输出端（N2），第一电压转换电路（43）的第三输入端连接第二自举电路（42）的第一输出端（N3），第一电压转换电路（43）的第四输入端连接第二自举电路（42）的第二输出端（N4），第一电压转换电路（43）的输出端（N7）连接至第二电压转换电路（44）的输入端；具有第二电压转换电路（44），第二电压转换电路（44）的输出端与VOUT输出电压相连接。
2.根据权利要求1所述的用于快闪存储器的负电压电平转换电路，其特征在于，所述第一自举电路（41）的连接关系如下：VIN输入电压分别连接INV1反相器和INV2反相器的输入端以及MP1晶体管和HN7晶体管的栅极，第一自举电路（41）的第一输出端（N1）分别连接MP1晶体管和HN7晶体管的漏极以及MN1晶体管和HP1晶体管的栅极，INV2反相器与C1电容串联，第一自举电路（41）的第二输出端（N2）分别连接C1电容、HN3晶体管的栅极、HN7晶体管的源极和衬底以及MN1晶体管的漏极和衬底，MP1晶体管的源极和衬底均接VDD电源电压，MN1晶体管的源极接VSS电位，其中，MP1晶体管为PMOS晶体管，HN7晶体管、MN1晶体管和HN3晶体管均为NMOS管。
3.根据权利要求1所述的用于快闪存储器的负电压电平转换电路，其特征在于，所述第二自举电路（42）的连接关系如下：第二自举电路（42）的输入端（N5）分别连接INV1反相器的输出端、INV3反相器的输入端以及MP2晶体管和HN8晶体管的栅极，第二自举电路（42）的第一输出端（N3）分别连接MP2晶体管和HN8晶体管的漏极以及MN2晶体管和HP2晶体管的栅极，INV3反相器与C2电容串联，第二自举电路（42）的第二输出端（N4）分别连接C2电容、HN4晶体管的栅极、HN8晶体管的源极和衬底以及MN2晶体管的漏极和衬底，MP2晶体管的源极和衬底均接VDD电源电压，MN2晶体管的源极接VSS电位，其中，MP2晶体管和HP2晶体管为PMOS晶体管，HN8晶体管、MN2晶体管和HN4晶体管均为NMOS管。
4.根据权利要求1所述的用于快闪存储器的负电压电平转换电路，其特征在于，所述第一电压转换电路（43）的连接关系如下：VDD电源电压分别连接HP1晶体管的源极和衬底以及HP2晶体管的源极和衬底，N6节点分别连接HN6晶体管的栅极、HP1晶体管和HN3晶体管的漏极，第一电压转换电路（43）的输出端（N7）分别连接HP2晶体管和HN4晶体管的漏极以及HP3晶体管和HN5晶体管的栅极，VNH负压分别连接HN3晶体和HN4晶体管的衬底、HN1晶体管的源极和衬底以及HN2晶体管的源极和衬底，HN1晶体管的栅极连接HN4晶体管的源极和HN2晶体管的漏极的公共节点，HN2晶体管的栅极连接HN3晶体管的源极和HN1晶体管的漏极的公共节点，其中，HP1晶体管、HP2晶体管和HP3晶体管为PMOS晶体管，HN6晶体管、HN3晶体管、HN4晶体管、HN5晶体管、HN1晶体管和HN2晶体管均为NMOS管。
5.根据权利要求1所述的用于快闪存储器的负电压电平转换电路，其特征在于，所述第二电压转换电路（44）的连接关系如下：HP3晶体管的源极和衬底均连接VSS电位，HN6晶体管的衬底、HN5晶体管的源极和衬底均接VNH负压，VOUT输出电压分别连接HP3晶体管、HN5晶体管和HN6晶体管的漏极，HN6晶体管的源极接VSS电位，其中，HP3晶体管为PMOS晶体管，HN6晶体管和HN5晶体管均为NMOS管。
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2011
- 2011-07-13 CN CN201110195575.XA patent/CN102332303B/zh not_active Expired - Fee Related
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Non-Patent Citations (2)
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|---|
| 《A Novel High-Speed and Low-Power Negative Voltage Level Shifter for Low Voltage Applications》;Peijun Liu et al;《2010 IEEE International Symposium on Circuits and Systems》;20101231;第601-604页 * |
| Peijun Liu et al.《A Novel High-Speed and Low-Power Negative Voltage Level Shifter for Low Voltage Applications》.《2010 IEEE International Symposium on Circuits and Systems》.2010,第601-604页. |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102332303A (zh) | 2012-01-25 |
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