KR0153847B1

KR0153847B1 - 반도체 기억장치

Info

Publication number: KR0153847B1
Application number: KR1019950002900A
Authority: KR
Inventors: 다다시 소메야; 마사미 마스다; 사토루 호시
Original assignee: 사토 후미오; 가부시키가이샤 도시바; 오카모토 세이시; 도시바 마이크로일렉트로닉스 가부시키가이샤
Priority date: 1994-02-16
Filing date: 1995-02-16
Publication date: 1998-12-01
Also published as: US5524095A; KR950025787A; JPH07230693A

Abstract

본 발명은, 메모리 셀의 기억노드에 대한 기입종료 직후에서의 방사선 입사에 대한 기억 데이터의 내성을 높이고, 소프트에러의 발생율을 감소시키는 것이 용이하게 가능하게 되는 반도체 기억장치를 제공한다.

반도체 기판상에 형성되는 PMOS트랜지스터의 N형 기판영역을 외부로부터 공급되는 전원보다 높은 전위로 바이어스하는 기판바이어스를 출력하는 기판바이어스 발생회로(14)와, 메모리 셀이 행렬상으로 배치된 메모리 셀 어레이, 메모리 셀 어레이에서의 동일행의 메모리셀에 접속된 워드선(WL1), 워드선의 선택시에 상기 워드선에 H레벨을 출력하기 위한 PMOS트랜지스터(T25)를 갖춘 워드선 구동회로(12)를 구비하고, 상기 기판바이어스 발생회로의 출력(VPP)이 워드선 구동회로의 PMOS트랜지스터의 N형 기판영역(21)에 공급됨과 더불어 그 전원으로서 공급되는 것을 특징으로 한다

Description

반도체 기억장치

제1도는 본 발명의 제1실시예에 따른 SRAM의 일부를 도시한 회로도.

제2도는 제1도 중에 도시한 CMOS 인버터회로의 양 트랜지스터의 일례를 도시하는 단면도.

제3도는 제1도 중에 도시한 CMOS 인버터회로의 NMOS 트랜지스터의 기판바이어스전압의 절대치와 드레인·기판간의 단위면적당 용량과의 관계의 일례를 도시하는 특성도.

제4도는 제1도중에 도시한 SRAM셀에 대한 기입동작에서의 각 노드의 파형의 일례를 도시한 도면.

제5도는 제1도중에 도시한 제1기판 바이어스 발생회로의 일례를 도시한 회로도.

제6도는 제5도에 도시한 회로의 한 동작예를 도시하는 파형도.

제7도는 본 발명의 제2실시예에 따른 분할워드선 방식의 SRAM의 일부를 도시하는 회로도.

제8도는 제7도중에 도시한 섹션워드선 구동용의 CMOS노어(NOR)회로의 일례를 도시하는 회로도.

제9도는 E/R형 메모리 셀 어레이를 이용한 종래의 SRAM의 일부를 도시하는 회로도.

제10도는 제9도중에 도시한 CMOS 인버터회로의 양 트랜지스터의 구조를 도시하는 회로도.

제11도는 제9도중에 도시한 비트선쌍에 데이터를 기입하기 위한 기입버퍼회로의 일례를 도시하는 회로도.

제12도는 제9도에 도시한 메모리 셀에 대한 기입동작시의 각 노드의 전압파형을 도시하는 회로도.

제13도는 DRAM에서 사용되고 있는 워드선 승압회로 및 워드선 구동회로의 일례를 도시한 회로도.

제14도는 제13도에 도시한 회로의 동작예에서의 각 노드의 전압파형의 일례를 도시하는 도면이다.

* 도면의 주요부분에 대한 부호의 설명

11 : E/R형 SRAM셀 12 : 워드선 구동용 CMOS회로

13 : 행디코더 14 : 제1기판바이어스 발생회로

15 : 제2기판바이어스 발생회로 21 : N웰

24 : P웰 T15 : PMOS 트랜지스터

T16 : NMOS 트랜지스터

[산업상의 이용분야]

본 발명은 반도체 기억장치에 관한 것으로, 예컨데 CMOS형의 스태틱형 랜덤 억세스 메모리(SRAM)의 워드선 구동회로에 관한 것이다.

[종래의 기술 및 그 문제점]

SRAM의 메모리 셀의 일종으로서 E/R형 메모리 셀이 알려져 있고, 이 메모리 셀에 접속되어 있는 워드선을 구동하는 워드선 구동회로의 일종으로서 CMOS 인버터회로가 이용되는 경우가 많다.

제9도는 E/R형 메모리 셀 어레이를 이용한 종래의 E/R형 SRAM의 일부를 도시하고 있다.

여기서, 참조부호 91은 메모리 셀 어레이내의 E/R형 메모리 셀이고, D1과 D2는 이 E/R형 메모리 셀(91)에 접속되어 있는 상보적인 한쌍의 비트선이며, WL1은 상기 E/R형 메모리 셀(91)에 접속되어 있는 워드선이고, 참조부호 92는 이 워드선(WL1)에 접속되어 있는 CMOS 인버터회로로 이루어진 워드선 구동회로이며, 참조부호 93은 행어드레스를 디코드(decode)하여 대응하는 워드선 구동회로(92)를 구동제어하는 행디코더이다.

상기 E/R형 메모리 셀(91)은 구동용의 증가형 MOS 트랜지스터(T13,T14)와 부하용의 고저항(R11,R12)으로 이루어진 E/R형 인버터회로가 두 개 교차 접속되어 이루어진 플립플롭회로와, 이 플립플롭회로의 상보적인 한쌍의 기억노드(a1,b1)에 대응하여 각 한 단이 접속되고, 다른 단이 비트선쌍(D1,/D1)에 대응하여 접속되며, 게이트가 워스선(WL1)에 공통으로 접속된 트래스퍼 게이트용의 한쌍의 MOS 트랜지스터(T11,T12)에 의해 구성되어져 있다.

상기 트랜스퍼 게이트용의 MOS 트랜지스터(T11,T12)는 워드선(WL1)의 논리레벨에 응하여 스위치 제어되고, 플립플롭회로의 기억 노드쌍(a1,b1)과 비트선쌍(D1,/D1)의 사이에서 데이터의 주고받음(기입)을 행하는 것이다.

상기 워드선 구동용의 CMOS 인버터회로(92)는 SRAM의 전원전압(VDD) 노드에 소오스·기판영역이 접속된 PMOS 트랜지스터(T15)와 접지전위(VSS) 노드에 소오스·기판영역이 접속된 NMOS 트랜지스터(T16)에 이루어지고, 양 트랜지스터(T15,T16)의 게이트 상호가 접속되어 입력 노드로 되며, 드레인 상호가 접속되어 출력 노드로 되어 있다.

제10도는 상기 CMOS 인버터회로(92)의 양 트랜지스터(T15,T16)의 단면구조의 일례를 도시하고 있다.

여기서, 참조부호 100은 반도체 기판, 참조부호 101은 N-형 N웰(PMOS 트랜지스터(T15)의 기판영역), 참조부호 102는 N웰(101)의 N+형 전극영역, 참조부호 103a와 103b는 P+형 불순물영역(PMOS 트랜지스터(T15)의 소오스·드레인), 참조부호 104는 P-형 P웰(NMOS 트랜지스터(T16)의 기판영역), 참조부호 105는 P웰(104)의 P+형 전극영역, 참조부호 106a와 106b는 N+형 불순물영역(NMOS 트랜지스터(T16)의 소오스·드레인), 참조부호 107은 기판 표면상의 절연게이트막, 참조부호 108은 PMOS 트랜지스터(T15)의 게이트전극, 참조부호 109는 NMOS 트랜지스터(T16)의 게이트전극이다.

제11도는 상기 비트선상(D1,/D1)의 데이터를 기입하기 위한 기입버퍼회로(110)의 일례를 도시하는 회로도이다.

제12도는 제9도중에 도시한 메모리 셀(9)에 대한 기입동작에서의 각 노드의 파형의 일례를 도시하고 있다.

지금, 초기상태에 있어서 메모리 셀(91)의 플립플롭회로의 한쌍의 기억노드(a1,b1)가 대응하여 예컨대, L레벨(VSS)/H레벨(VDD)로 되어 있는 경우, 기입버퍼회로(110)에 입력하는 기입 인에이블신호(/WE)가 L레벨, 기입데이터 입력(Din)이 H레벨일 때, 상기 워드선 구동회로(92)의 입력신호가 H로부터 L로 변화하면, 상기 워드선(WL1)이 H레벨로 되어 트랜스퍼 게이트용의 MOS 트랜지스터(T11,T12)가 온(ON)한다. 이것에 의해, 제1기억노드(b1)는 VSS레벨까지 방전하고, 제2기억노드(a1)는 VDD-Vt11(Vt11는 트랜스퍼 게이트용의 MOS 트랜지스터(T11)의 임계치 전압)의 레벨로 충전된다(H레벨이 기입된다).

또한, 상기 제2기억노드(a1)는 VDD노드에서도 고저항(R11)을 매개로 충전되고, 정상상태에서는 VDD레벨까지 상승한다. 그러나, 이 충전은 상기 고저항(R11)과 상기 제2기억노드(a1)의 정전용량의 시정수에 의해 행해지고, 통상 수ms∼수 십ms 걸리기 때문에 메모리 동작에는 거의 도움이 되지 않는다.

그리고, 기입이 종료하고, 워드선 구동회로(92)가 비구동상태로 되며, 워드선(WL1)이 VSS레벨로 되어 트랜스퍼 게이트용의 MOS 트랜지스터(T11,T12)가 오프(OFF) 상태로 된 후는 제2기억노드(a1)의 전압(Va1)과 제2기억노드(a1)의 정전용량(Ca1)에서 축적되는 전하(Q+a1=Ca1·Va1=Ca1·VDD-Ca1·Vt11)에 의해서 메모리 셀의 기억 데이터가 유지된다.

그런데, SRAM의 패키지나 SRAM을 구성하고 있는 재료에 함유되는 방사성물질로부터 방사선, 특히 α선이 반도체 기판내에 입사한 경우, 기판내에 전자가 발생한다. 이 전자가 H레벨측 데이터 기억노드(본 실시예에서는 제2기억노드(a1)에 이르면, 정전하와 재결합하여 상기 전하(Q+a1)을 없애고, 메모리 셀(91)의 기억데이터를 갖지 않게 하는 즉, 소프트에러가 발생한다.

소프트에러의 발생을 경감하기 위해서는 메모리 셀(91)의 제2기억노드(a!)에 축적하느 전하(Q+a1)를 최대로 크게 하면 좋다. 이 기억노드(a1)의 정전용량(Ca1)의 주된 것은 이 노드(a1)에 접속되어 있는 트랜스퍼 게이트용 MOS 트랜지스터(T11) 및 구동용 MOS 트랜지스터(T13)의 기판·확산층간의 접합용량 및 구동용 MOS 트랜지스터(T14)의 게이트·채널간 용량의 합성용량이다.

그러나, 최근 SRAM의 대용량화, 고집적화에 따른 메모리 셀의 미세화 및, 트랜지스터의 크기의 소형화가 진행되어오고, 그 결과, 기억노드(a1,b1)의 정전용량은 작게 될 수 있는 것이 현재 상태이다.

또한, SRAM의 저소비전력화 등의 이유로, 트랜지스터의 소형화에 따른 게이트산화막이 박막화에 의해 게이트내압이 저하하고 있고, VDD를 낮추는 경향이 있기 때문에 H레벨측 데이터 기억노드의 전압도 낮게 될 수 있으며, 특히 기입종료 직후의 H레벨측 데이터 기억노드의 전압은 VDD-VTH(VTH)는 트랜스퍼 게이트용 MOS트랜지스터(T11,T12)의 임계치전압)로 낮게 되어 있다.

이 때문에, 대용량화, 고집적화된 SRAM에 있어서는 소프트에러의 발생율이 높게 되고, 특히 기입종료 직후의 메모리 셀에서의 소프트에러의 발생이 현저하게 된다.

이와 같은 문제를 회피하기 위해 제13도에 도시한 바와 같이 DRAM 등에 채용되어 있는 워드선 승압회로(131)의 일례 및 이 워드선 승압회로의 출력을 이용한 워드선 구동회로(132)를 채용하는 것이 고안된다.

제14도는 제13도에 도시한 회로의 동작파형의 일례를 도시한다.

제13도에 도시한 워드선 승압회로(131)는 용량치가 큰 캐패시터(C)를 VDD로 프리챠지회로(133)에 의해 충전하고, 노드(SV)을 0V로부터 VDD레벨로 천이시키는 것에 의해 노드(WLV)에는 VDD보다도 높은 전위를 발생한다. 더욱이, 상기 노드(WLV)의 승압상승에 의해 워드선 구동회로(132)의 워드선 구동용의 NMOS트랜지스터(TA)의 게이트가 접속되어 있는 게이트(G)는 그 트랜지스터 자신의 게이트·채널간 용량 결합에 의해 VDD보다도 높은 레벨로 일어나고, 상기 노드(G)의 승압레벨은 NMOS트랜지스터(TB)에 의해 유지되기 때문에 VDD보다도 높은 전위가 워드선(WL)에 출력된다.

이와 같이, 워드선(WL)에 VDD보다도 높은 H레벨을 출력하는 것에 의해 비트선쌍과 메모리 셀의 데이터 기억노드와의 사이에서 데이터를 주고받기 위한 트랜스퍼 게이트의 임계치분의 전압 강하를 보상하는 것이 가능하게 된다.

이것에 의해 H레벨 데이터 기입종료 직후의 데이터 기억노드의 H레벨은 높게 되고, 그 분량만 기억노드에 축적되는 전하는 증가하기 때문에 메모리 셀의 기억데이터의 안정성이 향상하고, 소프트에러의 발생율이 저하한다.

이와 같이, 기입종료 직후의 소프트에러 대책으로서 워드선 전압을 승압하는 것이 고안되지만 상기한 바와 같이 워드선 전압을 전원전압 이상으로 승압하기 위한 승압회로(131)가 필요로 되고, 승압회로(131)의 배선도 늘어나기 때문에 비용 상승의 문제가 생긴다.

또한, 상기 노드(SV)를 구동하는 구동회로(도시하지 않음)의 구동능력에는 한계가 있고, 상기 캐패시터(C)의 용량치를 턱없이 크게 할 수 없으며, 승압회로 출력 노드(WLV)가 공급할 수 있는 전력은 작기 때문에 배선부하가 큰 워드선(WL)을 상술한 바와 같은 회로방식으로 구동하는 것은 대단히 곤란하다.

더욱이, 제13도중에 도시한 승압회로(131)에서는 캐패시터(C)를 프리챠지하기 위해 행디코더(134)의 출력(/WL)에 동기하여 노드(SV)의 입력을 제어하지 않으면 않되고, 동기신호를 　하지 않은 SRAM에서는 상기 방식은 실현할 수 없다.

상술한 바와 같이 종래의 E/R형 SRAM셀을 이용한 SRAM은, SRAM셀의 기억노드에 대한 기입종료 직후에서의 방사선 입사에 기인하는 소프트에러의 발생을 저하시키는 것이 곤란하게 된다는 문제가 있었다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 메모리 셀의 기억노드에 대한 기입종료 직후에서의 방사선 입사에 대한 기억 데이터의 내성을 높이고, 소프트에러의 발생율을 감소시키는 것이 용이하게 가능하게 되는 반도체 기억장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명은, 반도체 기판상에 형성되는 PMOS 트랜지스터의 N형 기판영역을 외부로부터 공급되는 전원보다 높은 전위로 바이어스하는 기판바이어스를 출력하는 기판바이어스 발생회로와, 메모리 셀이 행렬상으로 배치된 메모리 셀 어레이, 이 메모리 셀 어레이에서의 동일 행의 메모리 셀에 접속된 워드선 및, 이 워드선의 선택시에 상기 워드선에 H레벨을 출력하기 위한 PMOS 트랜지스터를 갖춘 워드선 구동회로를 구비하고, 상기 기판 바이어스 발생회로의 출력이 상기 워드선 구동회로의 PMOS 트랜지스터의 N형 기판영역에 공급됨과 더불어 그 전원으로서 공급되는 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명은, 기판바이어스 발생회로의 출력전위를 본래의 목적 외로 유용하고, 워드선 구동용의 PMOS트랜지스터의 기판영역에 인가함과 더불어 상기 PMOS 트랜지스터의 전원으로서도 사용하는 것에 의해 메모리 셀의 기억노드에 대한 기입종료 직후에서의 H레벨은 종래예보다도 높게 되고, 그 부분만 기억노드에 축적되는 전하는 증가한다.

따라서, 메모리 셀의 기억노드에 대한 기입 종료 직후에서의 방사선 입사에 대한 기억데이터의 내성이 간단하게 높게 되고, 메모리 셀의 기억데이터의 안정성이 향상하며, 소프트에러의 발생율이 저하한다.

이 경우, 전류구동능력이 높은 기판바이어스 발생회로의 출력전압을 모든 워드선 구동용의 PMOS트랜지스터에 공통으로 공급할 수 있고, 워드선 승압회로 등의 전용회로를 새롭게 부가하지 않고 완료하기 때문에 칩 크기의 증대를 제어할 수 있다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.

제1도는 본 발명의 제1실시예에 따른 E/R형 메모리 셀 어레이를 이용한 SRAM의 일부를 도시하고 있다.

제1도에 있어서, 참조부호 11은 E/R형 SRAM셀이고, 행렬상으로 배치되어 메모리 셀 어레이를 구성하고 있다. 이 E/R형 SRAM셀(11)은 구동용의 증가형 MOS 트랜지스터(T13,T14)의 부하용 고저항(R11,R12)으로 이루어진 E/R형 인버터회로(2)가 두 개 교차접속되어 이루어진 플립플롭회로와, 이 플립플롭회로의 상보적인 한쌍의 기억노드(a2,b2)에 대응하여 각 한 단이 접속된 트랜스퍼 게이트용의 한쌍의 MOS트랜지스터(T11,T12)에 의해 구성되어 있다.

D1, /D1은 상기 메모리 셀 어레이에서의 동일예의 SRAM셀(11)에 공통으로 접속된 비트선쌍이다. 이 비트선쌍(D1,/D1)은 트랜스퍼 게이트용의 MOS트랜지스터(T11,T12)의 각 다른 단에 접속되어 있다.

WL1은 상기 메모리 셀 어레이에서의 동일 행의 SRAM셀(11)의 트랜스퍼 게이트용의 MOS트랜지스터(T11,T12)의 게이트에 공통으로 접속된 워드선이다.

상기 트랜스퍼 게이트용의 MOS트랜지스터(T11,T12)는 워드선(WL1)의 논리레벨에 응하여 스위치제어 되고, 플립플롭회로의 기억노드쌍(a2,b2)와 비트선쌍(D1,/D1) 사이에서 데이터의 주고받음(기입)을 행하는 것이다.

참조부호 12는 상기 워드선(WL1)을 구동하기 위한 PMOS트랜지스터(T15) 및 상기 워드선(WL1)의 전위를 접지전위(VSS)로 풀다운하기 위한 NMOS트랜지스터(T16)을 갖춘 CMOS(상보성 MOS) 회로로 이루어진 워드선 구동회로이다.

참조부호 13은 행어드레스를 디코드하여 상기 워드선 구동회로(12)를 구동제어하는 행디코더이다.

참조부호 14은 정극성의 기판바이어스전압(VPP)을 발생하기 위한 제1기판 바이어스 발생회로, 참조부호 14a는 제1기판바이어스 발생회로(14)의 출력전압을 상기 반도체 기판의 소정의 N영역에 공급하기 위한 제1기판바이어스 전원선이다.

참조부호 15는 음극선의 기판바이어스전압(VBB)을 발생하기 위한 제2기판바이어스 발생회로, 참조부호 15a는 이 제2기판바이어스 발생회로(15)의 출력전압을 상기 반도체 기판의 소정의 P형 영역에 공급하기 위한 제2기판 바이어스 전원선이다.

참조부호 14b는 상기 CMOS인버터회로의 동작전원 노드(본 실시예에서는 PMOS트랜지스터(T15)의 소오스) 및 상기 PMOS트랜지스터(T15)의 기판영역을 상기 제1기판바이어스 전원선(14a)에 접속하는 제1배선, 참조부호 15b는 상기 CMOS회로의 NMOS트랜지스터(T16)의 기판영역을 상기 제2기판바이어스 전원선(15a)에 접속하는 제2배선이다.

제2도는 제1도중에 도시한 CMOS인버터회로(12)의 양 트랜지스터의 단면구조의 일례를 도시하고 있다.

제2도에 있어서, 참조부호 20은 반도체 기판, 참조부호 21은 N-형 N웰(PMOS트랜지스터(T15)의 기판영역), 참조부호 22는 N웰(21)의 N+형 전극영역, 참조부호 23a, 23b는 P+형 불순물영역(PMOS트랜지스터(T15)의 소오스·드레인), 참조부호 24는 P-형 P웰(NMOS트랜지스터(T16)의 기판영역), 참조부호 25는 P웰(24)의 P+형 전극영역, 참조부호 26a, 26b는 N+형 불순물영역(NMOS트랜지스터(T16)의 소오스·드레인), 참조부호 27은 기판표면상의 절연게이트막, 참조부호 28은 PMOS트랜지스터(T15)의 게이트 전극, 참조부호 29는 NMOS트랜지스터(T16)의 게이트전극이다.

여기서, PMOS트랜지스터(T15) 및 NMOS트랜지스터(T16)의 게이트 상호가 접속되어 입력(IN) 노드로 되고, 드레인 상호가 접속되어 출력(OUT)노드로 되며, CMOS인버터회로(12)의 기준전위노드(본 예에서는 NMOS트랜지스터(T16)의 소오스(26a)는 VSS노드에 접속되어 있다.

더욱이, 상기 N웰(21)의 N+형 전극영역 및 CMOS인버터회로의 동작 전원노드(본 예에서는 PMOS트랜지스터(T15)의 소오스(23a))는 상기 제1기판바이어스 발생회로(14)에서 제1기판바이어스전위(VPP)가 공급되고, P웰(24)의 P+형의 전극영역(25)은 상기 제2기판바이어스 발생회로(15)에서 제2기판바이어스전위(VBB)가 공급되어 있다.

상기 실시예의 SRAM에 의하면, 종래와 마찬가지로 워드선 구동용의 CMOS인 버터회로(12)의 NMOS트랜지스터(T16)의 기관영역(P웰;24)에 VSS보다 낮은 제2기판바이어스전위(VBB)를 가하고 있다. 이것에 의해, 상기 P웰(24)에 VSS를 가하는 경우에도 NMOS트랜지스터(T16)의 드레인·기판 사이의 PN접합은 역방향으로 강하게 바이어스되고, 이 드레인·기판 사이의 공핍층이 크게 늘러나고, 드레인의 기생용량을 줄일 수 있다.

여기서, NMOS트랜지스터(T16)의 기판바이어스전압(VBB)의 절대치와 드레인·기판 사이의 단위면적당 용량과의 관계의 일례를 제3도에 도시한다.

이 특성도로부터 알려지는 바와 같이, 기판 바이어스(VBB)가 깊게됨에 따라서 드레인·기판 사이의 용량은 감소하고 있다. 또한, 드레인·기판 사이의 PN접합이 역방향으로 바이어스 되어 있기 때문에 드레인에 신호의 오버·쇼트가 생긴 경우에서도 드레인·기판 사이의 PN접합이 순방향으로 바이어스되기 어렵게 되는 즉, 래치업등도 방지된다.

더욱이, 본 실시예의 SRAM에 의하면, PMOS트랜지스터 기생용량을 줄이는 것에 의해 보다 더 고속화를 도모하기 위해 VDD보다 높은 기판바이어스전위를 PMOS트랜지스터의 N형 기판에도 더한다는 신기술을 채용하고, 이 N형 기판바이어스를 워드선 구동용 PMOS트랜지스터의 전원으로 유용하고 있다.

즉, 상기 제1기판바이어스전위(VPP)를 워드선 구동용의 CMOS인버터회로(12)의 N웰(21)의 N+형 기판영역(N웰;22)에 가하여 있음과 더불어 동작전원노드(본 예에서는 PMOS트랜지스터(T15)의 소오스(23a))에도 가하여 있다.

이것에 의해, 상기 N웰(21)에 VDD를 가하는 경우보다도 PMOS트랜지스터(T15)의 드레인·기판 사이의 PN접합은 역방향으로 강하게 바이어스되고, 이 드레인·기판 사이의 공핍층이 크게 늘어나며, 드레인의 기생용량을 줄일 수 있다.

그러나, 워드선 구동용의 CMOS인버터회로(12)는 SRAM셀이나 다른 회로에 공급되는 전원전압(VDD)보다도 높은 H레벨을 워드선(WL1)의 출력하기 때문에 비트선쌍(D1,/D1)과 메모리 셀 기억노드(a2,b2)의 사이에서 데이터를 주고받기 위한 트랜스퍼 게이트(T11,T12)의 임계치(VTH)분량의 전압강하를 보상하는 것이 가능하게 된다.

즉, 본 실시예에서는 VPP와 VDD, 트랜스퍼 게이트용의 MOS트랜지스터(T11,T12)의 임계치전압(VTHN), CMOS인버터회로의 PMOS트랜지스터(T15)의 임계치전압의 절대치(VTHP)의 사이에 다음 식으로 표시한 바와 같은 관계를 갖는다.

VTHN《│VTHP│ (1)

VDD+VTHN《VPP〈VDD+│VTHP│ (2)

결국, 제1기판바이어스전위(VPP)는 전원전압(VDD)보다도 SRAM셀의 트랜스퍼 게이트용의 MOS트랜지스터(T11,T12)의 임계치전압(VTHN) 분량 이상 높게 전원전압(VDD)과 CMOS인버터회로의 PMOS트랜지스터(T15)의 임계치전압의 절대치(│VTHP│)의 합의 전압보다도 낮다.

제4도는 제1도중에 도시한 SRAM셀(11)에 대한 기입동작에서의 각 노드의 파형의 일례를 도시하고 있다.

즉, 제1도중에는 도시하고 있지 않지만, 상기 비트선쌍(D1,/D1)에 데이터를 기입하기 위한 기입버퍼회로 등이 설치되어 있다.

여기서는, 종래예의 기입동작의 설명과 마찬가지로 SRAM셀(11)에 대한 기입동작의 초기상태는 메모리 셀의 플립플롭회로의 한쌍의 기억노드(a2,b2)가 대응하여 예컨데, L레벨(VSS)/H레벨(VDD)이고, 기입버퍼회로에 입력하는 기입 인에이블신호(/WE)가 L레벨,기입데이터 입력(Din)이 H레벨(VDD)로 되며, 비트선(D1)이 VDD, 비트선(/D1)이 VSS로 된 경우를 생각한다.

이때, CMOS인버터회로(12)의 입력신호가 H로부터 L로 변화하면, 워드선(WL1)이 VDD+VTHN 이상의 H레벨로 되어 트랜스퍼 게이트용의 MOS트랜지스터(T11,T12)가 온한다. 이것에 의해, 제1기억노드(b2)는 VSS레벨까지 방전하고, 제2기억노드(a2)는 비트선(D1)의 전위(VDD)가 트랜스퍼 게이트용의 MOS트랜지스터(T11)에 의한 승압강하를 받지 않게 전달되며, VDD레벨로 충전된다(H레벨이 기입된다).

그리고, 기입이 종료하고, 워드선 구동회로(12)가 비선택상태로 되며, 워드선(WL1)이 VSS레벨로 되어 트랜스퍼 게이트용의 MOS트랜지스터(T11,T12)가 오프상태로 된 직후에는 제2기억노드(a2)의 전압은 대략 VDD레벨이기 때문에 제2기억노드(a2)의 정전용량(Ca2)에서 축적되는 전하(Q+a2(=Ca2·VDD))에 의해 메모리 셀의 기억 데이터가 유지된다.

여기서, 종래예의 기입동작과 비교하기 위해, 제2기억노드(a2)의 정전용량(Ca2)이 종래예의 제2기억노드(a1)의 정전용량(Ca1)과 같은(Ca2=Ca1=C) 것으로 한다면, 전하(Q+a2;=Ca2·VDD)는 종래예의 기입동작시에 제2기억노드(a1)에 축적되는 전하(Ca1·VDD=Ca1·VTH)와 비해서 Ca2·VTH만 많게 되어 있고, 다음식으로 표시된다.

Q+a2=Q+a1+C·VTH (3)

따라서, 상기 실시예의 SRAM에 의하면, 기입종료 직후의 기억노드(a2)의 H레벨은 종래예보다도 높게 되고, 그 부분만 기억노드(a2)에 축적되는 전하(Q+a2)는 증가하기 때문에 메모리셀의 기억데이터의 안정성이 향상하며, 소프트에러의 발생율이 저하한다.

즉, 상기 제1실시예의 SRAM에 의하면, 제1기판바이어스 발생회로(14)의 출력전위(VPP)를, 본래의 목적 외로 유용하고, 워드선 구동용의 CMOS인버터회로(12)의 동작전원노드 및 PMOS트랜지스터(T15)의 기판영역(21)에 인가하는 것에 의해 E/R형 SRAM셀(11)의 H레벨측 데이터 기억노드에 대한 기입종료 직후에서의 방사선 입사에 대한 기억 데이터의 내성을 간단히 높히고, 소프트에러의 발생율을 감소시키는 것이 용이하게 가능하게 된다.

이 경우, 기존의 전류구동능력이 높은 기판바이어스 발생회로(14)의 출력전압을 워드선 구동용의 모든 CMOS인버터회로(12)의 PMOS트랜지스터 동작전원노드 및 기판영역에 공통으로 공급할 수 있고, 워드선 승압회로 등의 전용회로를 새롭게 부가하지 않고 끝나기 때문에 칩 크기의 증대를 제어할 수 있다.

제5도는 제1도중에 도시한 제1기판바이어스 발생회로(14)의 일례를 도시하고 있고, 그 동작시에서의 주요 노드의 파형의 일례를 제6도에 도시하고 있다.

이 기판바이어스 발생회로(14)는 주지한 바와 같이 링발진회로(51)와, 캐패시티(C1) 및 다이오드접속된 PMOS트랜지스터(Q1,Q2)를 이용한 챠지펌프회로(52)를 구비한 전원회로로 이루어지고, 그 동작도 주지한 바와 같이 제6도에 도시하는 바와 같이 행하게 된다.

이 전원회로에서의 출력전압(VPP)의 전력공급능력은 링발진회로(51)의 발진주파수(f)와 챠지펌프회로(52)의 캐패시터 용량(C1) 및 발진회로출력노드(a)의 전압진폭(Va)의 적(f·C·Va)에 비례하고 있다.

상기 전원회로를 제1기판바이어스 발생회로(14)로서 이용한 경우, 일반적으로, 챠지펌프회로(52)의 캐패시터 용량(C1)보다도 반도체 기판 자신이 갖고 있는 용량의 쪽이 매우 크지만 SRAM의 전원투입과 동시에 링발진회로(51)가 발진동작을 개시하고, 연속적으로 전력을 공급해 연결하며, 전원투입 후로부터 SRAM이 동작대기상태로 되는 수 m초의 사이에 기판으로의 충전은 완료한다.

이와 같은 N형 기판바이어스출력을 워드선 구동회로(12)의 동작전원에 이용하는 것에 의한 큰 잇점의 하나로서, N형 기판이 갖는 정전용량이 워드선 구동회로(12)에 의해 구동되는 워드선(WL1)의 용량과 비해서 매우 크기 때문에 용량부하의 큰 워드선을 갖는 메모리에도 충분히 대응할 수 있는 점이 얻어진다.

즉, 제1도중에 도시한 제2기판바이어스 발진회로(15)도 상기한 제1기판바이어스 발진회로(14)와 거의 마찬가지로 구성된다(챠지펌프회로에 NMOS트랜지스터가 이용되고, 그 기준전위로서 VSS가 주어지게 되는 점이 다르다).

제7도는 본 발명의 제2실시예에 따른 분할워드선 방식의 SRAM의 일부를 도시하고 있고, 섹션·워드선 구동용의 CMOS노어회로에 본 발명을 적용한 예를 도시하고 있다.

제7도에 있어서, 참조부호 71는 주행디코더, MWL1은 주워드선, SSL1, SSL2는 섹션디코더 출력신호선, 참조부호 72는 섹션워드선 구동용의 CMOS노어회로, 참조부호 14 및 15는 상기 실시예와 마찬가지로 제1기판바이어스 발생회로 및 제2기판바이어스 발생회로, SWL1 및 S지2는 섹션워드선, (BL1, /BL1)∼(BL4, /BL4)는 비트선쌍, 참조부호 11은 제1도중에 도시한 바와 같은 B/R형 SRAM셀이다.

제8도는 제7도중에 도시한 섹션워드선 구동용의 CMOS노어회로(72)의 일례를 도시하고 있다.

이 노어회로(72)는 동작전원 노드와 출력노드의 사이에 두 개의 PMOS트랜지스터(T31,T32)가 직렬로 접속되고, 출력노드와 VSS노드의 사이에 두 개의 NMOS트랜지스터(T33,T34)가 병렬로 접속되어 있다. 상기 PMOS트랜지스터(T31) 및 NMOS트랜지스터(T33)의 각 게이트에 섹션디코더 출력신호선(예컨대, SSL1)의 전압이 인가되고, PMOS트랜지스터(T32) 및 NMOS트랜지스터(T34)의 각 게이트에 주워드선(MWL1)의 전압이 인가된다. 그리고, 작동전원 노드와 두 개의 PMOS트랜지스터(T31,T32)의 기판영역에 제1기판 바이어스(VPP)가 공급되고, 두개의 NMOS트랜지스터(T33,T34)의 기판영역에 제2기판 바이어스(VBB)가 공급되어 있다.

여기서, 상기 VPP, 전압전원(VDD), SRAM셀(11)의 트랜스퍼 게이트용의 MOS트랜지스터(T11,T12)의 임계치전압(VTHN), CMOS노어회로(72)의 PMOS트랜지스터(T31,T32)의 임계치전압의 절대치(│VTHP│)는 다음 식(4)에 도시한 바와 같이, 앞의 식(22)와 마찬가지 관계를 갖는다.

VDD+VTHN《VPP〈VDD+│VTHP│ (4)

따라서, 상기 제2실시예의 SRAM에 있어서도, 상기 제1실시예의 SRAM의 동작에 준한 동작에 의해 제1실시예의 SRAM과 마찬가지의 효과가 얻어진다. 즉, 상기 실시예는 SRAM을 도시했지만, 본 발명은 DRAM등의 다른 반도체 기억장치에도 적용할 수 있다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 메모리 셀 기억노드에 대한 기입종료 직후에서의 방사선 입사에 대한 기억 데이터의 내성을 높이고, 소프트에러의 발생율을 감소시키는 것이 용이하게 가능하게 되는 반도체 기억장치를 실현할 수 있다.

Claims

반도체 기판(20) 상에 형성되는 PMOS트랜지스터의 N형 기판영역(21)을 외부로 공급되는 전원보다 높은 전위로 바이어스하는 기판바이어스(VPP)를 출력하는 기판바이어스 발생회로(14)와, 메모리 셀이 행렬상으로 배치된 셀 어레이(11), 이 메모리 셀 어레이(11)에서의 동일행의 메모리 셀에 접속된 워드선(WL1) 및, 이 워드선(WL1)의 선택시에 워드선에 H레벨을 출력하기 위한 PMOS트랜지스터(T15)를 갖춘 워드선 구동회로(12)를 구비하고, 상기 기판바이어스 발생회로의 출력이 상기 워드선 구동회로의 PMOS트랜지스터의 N형 기판영역에 공급됨과 더불어 그 전원으로서 공급되는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 메모리 셀(11)은 구동용의 증가형 MOS트랜지스터(T13,T14)와 부하용의 고저항(R11,R12)으로 이루어진 E/R형 인버터회로가 두 개의 교차접속되어지는 플립플롭회로 및 이 플립플롭회로의 상보적인 한쌍의 기억노드에 대응하여 각 한 단이 접속된 트랜스퍼 게이트용의 한쌍의 MOS트랜지스터(T11,T12)에 의해 구성된 E/R형 SRAM셀(11)인 것을 특징으로 하는 반도체 기억장치.
제2항에 있어서, 상기 기판바이어스 발생회로(14)가 발생하는 기판 바이어스 전압(VPP)은 반도체 기억장치에 공급되는 전원전압보다도 상기 SRAM셀(11)의 트랜스퍼 게이트용의 MOS트랜지스터(T11,T12)의 임계치전압 이상 높은 것을 특징으로 하는 반도체 기억장치.
제2항 또는 제3항에 있어서, 상기 기판바이어스 발생회로(14)가 발생하는 기판바이어스전압(VPP)은 반도체 기억장치에 공급되는 전원전압과 상기 워드선 구동회로(12)의 PMOS트랜지스터(T15)의 임계치전압의 절대치와의 합의 전압보다도 낮은 것을 특징으로 하는 반도체 기억장치.