KR950025787A - 반도체 기억장치 - Google Patents

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KR950025787A
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마사미 마스다
사토루 호시
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사토 후미오
가부시키가이샤 도시바
오카모토 세이시
도시바 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은, 메모리 셀의 기억노드에 대한 기입종료 직후에서의 방사선 입사에 대한 기억 데이터의 내성을 높이고, 소프트에러의 발생율을 감소시키는 것이 용이하게 가능하게 되는 반도체 기억장치를 제공한다.
반도체 기판상에 형성되는 PMOS트랜지스터의 N형 기판영역을 외부로부터 공급되는 전원보다 높은 전위로 바이어스하는 기판 바이어스를 출력하는 기판 바이어스 발생회로(14)와, 메모리 셀이 행렬상으로 배치된 메모리 셀 어레이, 메모리 셀 어레이에서의 동일행의 메모리 셀에 접속된 워드선(WL1), 워드선의 선택시에 상기 워드선에 “H ”레벨을 출력하기 위한 PMOS트랜지스터(T25)를 갖춘 워드선 구동회로(12)를 구비하고, 상기 기판바이어스 발생회로의 출력(VPP)이 워드선 구동회로의 PMOS트랜지스터의 N형 기판영역(21)에 공급됨과 더불어 그 전원으로서 공급되는 것을 특징으로 한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 SRAM의 일부를 도시한 회로도,
제2도는 제1도중에 도시한 CMOS인버터 회로의 양 트랜지스터의 일례를 도시하는 단면도.

Claims (5)

  1. 반도체 기판(20)상에 형성되는 PMOS트랜지스터의 N형 기판영역(21)을 외부로부터 공급되는 전원보다 높은 전위로 바이어스하는 기판바이어스(VPP)를 출력하는 기판바이어스 발생회로(14)와, 메모리 셀이 행렬상으로 배치된 메모리 셀 어레이(11), 이 메모리 셀 어레이(11)에서의 동일행이 메모리 셀에 접속된 워드선(WL1) 및, 이 워드선(WL1)의 선택시에 워드선에 “H”레벨을 출력하기 위한 PMOS트랜지스터(T15)를 갖춘 워드선 구동회로(12)를 구비하고, 상기 기판바이어스 발생회로의 출력이 상기 워드선 구동회로의 PMOS 트랜지스의 N형 기판영역에 공급됨과 더불어 그 전원으로서 공급되는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 메모리 셀(11)은 구동용의 증가형 MOS트랜지스터(T13, T14)와 부하용의 고저항(R11, R12)으로 이루어진 E/R형 인버터회로가 두 개의 교차 접속되어지는 플립플롭회로 및 이 플립플롭회로의 상보적인 한쌍의 기억노드에 대응하여 각 한 단어 접속된 트랜스퍼 게이트용의 한 쌍의 MOS트랜지스터(T11, T12)에 의해 구성된 E/R형 SRAM셀(11)인 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 기판바이어스 발생회로(14)가 발생하는 기판 바이어스 전압(VPP)은 반도체 기억장치에 공급되는 전원전압보다도 상기 SRAM셀(11)의 트랜스퍼 게이트용의 MOS트랜지스터(T11, T12)의 임계치전압 이상 높은 것을 특징으로 하는 반도체 기억장치.
  4. 제2항 또는 제3항에 있어서, 상기 기판바이어스 발생회로(14)가 발생하는 기판 바이어스 전압(VPP)은 반도체 기억장치에 공급되는 전원전압과 상기 워드선 구동회로(12)의 PMOS트랜지스터(T15)의 임계치 전압의 절대치와의 합의 전압보다도 낮은 것을 특징으로 하는 반도체 기억장치.
  5. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950002900A 1994-02-16 1995-02-16 반도체 기억장치 KR0153847B1 (ko)

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