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Die vorliegende Erfindung bezieht
sich auf eine Halbleiterspeicheranordnung und ein Verfahren zum
Betreiben von Wortleitung solch einer Anordnung.
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Die Erfindung ist speziell relevant
für dynamische
Speicher mit wahlfreiem Zugriff (DRAM = dynamic random access memory),
welches in Coputern und anderen elektronischen Einrichtungen weithin verwendet
wird. Eine DRAM Speicherzelle umfasst einen Kondensator zum Speichern
einer elektrischen Ladung, die ein Datenbit darstellt, und einen
Transistor, der durch eine Wortleitung gesteuert wird, um den Kondensator
wahlweise an eine Bitleitung anzukoppeln. Selbst wenn der Transistor
ausgeschaltet ist, kann Ladung langsam in den Kondensator hinein oder
aus diesen heraus fließen,
was den Verlust der gespeicherten Daten zur Folge hat. Die Daten
müssen
daher periodisch aufgefrischt werden, wie es durch den Begriff "dynamisch" angedeutet wird.
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Ladung kann auf zwei Arten abfließen: als Sub-Schwellenwertstrom,
der durch den Transistor zwischen den Kondensator und der Bitleitung
fließt, und
als junction-Leckstrom,
der von dem Kondensator in das Substrat fließt, in dem der Transistor ausgebildet
ist. Die Leckraten der beiden Typen von Leckströmen variiert in Abhängigkeit
von der Spannung, auf die das Substrat vorgespannt ist, sie hängen von
dieser Vorspannung jedoch im entgegengesetzten Sinne ab. Das Absinken
der Substratvorspannung reduziert den Sub-Schwellenwert-Leckstrom,
erhört
jedoch den junction-Leckstrom. Ein Anheben der Substratvorspannung
reduziert den junction-Leckstrom, erhört jedoch den Subschwellenwertstrom.
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Folglich gibt es eine optimale Substratvorspannung,
bei der der gesamte Leckstrom zu einem Minimum wird. Der Leckstrom
erhört
sich, wenn die Substratspannung entweder höher oder geringer als die optimale
Spannung ist. Leider ist es schwierig, sicher zu stellen, dass das
Substrat genau mit der optimale Spannung vorgespannt ist, weil die
Vorspannung in Abhängigkeit
von der Versorgungsspannung und auch in Abhängigkeit von den Herstellungsprozessbediengungen
variiert. Die Ladungsleckage bleibt daher unbefriedigend kontrolliert,
um das Halten der Daten sicher zu stellen. DRAM Speicherzellen müssen bei
häufigen
Intervalen aufgefrischt werden.
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Die
US
4,628,486 offenbart eine DRAM Speicheranordnung, die ein
Datenspeicherelement, einen Transfertransistor, einer Wortleitung,
einen Wortleitungstreiber und einen Dekoder hat. Der Wortleitungstreiber
umfasst eine Niveauverschiebungsschaltung, um ein Signal von einem
Dekoder aufzunehmen, der ein Spannungsniveau erzeugt, das niedriger
ist als das erste Spannungsniveau, so dass die Transfertransistoren
ausgeschaltet werden.
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Eine Aufgabe der vorliegende Erfindung
ist es, den Leckstrom in den Speicherzellen einer Halbleiterspeicheranordnung
zu reduzieren und die Charakteristiken bei der Datenhaltung von
einem dynamischen Speicher mit wahlfreien Zugriff zu verbessern.
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Diese Aufgabe wird durch eine Halbleiterspeicheranordnung
nach Anspruch 1 und ein Verfahren zum Betreiben einer Halbleiterspeicheranordung nach
Anspruch 7 gelöst.
Vorteilhafter Ausgestaltung der Erfindung sind in den Unteransprüchen 2 bis 6 angegeben.
Durch die Erfindung kann sowohl der junction-Leckstrom als auch
der Subschwellenwertstrom dadurch reduziert werden, dass VBB und
V2 unabhängig
voneinander optimiert werden.
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Ausführungsbeispiele der Erfindung
werden unter Bezugnahme auf die beigefügten Zeichnungen beschrieben,
in denen:
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1 ein
Blockdiagramm einer Halbleiterspeicheranordnung ist;
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2 ein
detaillierteres, schematisches Diagramm von einem der Wortleitungstreiber
in 1 ist;
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3 ein
Wellenformdiagramm ist, das das Betreiben einer Wortleitung in dem
ersten Ausführungsbeispiel
zeigt;
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4 ein
schematisches Diagramm einer Speicherzelle ist, welches den junction-Leckstrom zeigt;
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5 eine
graphische Darstellung ist, die die Abhängigkeit des junction-Leckstroms von der
Substratvorspannung zeigt;
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6 ein
schematisches Diagramm einer Speicherzelle ist, die den Subschwellenwertleckstrom
zeigt;
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7 eine
graphische Darstellung ist, die die Abhängigkeit des Subschwellenwertleckstromes
von der Substratvorspannung zeigt;
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8 eine
graphische Darstellung ist, die den Effekt des ersten Ausführungsbeispiel
zeigt;
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9 eine
Blockdiagramm eines Ausführungsbeispieles
der Erfindung ist;
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10 eine
detailliertes, schematisches Diagramm von einem der Wortleitungstreiber
in 9 ist;
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11 ein
Wellenformdiagramm ist, das das Betreiben einer Wortleitung in dem
Ausführungsbeispiel
zeigt; und
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12 eine
graphische Darstellung ist, die die Effekte das ersten und zweiten
Halbleiterspeichers vergleicht.
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Bezug nehmend auf 1 ist ein Halbleiterspeicher ein DRAM,
der auf einem Halbleiterchip 2 ausgebildet ist und ein
Speicherzellenfeld 4, eine Vielzahl von Wortleitungstreibern 6,
einen x-Dekoder 8 und einen Substratvorspannungsgenerator 10 hat. Andere
bekannte Schaltungen, beispielsweise Eingangs/Ausgangsschaltungen
wurden weggelassen. Alle Schaltungen des Halbleiterchips 2 werden
durch einen Strom betrieben, der von einer Speicherspannung VCC und einer Erdspannung abgeleitet wird,
wobei die letztere in der Zeichnung durch ein herkömmliches
Erdsymbol dargestellt ist.
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In der folgende Beschreibung ist
VCC gleich 5 Volt (5 V), und die Erdspannung
ist null Volt (0 V). VCC kann jeden Wert
haben, der im Bezug auf Erde positiv ist.
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Das Speicherzellenfeld 4 ist
ein Zeilen-Spalten-Feld aus Speicherzellen, die durch Wortleitungen,
die in der Zeilenrichtung verlaufen (vertikal in 1), und Bitleitungen miteinander verbunden
sind, die in Spaltenrichtung (horizontal in 1) verlaufen. Schematische Diagramme
der Speicherzellen werden später
gezeigt. Das Speicherzellenfeld 4 umfasst n-Kanal-Metalloxid-Halbleiter-(NMOS)-Transistoren, die
in einem p-Typ-Substrat
ausgebildet sind. Der Substratvorspannungsgenerator 10 erzeugt
eine Vorspannung VBB, die in Bezug auf die
Erdspannung negativ ist, und liefert diese an das p-Typ Substrat. Beispielsweise
kann VBB etwa –2,5 V betragen.
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2 zeigt
die Schaltungskonfigurationen von einem der Wortleitungstreiber 6 in 1. Eine Schaltung von diesem
Typ ist für
jede Wortleitung vorgesehen. Diese Schaltung empfängt eine
Signal von dem x-Dekoder 8 mit einen Spannungsniveau, das
je nach dem, ob eine Wortleitung betrieben werden soll oder nicht,
hoch oder niedrig ist. Das niedrige Spannungsniveau ist das Erdniveau.
Das hohe Spannungsniveau ist ein festes Spannungsniveau, welches
größer ist
als das erste Niveau, jedoch das VCC Niveau
nicht übersteigt.
In der folgende Beschreibung wird angenommen, dass das hohe Niveau gleich
VCC ist, obwohl diese keine Einschränkung ist.
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Das Signal von dem x-Dekoder 8 wird
durch ein Paar von Inwertern 12 und 14 invertiert,
die in Reihe geschaltet sind, um komplementäre Ausgangssignale zu erzeugen.
Der Ausgang von einem dieser Inverter 12 und 14 ist
niedrig (Erdniveau), während
der Ausgang des anderen Inverters auf einen hohen Niveau (d. h.
VCC) ist, wie oben beschrieben wurde.
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Die komplementären Ausgänge dieser Inverter 12 und 14 werden
an eine erste Niveauverschiebeschaltung 16 angelegt, die
ebenfalls komplementäre
Ausgangssignale erzeugt. Die komplementäre Ausgangssignale der ersten
Niveauverschiebungsschaltung 16 werden an eine zweite Niveauverschiebungsschaltung 18 zugeführt. Die
zweite Niveauverschiebungsschaltung 18 erzeugt einen einzigen
Ausgang, der eine Wortleitung 19 treibt.
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Die erste Niveauverschiebungsschaltung 16 umfasst
ein Paar von NMOS Transistoren 20 und 22 und Paar
von p-Kanal-Metalloxid-Halbleiter-(PMOS)-Transistoren 20 und 26,
die wie folgt kreuzweise gekoppelte sind. Die Sourceelekroden der
NMOS Transistoren 20 und 22 sind mit Erde gekoppelt.
Die Gateelektrode des NMOS Transistor 20 empfängt den
Ausgang des Inverters 14, während die Gateelektrode des
NMOS Transistors 22 den Ausgang des Entwerters 12 empfängt. Die
Drainelektrode des NMOS Transistors 20 ist mit der Drainelektrode
des PMOS Transistors 24 und mit der Gateelektrode des PMOS
Transistor ist 26 gekoppelt. Die Drainelektrode des NMOS
Transistors 22 ist mit der Draidelektrode des PMOS Transistors 26 und
mit der Gateelektrode des PMOS Transistors 24 gekoppelt. Die
Sourceselektroden der PMOS Transistoren 24 und 26 empfangen
eine Boost-Spannung V1, die größe als das
oben beschriebe hohe Niveau. V1 ist, beispielsweise
gleich oder größer als
VCC.
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Die zweite Niveauverschiebungsschaltung 18 umfasst
NMOS Transistoren 28 und 30 und PMOS Transistoren 32 und 34,
die ebenfalls kreuzweise gekoppelt sind. Die Sourceelektroden der NMOS
Transistoren 28 und 30 sind mit dem Substratvorspannungsgenerator 10 gekoppelt
und empfangen die negative Substratvorspannung VBB.
Die Sourceelektroden der PMOS Transistoren 32 und 34 empfangen
die Boost-Spannung V1. Die Gateelektrode
des PMOS Transistor 32 empfängt den Spannungsausgang der
Drainelektroden der Transistoren 22 und 26 in
der ersten Niveauverschiebungsschaltung 16. Die Gateelektrode
des PMOS Transistors 34 empfängt den Spannungsausgang der
Drainelektroden der Transistoren 20 und 24 in
der ersten Niveauverschiebungsschaltung 16. Die Drainelektrode
des PMOS Transistors 32 ist mit der Drainelektrode des MNOS
Transistors 28 und mit der Gateelektrode des NMOS Transistors 30 gekoppelt.
Die Drainelektrode des PMOS Transistors 34 ist mit der
Drainelektrode des NMOS Transistors 30 und mit der Gateelektrode des
NMOS Transistors 28 gekoppelt. Die Drainelektroden des
NMOS Transistors 30 und des PMOS Transistors 34 sind
mit der Wortleitung 19 gekoppelt.
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Wenn nicht auf den Speicher zugegriffen wird,
sind alle Ausgänge
des x-Dekoders 8 auf einem niedrigen Niveau. In 2 ist der Ausgang des Invertes 12 folglich
hoch, während
der Ausgang des Invertes 14 niedrig ist (Erdniveau). Als
Resultat werden in der ersten Niveauverschiebungsschaltung 16 die Transistoren 22 und 24 eingeschaltet,
die Transistoren 20 und 26 ausgeschaltet, die
Drainelektroden der Transistoren 20 und 24 sind
bei dem Boost-Niveau V1, und die Drainelekroden
der Transistoren 22 und 26 sind bei Erdniveau.
In der zweiten Niveauverschiebungsschaltung 18 sind die
Transistoren 30 und 32 eingeschaltet, die Transistoren 28 und 34 ausgeschaltet,
und die Drainelektroden der Transistoren 30 und 34 sind
daher bei dem Niveau VBB. Die Wortleitung 19 wird
folglich bei dem Niveau VBB gehalten.
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Wenn auf den Speicher zugegriffen
wird, sendet der x-Dekoder ein hohes Ausgangssignal an einen der
Wortleitungstreiber 6, wodurch die Ausgänge der Inverter 12 und 14 von
diesem Leitungstreiber auf die entgegengesetzten Werte geschaltet
werden, um die angekoppelte Wortleitung 19 auszuwählen. Die
EIN-AUS-Beziehungen aller Transistoren in den Niveauverschiebungsschaltungen 16 und 18 von
diesem Wortleitungstreiber werden daher in die entgegengesetzten
Werte umgeschaltet, und die angekoppelte Wortleitung 19 wird
auf Boost-Niveau V, betrieben. Das Betreiben dieser Wortleitung
ist in 3 gezeigt. Andere
Wortleitungen bleiben auf dem negativen Niveau VBB.
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Als nächstes wird der Effekt des
Halbleiterspeichers beim Reduzieren des Leckstroms von den Speicherzellen
unter Bezugnahme auf die 4 bis 8 beschrieben.
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4 ist
ein schematisches Diagramm einer Speicherzelle, die mit einer Wortleitung 19 und
einer Bitleitung 36 gekoppelt ist. Die Speicherzelle umfasst einen
Transfertransistor 38 des NMOS Typs und einen Kondensator 40.
Die Bitleitung 36 ist durch den Transfertransistor 38 mit
einer Platte 41 des Kondensators 40 gekoppelt.
Die andere Platte 42 des Kondensators 40 ist mit
einem festen Potential gekoppelt, beispielsweise dem Erdpotential
oder einem anderen geeigneten, festgelegten Spannungsniveau. Die
Gateelektrode des Transfertransistors 38 ist mit der Wortleitung 19 gekoppelt.
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Der Transfertransistor 38 steuert
den Lese- und Schreib- Zugriff zu der Speicherzelle. Der Kondensator 40 funktioniert
als Datenspeicherelement. Beim Schreiben der Daten wird die Wortleitung 19 auf
dem Boost-Niveau V1 getrieben, der Transfertransistor 38 wird
dadurch eingeschaltet, und der Kondensator 40 wird durch
die Bitleitung 36 auf ein vorgegebenes, hohes Niveau aufgeladen,
um eine logische „EINS" zu speichern, oder
auf ein niedriges Niveau (Erde), um eine logische „NULL" zu speichern. Wenn
der Transfertransistor 38 ausgeschaltet wird, bleibt der
Kondensator 40 auf dem hohen oder niedrigen Niveau, während die
Bitleitung 36 auf ein Niveau (beispielsweise 2,5 V) zwischen
dem hohen und den niedrigen Niveau aufgeladen und dabei gehalten
wird.
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Der Teil des Transfertransistors 38,
der mit dem Kondensator 40 gekoppelt ist, kann entweder als
Source- oder als Drainbereich funktionieren; auf jeden Fall ist
dieser Teil ein n-Typ-Diffusionsbereich, der in einem p-Typ Substrat
gebildet ist, wie oben erwähnt
wurde. Da die Kondensatorplatte 41 auf Erdniveau oder ein
hohes Spannungsniveau aufgeladen ist, und da das p-Typ Substrat
sich auf einen niedriegen Niveau VBB befindet,
sollte kein Strom über
den pn-Übergang
(junction) zwischen dem n-Typ Diffusionsbereich und dem p-Typ Substrat
fließen.
Auf Grund von Ursachen, beispielsweise Effekten der Halbleiterkristallstruktur,
ist jedoch ein kleiner junction-Leckstrom IJL vorhanden.
Wenn der Kondensator auf ein hohes Niveau aufgeladen ist, um einen
logischen Wert „EINS" zu Speichern, entleert
der junction-Leckstrom IJL den Kondensator
in Richtung auf das logische Niveau „NULL".
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5 zeigt
den Effekt der Substratvorspannung auf den junction-Leckstrom. Die
Substratvorspannung VBB ist auf der horizontale
Achse gezeigt, und der junction-Leckstrom
IJL auf der vertikalen Achse. Die vertikale
Skala wurde weggelassen, da 5 nur
dazu gedacht ist, zu zeigen, dass IJL abfällt, wenn VBB in Richtung auf das Erdniveau (0 V) ansteigt.
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6 zeigt
den Fluss des Sub-Schwellenwertenstroms IJL in
der selbe Speicherzelle, wenn der Kondensator 40 auf ein
niedriges Niveau aufgeladen worden ist, um eine logische „NULL" zu speichern. In diesen
Zustand befindet sich die Sourceelektrode des Transfertransistors 38 (der
mit dem Kondensator 40 gekoppelte Bereich) auf dem Erdniveau,
die Drainelektrode befindet sich auf dem oben erwähnten Zwischenniveau
(beispielsweise 2,5 VCC), und, selbst wenn
der Transfertransistor 38 ausgeschaltet ist, leckt ein
kleiner Schwellenwertstrom ISL von der Bitleitung
aus aufgrund einer schwachen Inversion in den Transistorkanal. Dieser
Sub-Schwellenwertleckstrom lädt
den Kondensator in Richtung auf den logischen Zustand „EINS" auf.
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Wenn der Kondensator 40 ursprünglich auf ein
hohes Niveau aufgeladen ist, um einen logischen Wert „EINS" zu speichern, fließt der Sub-Schwellenwertstrom
in der entgegengesetzten Richtung, wodurch der Kondensator in Richtung
auf den logischen Zustand „NULL" entladen wird. Dieser
Entlade-Schwellenwertstrom ist jedoch kleiner, weil die Gatespannung
des Transfertransistors 38 weit unterhalb sowohl der Sourcespannung
als auch der Drainspannung liegt.
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7 zeigt
den Effekt der Substratvorspannung VBB auf
den Schwellenwertleckstrom ISL, wobei VBB auf der horizontalen Achse und ISL auf der vertikalen Achse gezeigt ist.
Weder ist die vertikale Skala weggelassen, 7 zeigt jedoch, dass ISL ansteigt, wenn
VBB in Richtung auf das Erdniveau (0 V)
ansteigt.
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8 zeigt
die Abhängigkeit
des Sub-Schwellenwertesstroms ISL von der
Gate-Source-Spannung
VGS des Transfertransistors 38,
wenn eine logische „NULL" in den Kondensator 40 gespeichert
ist, wobei VGS auf der horizontalen Achse
und ISL auf der vertikalen Achse gezeigt
ist. Das Wortleitungsspannungsniveau in dem nicht-ausgewählten Zustand
wird durch das Symbol -ΔV
angezeigt. Die Schwellenwertspannung des Transfertransistors 38 wird
durch das Symbol Vth angezeigt.
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Die dunklere Kurve 42 zeigt
die ISL-VGS-Charakteristik,
wobei eine verhältnismäßig tiefe
Substratvorspannung VBB in den herkömmlichen
Speichervorrichtungen verwendet wird. Diese VBB übersteigt
-ΔV in der
negativen Richtung. Wenn die Wortleitung 19 bei dem herkömmlichen
Erdniveau gehalten wird, dann ist in dem nicht-ausgewählten Zustand
VGS gleich null, da der Kondensator 40 ebenfalls
auf Erdniveau aufgeladen ist, und die Speicherzelle arbeitet an
den Punkt A. Wenn das Wortleitungspotential auf den Wert -ΔV geändert wird,
arbeitet die Speicherzelle jedoch an den Punkt B, und der Sub-Schwellenwertleckstrom
ISL wird stark reduziert.
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Die hellere Kurve 44 zeigt
den selben Fall für eine
flachere Substratvorspannung, die in dem ersten Ausführungsbeispiel
verwendet wird, wenn VBB gleich -ΔV ist. In
dem nicht-ausgewählten
Zustand würde
bei der herkömmlichen
Erdniveau-Wortleitungsspannung die Speicherzelle an dem Punkt A
arbeiten, und der Sub-Schwellenwertleckstrom ISL wäre unannehmbar
hoch. In dem oben beschriebenen Halbleiterspeicher arbeitet die
Speicherzelle jedoch an den Punkt B', so dass der Sub-Schwellenwertleckstrom ISL immer
noch im Vergleich zu dem Punkt A reduziert ist.
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Dies ermöglicht es, dass die Substratvorspannung
VBB näher
an das Erdniveau hin angehoben wird, und dass der Schwellenwertleckstrom
ISL gleichseitig reduziert wird. Das Anheben
der Substratvorspannung reduziert auch den junction-Leckstrom ISL, wie in 5 gezeigt
ist, so dass eine nachteilige Leckage reduziert wird, wenn der Kondensator 40 logische
Daten "EINS" speichert. Durch
Reduzieren von sowohl dem Junction- als auch den Sub-Schwellenwertleckstrom
wird bei dem beschriebenen Halbleiterspeicher die Leckage unabhängig davon
reduziert, um eine logische "NULL" oder eine logische "EINS" in der Speicherzelle
gespeichert ist, so dass die Zeit verlängert wird, in der die Daten
gehalten werden können.
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Ein weiterer Vorteil von den Anheben
der Substratvorspannung liegt darin, dass die Schwellenwertspannung
reduziert wird: Der Transfertransistor 38 schaltet bei
dem Punkt C' statt
bei dem Punkt C in 8 ein.
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Bezug nehmend auf 9 werden bei dem Halbleiterspeicher ein
Speicherzellenfeld 4, Wortleitungstreiber 6, ein
x-Dekoder 8 und ein Substratvorspannungsgenerator 10 auf
einen Halbleiterchip 2 integriert wie bei dem oben beschriebenen
Halbleiterspeicher, wobei jedoch der Substratvorspannungsgenerator 10 nicht
mit den Leitungstreibern 6 gekoppelt ist. Statt dessen
erzeugt ein separater Negativspannungsgenerator 50 eine
andere negative Spannung V2, und V2 wird an die Wortleitungstreiber 6 geliefert,
während
das Substrat auf VBB vorgespannt ist.
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Der Negativspannungsgenerator 50 kann eine
Schaltungskonfiguration haben, die im allgemeinen beispielsweise
der des wohlbekannten Substratvorspannungsgenerators 10 gleich
ist. Die negative Spannung V2 ist jedoch
unabhängig
von der Substratvorspannungs VBB, so dass
die beide Spannungen V2 und VBB auf
verschiedene Werte optimiert werden können.
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Bezug nehmend auf 10 haben die Wortleitungstreiber 6 die
selbe Konfiguration wie bei den oben beschrieben Halbleiterspeicher
mit der Ausnahme, dass statt VBB die negative
Spannung V2, die von den negativ Spannungsgenerator 50 erzeugt
wird, an die Sourceelektroden der NMOS Transistoren 28 und 30 geliefert
werden.
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VBB und V2 stehen miteinander in Beziehung, wie in 11 gezeigt ist, die das
Betreiben einer Wortleitung zeigt. Speziell ist V2 niedriger
(mehr negativ) als VBB, V2 ist
auch niedriger als VBB in dem Halbleiterspeicher
von 2, während VBB in dem Halbleiterspeicher von 10 höher als VBB in
dem Halbleiterspeicher von 2 ist.
Indem VBB und V2 separat
voneinander erzeugt werden, ermöglicht
es der Halbleiterspeicher von 10,
dass beide unabhängig
voneinander optimiert werden. Der Junction-Leckstrom kann durch
Optimieren von VBB reduziert werden, und
der Sub-Schwellenwertstrom durch Optimieren von V2.
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12 vergleicht
die Effekte der Halbleiterspeicher von 2 und 10,
wobei die Substratvorspannung VBB auf der
horizontalen Achse und der Leckstrom auf der vertikalen Achse gezeigt
ist. Die Junction-Leckcharakteristik 52 ist die gleiche
in beiden Speichern. In den Halbleiterspeicher von 2, bei dem nicht-ausgewählte Wortleitungen
bei der Substratvorspannung VBB gehalten
werden, schneidet die Sub-Schwellenwert-Leckcharakteristik 54 die Junction-Leckcharakteristik 52 an
einem Punkt D. Der minimale gesamte Leckstrom wird bei dem VBB Wert entsprechend den Punkt D erhalten,
wie durch die Kurve 56 angedeutet wird. In den Halbleitspeicher von 10, bei dem die nicht-ausgewählten Wortleitungen
bei einer niedrigen Spannung gehalten werden, wird die Junction-Leckcharakteristik 58 nach rechts
verschoben, und ein minimaler Gesamtleckstrom wird bei dem hohen
hören Wert
VBB erhalten, der dem Punkt E entspricht,
wie durch die Kurve 60 angedeutet ist.
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Wie früher erwähnt wurde, ist es schwierig, die
Substratvorspannung VBB genau zu steuern.
Wie jedoch 12 zeigt,
gestattet der Halbleiterspeicher von 10 für jeden Wert
von VBB in der allgemeinen Nachbarschaft
des Punktes E und selbst für
VBB entsprechend den Punkt D, dass weniger
Strom leckt als bei dem Halbleiterspeicher von 2. Beide Speicher sind eine Verbesserung
gegenüber
dem Stand der Technik, bei dem die Wortleitungen geerdet sind und
die Sub-Schwellenwert-Leckcharakteristik weiter links liegt als
die gezeigten Charakteristiken 54 und 58.
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Die vorliegende Erfindung ist daher
erfolgreich bei der Reduktion einer Leckage von dynamischen Speicherzellen,
so dass die Datenhaltezeiten verlängert werden, ohne dass eine
genaue Steuerung der Substratvorspannung gefordert wird. Als Resultat
können
die Auffrischintervalle verlängert werden.
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Die Vorteile der Erfindung gehen
jedoch über die
Verminderung der Frequenz, mit der Auffrischen erforderlich ist,
hinaus. Durch Reduktion des Leckstroms wird bei der Erfindung auch
der Stromverbrauch reduziert, was eine wichtige Überlegung ist, wenn Daten in
der Speicheranordnung unter Batterieunterstützung gehalten werden müssen. Die
Erfindung reduziert auch die Ladungsmenge, die gespeichert werden
muss, um Daten während
einer vorgegebenen Zeit zu halten, so dass die erforderliche Kapazität und damit
die notwendige Größe des Kondensators 40 reduziert
wird, und dass die Herstellung von kleineren Speicherzellen ermöglicht wird.
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Es ist zu beachten, dass die erfindungsgemäßen Konzepte
auch zur Reduktion des Stromsverbrauchs angewendet werden können, indem
der Leckstrom in bestimmten Typen von statischen Speicheranordnungen
reduziert wird, beispielsweise solchen mit Lasten mit hohen Wiederstandswerten
oder solchen mit Dünnfilmtransistoren.