DE68923942T2

DE68923942T2 - Nichtflüchtiges Halbleiterspeichersystem.

Info

Publication number: DE68923942T2
Application number: DE68923942T
Authority: DE
Inventors: Tadashi Intellectual Maruyama; Yasoji Intellectual Pro Suzuki; Yukio Intellectual Proper Wada
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-12-22
Filing date: 1989-12-22
Publication date: 1996-03-07
Anticipated expiration: 2009-12-23
Also published as: DE68923942D1; EP0374936B1; EP0374936A3; JPH02168497A; JPH0738274B2; EP0374936A2; US5058063A; KR900010791A; KR930005978B1

Description

Die vorliegende Erfindung bezieht sich auf ein nichtflüchtiges Halbleiter-Speichersystem, in welches Daten geschrieben und von welchem Daten gelöscht werden können, und spezieller auf ein nicht-flüchtiges Halbleiter-Speichersystem zur Verwendung in einer Vorrichtung, deren Betriebsspannung sich über einen breiten Bereich von hohen bis zu niedrigen Spannungen erstreckt.
Nicht-flüchtige Halbleiterspeicher, in welche Daten elektrisch eingeschrieben werden können, und von welchen Daten gelöscht werden können, sind allgemein bekannt als E²PROMs (elektrisch löschbare, prograrnmierbare Nur- Lesespeicher). Ein E²PROM-Chip enthält verschiedene Komponenten. Unter diesen Komponenten sind: eine Speicherzellenmatrix, ein Zeilendecoder, ein Spaltenselektor, ein Spaltendecoder, drei Pegelschieber, ein Leseverstärker, ein Oszillator, ein Zeitgeber und ein Spannungsbooster. Die Speicherzellenmatrix umfaßt eine Anzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind. Der Zeilendecoder wählt eine der Zeilen von Speicherzellen. Der Spaltenselektor wählt eine der Spalten von Speicherzellen aus. Der Spaltendecoder steuert den Spaltenselektor. Der erste Pegelschieber verschiebt den Pegel der Ausgabe des Zeilendecoders und liefert dann die Ausgabe des Zeilendecoders an die Speicherzellenmatrix. Der zweite Pegelschieber verschiebt den Pegel der Ausgabe des Spaltendecoders und liefert dann die Ausgabe des Spaltendecoders an den Spaltenselektor. Der Leseverstärker erfaßt die Daten, die aus der Speicherzelle ausgelesen wurden, die von dem Spaltenselektor ausgewählt worden ist. Der dritte Pegelschieber verschiebt den Pegel von Eingangsdaten und liefert diese Daten an die Speicherzellenmatrix, um die Daten in die Speicherzelle einzuschreiben, die von dem Spaltenselektor ausgewählt worden ist. Der Oszillator erzeugt ein Taktsignal. Der Zeitgeber erzeugt verschiedene Steuersignale von dem von dem Oszillator erzeugten Taktsignal. Der Spannungsbooster wird von dem Taktsignal angesteuert und hebt eine Versorgungsspannung an.
Die Betriebsspannungen der meisten, gegenwärtig kommerziell erhältlichen E²PROMs sind 5 V ± 10%, 4,5 V bis 5,5 V. Somit können diese E²PROMs in Vorrichtungen zur industriellen Verwendung verwendet werden, ohne daß sich Probleme ergeben. Wenn sie in batteriebetriebenen Vorrichtungen für allgemeine Verbraucher, wie etwa Kameras, Autoradios, IC-Karten, eingegliedert werden sollen, sollten sie jedoch über einen breiten Bereich von Betriebsspannungen von ungefähr 1,5 V bis ungefähr 5,5 V arbeiten.
Es sind die Speicherzellen, die Pegelschieber und der Oszillator, welche die Betriebsspannung des herkömmlichen E²PROMs auf 5 V ± 10% begrenzen. Die anderen Komponenten des E²PROM, d.h. der Zeilendecoder, der Spaltenselektor, Spaltendecoder, der Leseverstärker, der Zeitgeber, können über einen relativ breiten Spannungsbereich hinweg arbeiten, weil sie statische CMOS-Schaltkreise sind. Ebenfalls kann der Spannungsbooster über einen breiten Spannungsbereich arbeiten, weil er ein Kombinationsschaltkreis ist, der Dioden verbundene Transistoren und Koppelkondensatoren umfaßt.
Fig. 1 ist eine Querschnittsansicht, welche eine der in den herkömmlichen E²RPOM eingegliederten Speicherzellen zeigt. Wie in dieser Figur gezeigt, sind N-Typ-Diffusionsschichten 101, 102 und 103 in der Oberfläche eines P-Typ- Halbleitersubstrats 100 gebildet. Ein Kanalgebiet 104 ist in der Oberfläche des Substrats 100 zwischen den Diffusionsschichten 101 und 102 gebildet. Ein relativ dicker Isolierfilm 105 ist auf dem Substrat 100 gebildet. Der Film 105 hat einen dünnen Abschnitt 107 auf der Diffusionsschicht 102. Eine Elektrode 106 aus polykristallinem Silizium ist auf dem Isolierfilm 105 und oberhalb des Kanalgebietes 104 und der Diffusionsschicht 102 gebildet. Ein relativ dicker Isolierfilm 108 ist auf der Elektrode 106 gebildet, eine Elektrode 109 aus polykristallinem Silizium ist auf diesem Isolierfilm 108 gebildet. Deshalb überlappt die Elektrode 109 die Elektrode 106.
Ein anderes Kanalgebiet 110 ist in der Oberfläche des Substrates 100 zwischen den Diffusionsschichten 102 und 103 gebildet. Ein vergleichsweise dicker Isolierfilm 111 ist auf dem Kanalgebiet 110 gebildet. Eine Elektrode 112 aus polykristallinem Silizium ist auf diesem Isolierfilm 111 gebildet.
Die Diffusionsschicht 101 ist mit einer Source-Leitung S verbunden, und die Diffusionsschicht 103 ist mit einer Bitleitung BL verbunden. Die Elektroden 106, 109 und 112 sind die Floating-Gate-Elektrode, Steuer-Gate-Elektrode bzw. die Gate-Elektrode der Speicherzelle. Die Steuer-Gate-Elektrode 109 ist mit einer Steuer-Gate-Leitung CG verbunden, die Gate-Elektrode 112 ist mit einer Auswahl-Gate-Leitung SG verbunden.
Fig. 2 ist ein äquivalentes Schaltkreisdiagramm, welches die in Fig. 1 dargestellte Speicherzelle zeigt. Wie sich aus Fig. 2 ergibt, umfaßt die Speicherzelle zwei Transistoren 131 und 132. Der Transistor 131 weist ein Floating-Gate auf und ist konstruiert, Daten zu speichern. Seine Source und Drain sind die Diffusionsschichten 101 bzw. 102 (Fig. 1) . Der Transistor 132 ist ein gewöhnlicher MOS-Transistor und wird verwendet, den Datenspeichertransistor 131 auszuwählen. Seine Source und Drain sind die Diffusionsschichten 102 bzw. 103 (Fig. 1)
Die Speicherzelle hat drei Betriebsmoden, d.h. Datenlöschmodus, Datenschreibmodus und Datenlesemodus. Fig. 3 zeigt die an die Source-Leitung S, die Bitleitung BL, die Steuer-Gate-Leitung CG und die Auswahl-Gate-Leitung SG angelegten Spannungen, wenn die Speicherzelle in den Datenlöschmodus gesetzt ist, und ebenfalls die an diese Leitungen angelegten Spannungen, wenn die Speicherzelle in den Datenschreibmodus versetzt ist. Drei Versorgungsspannungen werden in dem herkömmlichen E²PROM-Chip verwendet. Sie sind: VSS, VCC und VPP. In den meisten Fällen ist VSS = 0 V, VCC = 5 V und VPP = 20 V. Die hohe Spannung VPP (20 V) wird erhalten durch Multiplizieren der externen Versorgungsspannung mittels des Spannungsmultiplizier- Schaltkreises, der in dem E²PROM-Chip eingegliedert ist.
Es wird erläutert, wie die Speicherzelle arbeitet, wenn sie in den Datenlöschmodus versetzt ist. In dem Datenlöschmodus, ebenfalls als Elektroneninjektionsmodus bekannt, werden Elektronen in die Floating-Gate-Elektrode 106 injiziert, um dadurch die Schwellenspannung des Datenspeichertransistors 131 zu erhöhen. Die in diesem Modus an die Leitungen BL, SG, CG und S angelegten Spannungen sind 0 V, 20 V, 20 V bzw. 0 V. Wenn die Auswahl-Gate-Leitung 5G auf 20 V gesetzt wird, wird der Auswahltransistor 132 eingeschaltet, wodurch 0 V von der Bitleitung BL an die N-Typ-Diffusionsschicht 102 angelegt wird, und 20 V an die Floating-Gate-Elektrode 106 von der Steuer-Gate-Leitung CG angelegt wird. Somit wird ein intensives elektrisches Feld an den dünnen Isolierfilm 107 angelegt, der zwischen der Elektrode 106 und der N-Typ- Diffusionsschicht 102 angeordnet ist. Deshalb fließt ein Tunnelstrom von der N-Typ-Diffusionsschicht 102 an die Floating-Gate-Elektrode 106, und Elektronen werden in die Floating-Gate-Elektrode 106 injiziert. Als Ergebnis wächst die Schwellenspannung des Datenspeichertransistors 131 auf beispielsweise +8 V an.
Es wird erläutert, wie die Speicherzelle arbeitet, wenn sie in den Datenschreibmodus versetzt ist. Im Datenschreibmodus, ebenfalls bekannt als Elektronenemissionsmodus, werden Elektronen von der Elektrode 106 emittiert, um dadurch die Schwellenspannung des Datenspeichertransistors 131 zu verringern. Die im Datenschreibmodus an die Leitungen BL, SG, CG und S angelegte Spannung sind 20 V, 20 V, 0 V bzw. 5 V, um dadurch den Transistor 131 in einen schwimmenden Zustand (floating condition) zu versetzen. Wenn die Auswahl-Gate- Leitung SG auf 20 V gesetzt wird, wird der Auswahltransistor 132 eingeschaltet, wodurch 20 V von der Bitleitung BL an die N-Typ-Diffusionsschicht 102 angelegt wird. Somit wird ein intensives, elektrisches Feld an den dünnen Isolierfilm 107 in der Richtung entgegengesetzt der Richtung angelegt, in welcher das elektrische Feld in dem Datenlöschmodus angelegt wird. Deshalb fließt ein Tunnelstrom von der Floating-Gate- Elektrode 106 an die N-Typ-Diffusionsschicht 102, und Elektronen werden von der Floating-Gate-Elektrode 106 emittiert. Als Ergebnis verringert sich die Schwellenspannung des Datenspeichertransistors 131 auf beispielsweise ungefähr -5 V.
Wenn die Speicherzelle in den Datenlesemodus versetzt ist, werden 1 V, 5 V, 0 V bzw. 0 V an die Leitungen BL, SG, CG bzw. S angelegt. Wenn 5 V an die Auswahl-Gate-Leitung SG angelegt wird, wird der Auswahltransistor 132 eingeschaltet, wodurch 1 V an die N-Typ-Diffusionsschicht 102 angelegt wird. Wenn Elektronen in die Floating-Gate-Elektrode 106 zu diese Zeit injiziert werden, wächst die Schwellenspannung der Speicherzelle an. Somit wird der Datenspeichertransistor 131 nicht eingeschaltet. Deshalb fließt kein Strom zwischen der Bitleitung BL und der Source-Leitung S, und die Bitleitung BL verbleibt auf 1 V. Wenn andererseits Elektronen von der Floating-Gate-Elektrode 106 emittiert werden, verringert sich die Schwellenspannung der Speicherzelle. Somit wird der Datenspeichertransistor 131 eingeschaltet, und ein Strom fließt zwischen der Bitleitung BL und der Source-Leitung S. Als Ergebnis wird die Bitleitung BL auf 0 V gesetzt, d.h. die an die Source-Elektrode S angelegte Spannung. Das heißt, während die Speicherzelle in den Datenlesemodus versetzt ist, wird die Differenz zwischen den zwei Potentialen (d.h. 1 V und 0 V), auf welche die Bitleitung gesetzt werden kann, von dem Leseverstärker verstärkt, um dadurch zu bestimmen, ob "1" oder "0" aus der Speicherzelle ausgelesen wird.
Ein Problem mit der Speicherzelle ergibt sich darin, daß der Leseverstärker eine kleine Potentialdifferenz von lediglich 1 V erfassen muß, um zu bestimmen, ob "1" oder "0" aus der Speicherzelle ausgelesen wird. Hier tritt die Frage auf, warum das Potential der Bitleitung BL auf 1 V gehalten werden sollte, und nicht auf 5 V angehoben wird. Im folgenden wird erläutert, warum. Während die Speicherzelle in den Datenlesemodus versetzt ist, ist die Bitleitung BL auf 5 V gesetzt. In diesem Fall verbleibt die N-Typ-Diffusionsschicht 102 auf ungefähr 5 V, und das von der Differenz des Potentials (0 V) des Steuer-Gates CG und dem (5 V) der N-Typ- Diffusionsschicht 102 erzeugte elektrische Feld wird durch die Floating-Gate-Elektrode 106 an den dünnen Isolierfilm 107 angelegt.
Die Weise und Richtung, in welcher das elektrische Feld im Datenlesemodus angelegt wird, sind dieselben wie jene in dem Datenschreibmodus (d.h. Elektronenemissionsmodus), jedoch ist das elektrische Feld weniger intensiv als im Datenschreibmodus. Wenn irgendeine Speicherzelle, in welche Elektronen injiziert worden sind, für lange Zeit in den Datenlesemodus versetzt wird, werden die Elektronen graduell aus der Zelle aufgrund des Tunneleffektes emittiert, was unvermeidbar die Schwellenspannung der Zelle verringert. Nach Verstreichen einer bestimmten Zeitdauer können die in der Speicherzelle gespeicherten Daten nicht mehr länger korrekt ausgelesen werden. Dieses unerwünschte Phänomen wird "soft writing" genannt, und die Zeitdauer wird Lesehaltecharakteristik" (read retention characteristic) genannt.
Um die Lesehaltecharakteristik zu verbessern, ist es erforderlich, die Spannung auf der Bitleitung BL in dem Datenlesemodus zu verringern. Wenn diese Spannung reduziert wird, verringert sich jedoch die Differenz zwischen der an die Bitleitung BL angelegten Spannung, während Elektronen in die Zelle injiziert werden, und der an die Bitleitung BL angelegten Spannung, während Elektronen von der Zelle emittiert werden, wodurch der logische Spielraum der Speicherzelle reduziert wird. Deshalb wird in dem herkömmlichen E²PROM die Bitleitungsspannung auf ungefähr 1 V gesetzt, um jeder Speicherzelle eine ausreichende Lesehaltecharakteristik zu verleihen, und ein hocheffizienter Leseverstärker wird verwendet, um jeder Speicherzelle einen ausreichenden logischen Spielraum zu geben.
Weil der Leseverstärker sehr wirksam ist, ist der Spielraum seiner Betriebsspannung zu klein zum Lesen von Daten von jeder in Fig. 1 gezeigten Speicherzelle. Mit anderen Worten, wenn die Daten kaum aus der Zelle ausgelesen werden können, wenn der Leseverstärker von einer relativ niedrigen Spannung angesteuert wird.
Fig. 4 ist ein Schaltkreisdiagramm, welches einen der Pegelschieber darstellt, die in dem herkömmlichen E²PROM eingegliedert sind. Wie in dieser Figur gezeigt, umfaßt der Pegelschieber einen Kondensator 144 und zwei N-Kanal-MOS- Transistoren 142 und 145. Das Gate des Transistors 142 ist mit einem Eingangsanschluß 141 verbunden, und der Drain dieses Transistors ist mit einem Anschluß 143 verbunden, an welchen eine hohe Spannung VPP oder eine gewöhnliche Versorgungsspannung VPP angelegt wird. Ein Taktsignal wird an die Source des Transistors 142 über den Kondensator 144 angelegt. Der Source-Drain-Pfad des Transistors 145 ist zwischen die Source und den Drain des Transistors 142 geschaltet. Das Gate des Transistors 145 ist mit der Source des Transistors 152 gekoppelt.
Wenn das Taktsignal an ein Ende des Kondensators 144 angelegt wird, wächst die Source-Spannung des Transistors 142 an. Die hohe Source-Spannung des Transistors 142 wird an das Gate des Transistors 142 über den Transistor 145 angelegt, wodurch der Leitungswiderstand des Transistors 142 graduell verringert wird. Als Egebnis wird die hohe Spannung VPP an den Eingangsanschluß 141 über die Transistoren 142 und 145 angelegt, um den Pegel der Eingangsdaten, den der Ausgabe des Zeilendecoders oder den des Pegels des Spaltendecoders zu verschieben.
Wenn die Versorgungsspannung des Pegelschiebers niedrig ist, wird die Amplitude des Taktsignals proportional klein. Somit kann der Kondensator 144 die Source-Spannung des Transistors 142 nicht länger in einem adäquaten Ausmaß vergrößern. Demzufolge kann die hohe Spannung VPP nicht vollständig über den Transistor 142 oder 145 an den Eingangsanschluß 141 angelegt werden. Somit kann der Pegelschieber eine vollständige Pegelverschiebung nicht erzielen. Im Hinblick darauf kann der in Fig. 4 gezeigte Pegelschieber seine Funktion nicht gut erfüllen, wenn er von einer relativ niedrigen Spannung angesteuert wird, gerade wie die in den Fig. 1 und 2 angezeigte Speicherzelle.
Der Oszillator zum Erzeugen des Taktsignals umfaßt in den meisten Fällen einen Ringoszillator. Die Oszillationsfrequenz des Ringoszillators hängt direkt von der Versorgungsspannung ab. Wenn die Versorgungsspannung 5 ± 10% ist, kann der Oszillator eine optimale Oszillationsfrequenz aufweisen. Die Oszillationsfrequenz fällt jedoch sehr stark ab, wenn die Versorgungsspannung nur 1,5 V beträgt. Unvermeidbar kann die von dem Spannungsmultiplizier-Schaltkreis erzeugte Spannung nicht hoch genug sein, um Daten in eine Speicherzelle des herkömmlichen E²PROM einzuschreiben, oder Daten daraus zu löschen.
Weil die Versorgungsspannung des herkömmlichen E²PROMs in einen extrem schmalen Bereich hineinfällt, kann der E²PROM nicht mittels Batterien betrieben werden.
Ein weiteres System ist in GB-A-2 144 006 gezeigt, welches Pegelschieber-Schaltkreise einschließt, welche hochgesetzte Spannungen an Zeilenleitungen und Spaltenleitungen verteilen, jedoch ohne Beziehung zu Zeilen- oder Spaltendecodern. EP-A-0 280 883 zeigt ein nicht-flüchtiges Speichersystem unter Verwendung einer Floating-Gate-Struktur.
Demgemäß ist es die Aufgabe der vorliegenden Erfindung, ein nicht-flüchtiges Halbleiter-Speichersystem vorzusehen, welches stabil arbeiten kann, wenn es von einer niedrigen Spannung oder von einer Spannung über einen breiten Bereich angetrieben wird.
Gemäß der Erfindung ist ein nicht-flüchtiges Halbleiter- Speichersystem vorgesehen, mit einem Speicherchip und einer Batterie zum Antreiben des Speicherchips, wobei der Speicherchip umfaßt:
eine Speicherzellenmatrix mit einer Vielzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, wobei jede einen nicht-flüchtigen Transistor einschließt;
einen Zeilendecoder zum Auswählen einer der Zeilen der Speicherzellen;
einen ersten Pegelschieber-Schaltkreis zum Pegelverschieben einer Amplitude einer Ausgangsspannung des Zeilendecoders und Anlegen der Spannung an die Speicherzellenmatrix; einen Spaltenauswahl-Schaltkreis zum Auswählen einer der Spalten der Zellen;
einen Spaltendecoder zum Steuern des Spaltenauswahl- Schaltkreises;
einen zweiten Pegelschieber-Schaltkreis zum Pegelverschieben einer Amplitude einer Ausgangsspannung des Spaltendecoders und Anlegen der Spannung an den Spaltenauswahl-Schaltkreis;
einen Leseverstärker zum Erfassen von Daten, die in der Speicherzelle gespeichert sind, die von dem Zeilendecoder und dem Spaltenauswahl-Schaltkreis ausgewählt ist;
einen dritten Pegelschieberschaltkreis zum Pegelverschieben einer Amplitude der Spannung von Eingangsdaten, um die Eingangsdaten in die Speicherzelle einzuschreiben, die von dem Spaltendecoder und dem Spaltenauswahl-Schaltkreis ausgewählt wird, und Anlegen der Spannung an den Spaltenauswahl-Schaltkreis;
einen Spannungsbooster-Schaltkreis zum Erzeugen einer hohen Spannung, die zum Einschreiben der Eingangsdaten in die Speicherzelle erforderlich ist, und Anlegen der hohen Spannung an die ersten, zweiten und dritten Pegelschieber- Schaltkreise; einen Zeitgeber-Schaltkreis zum Einstellen einer Dateneinschreibzeit zum Einschreiben von Daten in die in die Speicherzellenmatrix eingegliederten Speicherzellen, und Erzeugen von verschiedenen Steuersignalen in Übereinstimmung mit der so eingestellten Dateneinschreibzeit; und einen Takttreiberschaltkreis zum Treiben des Spannungsbooster-Schaltkreises und des Zeitgeber- Schaltkreises,
worin jede der Speicherzellen umfaßt
eine Leseleitung zum Anlegen von vorbestimmten Spannungen;
eine Schreibleitung zum Anlegen von vorbestimmten Spannungen;
eine Lese-Gate-Leitung zum Anlegen von vorbestimmten Spannungen;
eine Schreib-Gate-Leitung zum Anlegen von vorbestimmten Spannungen;
eine Steuer-Gate-Leitung zum Anlegen von vorbestimmten Spannungen;
einen ersten MOS-Transistor, von dessen Strompfad ein Anschluß mit der Leseleitung verbunden ist, und dessen Gate mit der Lese-Gate-Leitung verbunden ist;
einen zweiten MOS-Transistor, von dessen Strompfad ein Anschluß mit der Schreibleitung verbunden ist, und dessen Gate mit der Schreib-Gate-Leitung verbunden ist, und
einen Floating-Gate-Transistor, dessen Strompfad zwischen die anderen Anschlüsse der Strompfade der ersten und zweiten MOS- Transistoren geschaltet ist, und dessen Steuergate mit der Steuer-Gate-Leitung verbunden ist; und jeder der ersten, zweiten und dritten Pegelschieber- Schaltkreise umfaßt:
einen MOS-lnverterschaltkreis zum Invertieren eines an einen Eingangsknoten gelieferten Signals;
einen ersten MOS-Transistor des Verarmungstyps, der zwischen einen Ausgangsanschluß des CMOS-Inverterschaltkreises und einen Ausgangsknoten zum Liefern eines pegelverschobenen Signals geschaltet ist, und mit einem Gate, um ein Steuersignal zu empfangen;
einen zweiten MOS-Transistor, der mit einem Knoten verbunden ist, an welchen eine pegelverschobene Spannung angelegt wird, und mit einem Gate, um ein Signal zu empfangen, das von dem Eingangsknoten geliefert wird; und
einen dritten MOS-Transistor, der mit dem Ausgangsknoten verbunden ist und mit dem zweiten MOS-Transistor in Reihe geschaltet ist, und mit einem Gate, um ein von den Ausgangsknoten geliefertes Signal zu empfangen.
Diese Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Zeichnungen verstanden werden, welche zeigen:
Fig. 1 ist eine Querschnittsansicht, welche die Struktur jeder in einen herkömmlichen E²PROM eingegliederten Speicherzelle zeigt;
Fig. 2 ist ein äquivalentes Schaltkreisdiagramm der in Fig. 1 gezeigten Speicherzelle;
Fig. 3 ist eine Tabelle, welche die an jede Komponente der Speicherzelle angelegten Spannungen zeigt, wenn der herkömmliche E²PROM in verschiedene Betriebsmoden eingestellt ist;
Fig. 4 ist ein Schaltkreisdiagramm, welches den in dem herkömmlichen E²PROM verwendeten Pegelschieber darstellt;
Fig. 5 ist ein Blockdiagramm, welches ein nicht-flüchtiges Halbleitersystem gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 6 ist eine Querschnittsansicht, welche die Struktur jeder in den in Fig. 5 dargestellten E²PROM eingegliederten Speicherzelle zeigt;
Fig. 7 ist ein äquivalentes Schaltkreisdiagramm der in Fig. 6 gezeigten Speicherzelle;
Fig. 8 ist eine Tabelle, welche die an jede Komponente der in Fig. 6 gezeigten Speicherzelle angelegten Spannungen zeigt, wenn der E²PROM in verschiedene Betriebsmoden versetzt ist;
Fig. 9 ist ein Schaltkreisdiagramm, welches den in dem in Fig. 5 gezeigten E²PROM verwendeten Pegelschieber darstellt;
Fig. 10 ist eine Querschnittsansicht, welche die Struktur einer Speicherzelle eines anderen Typs zeigt, die in dem E²PROM eingegliedert sein kann, der in Fig. 5 dargestellt ist;
Fig. 11 ist ein äquivalentes Schaltkreisdiagramm der in Fig. 10 gezeigten Speicherzelle;
Fig. 12 ist eine Tabelle, die die Spannungen zeigt, die an jede Komponente der Speicherzelle angelegt werden, die in Fig. 10 gezeigt ist und in dem E²PROM eingegliedert ist, wenn der E²PROM in verschiedene Betriebsmoden versetzt ist;
Fig. 13 ist ein Blockdiagramm, welches ein nicht-flüchtiges Halbleiter-Speichersystem gemäß einem zweiten Ausführungsbeispiel dieser Erfindung zeigt;
Fig. 14 ist ein Blockdiagramm, welches ein nicht-flüchtiges Halbleiter-Speichersystem gemäß einem dritten Ausführungsbeispiel der Erfindung zeigt; und
Fig. 15 ist ein Blockdiagramm, welches ein nicht-flüchtiges Halbleiter-Speichersystem gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Die vorliegende Erfindung wird nun detailliert unter Bezugnahme auf Ausführungsbeispiele, die in den begleitenden Zeichnungen dargestellt sind, beschrieben. Fig. 5 ist ein Blockdiagramm, welches einen E²PROM zeigt, der das erste Ausführungsbeispiel des nicht-flüchtigen Halbleiter- Speichersystems gemäß der vorliegenden Erfindung ist. Wie in Fig. 5 gezeigt, umfaßt der E²PROM einen E²PROM-Chip 11 und eine Batterie 12 zum Anlegen einer Versorgungsspannung VCC an den Chip 11. Der E²PROM-Chip 11 enthält verschiedene Komponenten. Unter diesen Komponenten sind eine Speicherzellenmatrix 13, ein Zeilendecoder 14, ein Spaltenselektor 15, ein Spaltendecoder 16, drei Pegelschieberr 17, 18 und 20, ein Leseverstärker 19, ein Oszillator 21, ein Zeitgeber 22 und ein Spannungsbooster 23. Die Speicherzellenmatrix 13 umfaßt eine Anzahl von in Zeilen und Spalten angeordneten Speicherzellen. Der Zeilendetektor 14 wählt eine der Zeilen der Speicherzellen aus. Der Spaltenselektor 15 wählt eine der Spalten von Speicherzellen aus. Der Spaltendecoder 16 steuert den Spaltenselektor 15 gemäß einer in den E²PROM-Chip 11 eingegebenen Adresse. Der erste Pegelschieber 17 verschiebt den Pegel der Ausgabe des Zeilendecoders 14 und liefert dann die Ausgabe des Zeilendecoders 14 an die Speicherzellenmatrix 13. Der zweite Pegelschieberr 18 verschiebt den Pegel der Ausgabe des Spaltendecoders 16 und liefert dann die Ausgabe des Spaltendecoders 16 an den Spaltenselektor 15. Der Leseverstärker 19 erfaßt die von der Speicherzelle gelesenen Daten, die von dem Spaltenselektor 15 ausgewählt wurde. Der dritte Pegelschieberr verschiebt den Pegel von Eingangsdaten und liefert diese Daten an die Speicherzellenmatrix 11, um die Daten in die Speicherzelle einzuschreiben, die von dem Spaltenselektor 15 ausgewählt wurde. Der Oszillator 21 erzeugt ein Taktsignal. Der Zeitgeber 22 erzeugt verschiedene Steuersignale von dem von dem Oszillator 21 erzeugten Taktsignal. Der Spannungsbooster 23 wird von dem Taktsignal angesteuert und hebt die Versorgungsspannung VCC, die von der Batterie 12 geliefert wird, an, um dadurch eine hohe Spannung VPP zu erzeugen. Die hohe Spannung VPP wird an die Pegelschieber 17, 18 und 20 angelegt.
Fig. 16 ist eine Querschnittsansicht, welche eine der in die Matrix 13 eingegliederten Speicherzellen darstellt. Wie in Fig. 6 gezeigt ist, sind N-Typ-Diffusionsschichten 31, 32, 33 und 34 in der Oberfläche eines P-Typ-Halbleitersubstrats 30 gebildet. Ein Kanalgebiet 35 ist in der Oberfläche des Substrats 30 und zwischen den Diffusionsschichten 31 und 32 gebildet. Ein relativ dicker Isolierfilm 36 ist auf einem Abschnittsubstrat 30 gebildet. Eine Elektrode 37 aus polykristallinem Silizium ist auf dem Isolierfilm 36 und oberhalb des Kanalgebietes 35 gebildet. Ein anderes Kanalgebiet 38 ist in der Oberfläche des Substrats 30 gebildet, zwischen den Diffusionsschichten 32 und 33. Ein relativ dicker Isolierfilm 39 ist auf den Substrat 30 gebildet. Er ist in derselben Ebene plaziert wie der Isolierfilm 36 und hat einen dünnen Abschnitt 41. Eine Elektrode 40, ebenfalls aus polykristallinem Silizium, ist auf dem Isolierfilm 39 und oberhalb des Kanalgebietes 38 gebildet. Die Elektrode 40 überlappt das Kanalgebiet 38, teilweise die Diffusionsschicht 32, und teilweise die Diffusionsschicht 33. Der Abschnitt der Elektrode 40, der auf dem dünnen Abschnitt 41 des Films 39 gebildet ist, befindet sich oberhalb der Diffusionsschicht 33. Ein relativ dicker Isolierfilm 42 ist auf der Elektrode 40 gebildet, und eine Elektrode 43 aus polykristallinem Silizium ist auf diesem Isolierfilm 42 gebildet und oberhalb der Elektrode 40 angeordnet.
Ein anderes Kanalgebiet 44 ist in der Oberfläche des Substrats 30 zwischen den Diffusionsschichten 33 und 34 gebildet. Ein vergleichsweise dicker Isolierfilm 45 ist auf dem Kanalgebiet 44 gebildet. Eine Elektrode 46 aus polykristallinem Silizium ist auf diesem Isolierfilm 45 gebildet.
Die Diffusionsschicht 31 ist mit einer Leseleitung RL verbunden, und die Diffusionsschicht 34 ist mit einer Schreibleitung WL verbunden. Die Elektroden 37 und 46 sind Gate-Elektroden, die Elektrode 40 ist eine Floating-Gate- Elektrode, und die Elektrode 43 ist eine Steuer-Gate- Elektrode. Eine Gate-Leitung RG ist mit der Gate-Elektrode 37 verbunden, eine Steuergate-Elektrode CG ist mit der Steuergate-Elektrode 43 verbunden, und eine Schreibgate- Leitung WE ist mit der Gate-Elektrode 46 verbunden.
Fig. 7 ist ein äquivalentes Schaltkreisdiagramm, welches die in Fig. 6 dargestellte Speicherzelle zeigt. Wie in dieser Figur gezeigt, umfaßt die Speicherzelle einen gewöhnlichen MOS-Transistor 51, der als erster Auswahltransistor verwendet wird, einen Floating-Gate-Transistor 52, der als Datenspeichertransistor verwendet wird, und einen gewöhnlichen MOS-Transistor 53, der als zweiter Auswahltransistor verwendet wird. Source und Drain des MOS- Transistors 51 sind die Diffusionsschichten 31 und 32, und Source und Drain des Transistors 52 sind die Diffusionsschichten 32 und 33.
Wie die in Fig. 2 gezeigt, herkömmliche Speicherzelle weist die Speicherzelle 3 Betriebsmoden auf, d.h. Datenlöschmodus, Datenschreibmodus und Datenlesemodus. Fig. 10 zeigt die an die Schreibleitung WL, die Schreibgate-Leitung WG, die Steuergate-Leitung CG, die Lesegate-Leitung RG und die Leseleitung RL angelegten Spannungen.
Um die Speicherzelle in dem Datenlöschmodus (d.h. den Elektroneninjektionsmodus) zu versetzen, werden 0 V, 20 V, 20 V bzw. 0 V an die Leitungen WL, WG, CG bzw. RG angelegt.
Irgendeine Spannung kann an die Leseleitung RL angelegt werden. Wenn 20 V an die Schreibgate-Leitung WG angelegt wird, wird der zweite Auswahltransistor 53 eingeschaltet, und die N-Typ-Diffusionsschicht 33 wird auf 0 V gesetzt, d.h. die an die Schreibleitung WL angelegte Spannung. Nun wird eine an die Steuergate-Leitung CG angelegte, hohe Spannung ebenfalls an die Floating-Gate-Elektrode 40 angelegt. Weil die an die Lesegate-Leitung RG angelegte Spannung 0 V ist, wird der erste Auswahltransistor 51 abgeschaltet, und die N-Typ- Diffusionsschicht 32 wird in einen schwimmenden Zustand versetzt. Als Ergebnis wird ein intensives elektrisches Feld an den dünnen Isolierfilm 41 zwischen der Floating-Gate- Elektrode 40 und der N-Typ-Diffusionsschicht 33 angelegt. Elektronen bewegen sich von der N-Typ-Diffusionsschicht 33 zur Floating-Gate-Elektrode 40 und werden in die Elektrode 40 injiziert. Die Schwellenspannung des Datenspeichertransistors 52 wächst deshalb auf beispielsweise +8 V an.
Um die Speicherzelle in den Datenschreibmodus zu versetzen, ebenfalls als "Elektronenemissionsmodus" bekannt, werden 20 v, 20 V, 0 V bzw. 0 V an die Leitungen WL, WG, CG bzw. RG angelegt. Auch in diesem Fall kann irgendeine Spannung an die Leseleitung RL angelegt werden. Wenn 20 V an die Schreibgate- Leitung WG angelegt werden, wird der zweite Auswahltransistor 53 eingeschaltet, und die N-Typ-Diffusionsschicht 33 wird auf 20 V gesetzt (d.h. die an die Schreibleitung WL angelegte Spannung) . Ein intensives elektrisches Feld wird dadurch an den dünnen Isolierfilm 41 in der Richtung entgegengesetzt der Richtung angelegt, in welcher das elektrische Feld angelegt wird, wenn die Speicherzelle in den Datenlöschmodus versetzt wird. Ein Tunnelstrom fließt von der Floating-Gate-Elektrode 40 zu der N-Typ-Diffusionsschicht 33, und Elektronen werden von der Floating-Gate-Elektrode 40 emittiert. Als Ergebnis der Schwellenspannung des Datenspeichertransistors 52 verringert sich auf beispielsweise -5 V.
Wie sich aus dem obigen ergibt, arbeitet die in Fig. 7 gezeigte Speicherzelle, wenn sie entweder in den Datenlöschmodus oder den Datenschreibmodus versetzt ist, in derselben Weise wie die herkömmliche, in Fig. 4 gezeigte Speicherzelle.
Um die Speicherzelle in den Datenlesemodus zu versetzen, werden 0 V, 5 V, 0 V, 5 V bzw. 5 V an die Leitungen WL, WG, CG, RG bzw. RL angelegt. Wenn 5 V an die Lesegate-Leitung und die Schreibgate-Leitung WG angelegt werden, werden beide Auswahltransistoren 51 und 53 eingeschaltet. Die N-Typ- Diffusionsschicht 32 wird auf 5 V gesetzt, d.h. die an die Leseleitung RL angelegte Spannung, während die N-Typ- Diffusionsschicht 33 auf 0 V gesetzt wird (d.h. die an die Schreibleitung WL angelegte Spannung). Wenn Elektronen in die Floating-Gate-Elektrode 40 des Datenspeichertransistors 52 injiziert worden sind, und die Schwellenspannung dieses Transistors angewachsen ist, verbleibt der Transistor 52 aus, und zwischen der Leseleitung RL und der Schreibleitung WL fließt kein Strom, wodurch die Leseleitung RL auf 5 V verbleibt. Wenn im Gegenteil Elektronen von der Floating- Gate-Elektrode 40 des Transistors 52 emittiert worden sind, und die Schwellenspannung dieses Transistors kleiner geworden ist, wird der Transistor 52 eingeschaltet. In diesem Fall fließt ein Strom zwischen der Leseleitung RL und der Schreibleitung WL, wodurch die Leseleitung RL auf 0 V gesetzt wird, d.h. die an die Schreibleitung WL angelegte Spannung. Der mit der Leseleitung RL verbundene Leseverstärker 19 (Fig. 5) verstärkt die Verringerung im Potential der Leseleitung RL, d.h. 5 V, und liest somit logisch "1" oder logisch "0" aus, was das in der Speicherzelle gespeicherte Datum ist.
Es ist wesentlich, daß 5 V, was die an die Speicherzelle angelegte Versorgungsspannung ist, um Daten daraus zu lesen, an die Leseleitung RL angelegt werden kann. Obwohl die Spannung 5 V an die Leseleitung RL angelegt wird, ist es möglich zu verhindern, daß in der Speicherzelle "soft writing" stattfindet, und die Lesehaltecharakteristik der Speicherzelle wesentlich zu verbessern, weil die Spannung auf der N-Typ-Schicht 33 0 V ist, weil 5 V bzw. 0 V an die Schreibgate-Leitung WG bzw. die Schreibleitung WL angelegt werden, wenn die Speicherzelle in den Datenlesemodus versetzt ist. Mit anderen Worten, wird kein elektrisches Feld an den dünnen Isolierfilm 41 angelegt, der die N-Typ- Diffusionsschicht 33 und die Floating-Gate-Elektrode 40 isoliert, weil die Spannungen auf der Leitung GG und der Elektrode 40 fast 0 V sind, und die Spannung auf der Schicht 33 ebenfalls 0 V ist. Somit werden Elektronen weder in die Floating-Gate-Elektrode 40 injiziert, noch von dieser emittiert, trotz des Tunneleffektes.
Die Spannung auf der Leseleitung RL verändert sich zwischen 5 V und 0 V, wenn Elektronen in den Datenspeichertransistor 52 injiziert und von diesem emittiert werden. Selbst wenn die Versorgungsspannung VCC vergleichsweise niedrig ist, variiert die Spannung auf der Leseleitung RL sehr zwischen VCC und 0 V, wodurch die Speicherzelle einen adäquaten Betriebsspielraum hat. Mit anderen Worten, kann der E²PROM- Chip 11 (Fig. 5), welcher Speicherzellen der in Fig. 6 dargestellten Struktur aufweist, bei niedriger Spannung arbeiten und kann deshalb von der Batterie 12 betrieben werden, welche niedrige Spannungen, etwa 1,5 V, anlegt.
Wie in Fig. 5 gezeigt ist, schließt der E²PROM-Chip 11 drei Pegelschieber 17, 18 und 20 ein. Jeder der Pegelschieber umfaßt eine erforderliche Anzahl von identischen Einheiten, von denen eine in Fig. 9 dargestellt ist. Wie in Fig. 9 gezeigt, umfaßt die Einheit einen Eingangsknoten 61, einen CMOS-Inverter 62, einen Ausgangsknoten 63, einen N-Kanal-MOS- Transistor 64, einen Knoten 65, einen N-Kanal-MOS-Transistor 66 und P-Kanal-MOS-Transistor 67. Beide N-Kanal-MOS- Transistoren sind vom Verarmungstyp. Ein Eingangssignal wird an den Eingangsknoten 61 angelegt, welcher mit dem Eingangsanschluß des CMOS-Inverters 62 verbunden ist. Der Source-Drain-Pfad des N-Typ-MOS-Transistors 64 ist zwischen den Ausgangsanschluß des Inverters 62 und den Ausgangsknoten 63 geschaltet. Das Gate dieses Transistors 64 ist geschaltet, ein Steuersignal zu empfangen. Das Signal PGM ist logisch "0", wenn der E²PRON-Chip 11 in den Datenlöschmodus oder den Datenschreibmodus versetzt ist, und ist auflogisch "1", wenn der E²PROM-Chip 11 in den Datenlesemodus versetzt ist. Der Source-Drain-Pfad des N-Kanal-MOS-Transistors 66 und der des P-Kanal-MOS-Transistors 67 sind zwischen den Ausgangsknoten 63 und den Knoten 65, an welchen die hohe Spannung VPP oder die Versorgungsspannung VCC angelegt wird, in Reihe geschaltet. Das Gate dieses Transistors 66 ist mit dem Ausgangsknoten 63 gekoppelt, und das Gate des Transistors 67 ist mit dem Eingangsknoten 61 verbunden. Alle in Fig. 9 gezeigten Transistoren, außer die Transistoren 64 und 66, sind vom Anreicherungstyp.
Um Daten von irgendeiner Speicherzelle zu löschen oder Daten in die Speicherzelle zu schreiben, wird das Steuersignal auflogisch "0" gesetzt. Dann wird die hohe Spannung VPP an den Knoten 65 angelegt. Wenn das Eingangssignal auf dem Pegel "0" ist, ist der Ausgang des Inverters 62 auflogisch "1", was der Versorgungsspannung VCC entspricht. Das Eingangssignal schaltet ebenfalls den Transistor 67 ein. Eine der Schwellenspannung des Transistors 66 äquivalente Spannung wird an den Knoten 63 angelegt, weil der Knoten der Transistoren 66 und 67 bereits auf die Schwellenspannung des Transistors 66 aufgeladen worden ist. Als Ergebnis wird der Transistor 66 eingeschaltet, wodurch die hohe Spannung VPP von dem Knoten 65 an den Ausgangsknoten 63 angelegt wird. Weil das Signal auflogisch "0" ist, wird der Transistor 64 vom Verarmungstyp abgeschaltet.
Wenn das Eingangssignal auf dem Pegel logisch "1" der Spannung VCC ist, wenn sich die Speicherzelle in dem Datenlöschmodus oder dem Datenschreibmodus befindet, ist der Ausgang des Inverters 62 auf dem Pegel logisch "0", welcher äquivalent der Spannung VSS ist, um den Transistor 66 auszuschalten. Die Eingangsspannung VCC wird ebenfalls an das Gate des Transistors 67 angelegt, um ihn abzuschalten. Somit wird die Schwellenspannung des Transistors 66 an die Source des Transistors 67 angelegt.
Um Daten von der Speicherzelle zu lesen, wird das Steuersignal PGM auf den Pegel logisch "1" gesetzt. In diesem Fall wird die Versorgungsspannung VCCan den Knoten 65 angelegt. Weil das Signal PGM auf dem Pegel logisch "1" ist, wird der Transistor 64 eingeschaltet. Das von dem Inverter 62 invertierte Eingangssignal wird durch den Transistor 64 an den Ausgangsknoten 63 geliefert.
Anders als in dem in Fig 4 gezeigten Pegelschieber ist es unnötig, die Spannung an einem Punkt in den Pegelschieber mittels eines Kondensators anzuheben, in welchen ein Taktsignal eingegeben wird. Die in Fig 9 gezeigte Pegelschiebereinheit kann selbst dann arbeiten, wenn die Versorgungsspannung VCC abnimmt. Mit anderen Worten, hat die Einheit einen großen Betriebsspielraum bei niedriger Versorgungsspannung. Aufgrund der Verwendung der Pegelschieber, von denen jeder Einheiten des in Fig. 9 gezeigten Typs umfaßt, kann der E²PROM-Chip 11 (Fig. 5) mit niedriger Spannung arbeiten.
Fig. 10 ist eine Querschnittsansicht, welche eine Speicherzelle eines anderen Typs darstellt, der in der Speicherzellenmatrix 13 (Fig. 5) verwendet werden kann. Wie in Fig. 10 dargestellt ist, umfaßt die Speicherzelle ein P- Typ-Halbleitersubstrat 70. Drei N-Typ-Diffusionsschichten 71, 72 und 73 sind in der oberen Oberfläche des Substrats 70 gebildet. Ein Kanalgebiet 74 ist zwischen den Diffusionsschichten 71 und 72 angeordnet, und ein Kanalgebiet 80 befindet sich zwischen den Diffusionsschichten 72 und 73. Ein Isolierfilm ist auf der oberen Oberfläche des Substrats 70 gebildet. Der Film besteht aus zwei dicken Abschnitten 75 und 81 und einen dünnen Abschnitt 77. Der dünne Abschnitt 77 ist auf der Diffusionsschicht 77 angeordnet. Eine Elektrode 76 aus polykristallinem Silizium ist auf dem dicken Abschnitt 75 und dünnen Abschnitt 77 des Isolierfilms 75 gebildet und oberhalb der Diffusionsschicht 72 und des Kanalgebietes 74 angeordnet. Ein relativ dicker Isolierfilm 78 ist auf der Elektrode 76 gebildet, und eine Elektrode 79 aus polykristallinem Silizium ist auf dem Isolierfilm 78 gebildet. Eine Elektrode 82 aus polykristallinem Siliziun ist auf dem dicken Abschnitt 81 des Isolierfilms gebildet und oberhalb des Kanalgebietes 80 angeordnet.
Eine Leseleitung RL und eine Schreibleitung WL sind mit den Diffusionsschichten 71 bzw. 73 verbunden. Die Elektroden 76, 79 und 82 werden als Floating-Gate-Elektrode, Steuergate- Elektrode bzw. Gate-Elektrode verwendet. Die Elektroden 79 und 82 sind mit einer Steuergate-Leitung CG bzw. einer Auswahl-Gate-Leitung SG verbunden.
Fig. 11 ist ein äquivalentes Schaltkreisdiagramm, welches die in Fig. 10 dargestellte Speicherzelle zeigt. Wie Fig. 11 zeigt, umfaßt die Speicherzelle einen Floating-Gate-MOS- Transistor 91 und einen gewöhnlichen MOS-Transistor 92. Der MOS-Transistor 91 ist ein Datenspeichertransistor; seine Source und Drain sind die Diffusionsschichten 71 und 72. Der MOS-Transistor 92 ist ein Auswahltransistor zum Auswählen des MOS-Transistors 91; seine Source und Drain sind die Diffusionsschichten 72 und 73.
Wie die herkömmliche Speicherzelle (Fig. 2), hat die Speicherzelle drei Betriebsmoden, d.h. einen Datenlöschmodus, Datenschreibmodus und Datenlesemodus. Fig. 12 zeigt die an die Schreibleitung WL, die Auswahlgate-Leitung SG, die Steuergate-Leitung CG und die Leseleitung RL in den drei Betriebsmoden angelegten Spannungen.
Um die Speicherzelle in den Datenlöschmodus (d.h. den Elektroneninjektionsmodus) zu versetzen, werden 0 V, 20 V, 20 V und 0 V an die Leitungen WL, SG, CG bzw. RL angelegt. Wenn die Auswahlgate-Leitung SG auf 20 V gesetzt wird, wird der Auswahltransistor 92 eingeschaltet, wodurch die N-Typ- Diffusionsschicht 72 auf 0 V gesetzt wird, d.h. die an die Schreibleitung WL angelegte Spannung. Die an die Steuergate- Leitung CG angelegte, hohe Spannung, wird an die Floating- Gate-Elektrode 76 angelegt. Deshalb wird ein intensives elektrisches Feld an den dünnen Isolierfilm 77 zwischen der Floating-Gate-Elektrode 76 und der N-Typ-Diffusionsschicht 72 angelegt. Somit fließt ein Tunnelstrom von der Diffusionsschicht 72 an die Elektrode 76. Mit anderen Worten, werden Elektronen in die Floating-Gate-Elektrode 76 injiziert. Als Ergebnis die Schwellenspannung des Datenspeichertransistors 91 auf beispielsweise ungefähr +8 V.
Um die Speicherzelle in den Datenschreibmodus zu versetzen (d.h. den Elektronenemissionsmodus), werden 20 V, 20 V, 0 V bzw. 5 V an die Leitungen WL, SG, CG bzw. RL angelegt. Wenn die Auswahlgate-Leitung SG auf 20 V gesetzt wird, wird der Auswahltransistor 92 eingeschaltet, wodurch die N-Typ- Diffusionsschicht 72 auf 20 V gesetzt wird, d.h. die an die Schreibleitung WL angelegte Spannung. Ein intensives elektrisches Feld wird an den dünnen Isolierfilm 77 in der Richtung entegegengesetzt derjenigen angelegt, in welcher das Feld angelegt wird, wenn die Speicherzelle in den Datenlöschmodus versetzt ist. Somit fließt ein Tunnelstrom von der Floating-Gate-Elektrode 76 zu der N-Typ- Diffusionsschicht 72. Mit anderen Worten, werden Elektronen von der Floating-Gate-Elektrode 76 emittiert. Als Ergebnis verringert sich die Schwellenspannung des Datenspeichertransistors 91 auf beispielsweise ungefähr -5 V.
Wie sich aus dem obigen ergibt, arbeitet die in Fig. 11 gezeigte Speicherzelle in derselben Weise wie die herkömmliche Zelle (Fig. 4), wenn sie entweder in den Datenlöschmodus oder den Datenschreibmodus versetzt ist.
Um die Speicherzelle in den Datenlesemodus zu versetzen, werden 0 V, 5 V, 0 V bzw. 5 V an die Leitungen WL, SG, CG bzw. RL angelegt. Wenn die Auswahlgate-Leitung SG auf 5 V gesetzt wird, wird der Auswahltransistor 92 eingeschaltet, wodurch die N-Typ-Diffusionsschicht 72 auf 0 V gesetzt wird, d.h. die an die Schreibleitung WL angelegte Spannung. Wenn Elektronen in die Floating-Gate-Elektrode 76 injiziert worden sind, und die Schwellenspannung des Datenspeichertransistors 91 angewachsen ist, verbleibt der Transistor 91 aus. Deshalb fließt kein Strom zwischen der Leseleitung RL und der Schreibleitung WL, und die Leseleitung RL verbleibt auf 5 V. Wenn im Gegenteil Elektronen von der Floating-Gate-Elektrode 76 emittiert worden sind, und die Schwellenspannung des Transistors 91 sich verringert hat, wird der Transistor 91 eingeschaltet. In diesem Fall fließt ein Strom zwischen der Leseleitung RL und der Schreibleitung WL, und die Leseleitung RL wird auf eine niedrige Spannung, etwa 0 V, gesetzt, d.h. die an die Schreibleitung WL angelegte Spannung. Der mit der Leseleitung RL verbundene Leseverstärker 19 (Fig. 5) verstärkt die Abnahme in dem Potential der Leseleitung RL, d.h. eine Abnahme von 5 V, und liest somit eine in der Speicherzelle gespeicherte logische "1" oder "0".
Auch in der in Fig. 11 gezeigten Speicherzelle verändert sich die Spannung auf der Leseleitung RL zwischen 5 V und 0 V, wenn Elektronen in den Datenspeichertransistor 91 injiziert und von diesem emittiert werden. Selbst wenn die Versorgungsspannung VCC relativ niedrig ist, variiert die Spannung auf der Leseleitung RL stark zwischen VCC und 0 V, wodurch die Speicherzelle einen adäquaten Betriebsspielraum aufweist. Mit anderen Worten, kann der E²PROM-Chip 11 (Fig. 5), welcher Speicherzellen der in Fig. 10 gezeigten Struktur aufweist, mit niedriger Spannung arbeiten, und kann deshalb von der Batterie 12 angetrieben werden, welche eine niedrige Spannung, wie etwa 1,5 V, anlegt.
Der E²PROM-Chip 11, welcher Speicherzellen des in Fig. 10 dargestellten Typs umfaßt, kann mit den Pegelschiebern 17, 18 und 20 kombiniert werden, die jeweils die in Fig. 9 gezeigte Struktur haben, um dadurch einen E²PROM zu bilden. Solch ein E²PROM kann mit niedriger Spannung arbeiten.
Fig. 13 ist Blockdiagramm, welches einen E²PROM darstellt, der das zweite Ausführungsbeispiel des nicht-flüchtigen Halbleiterspeichersystems gemäß der Erfindung ist. Dieser E²PROM ist von dem in Fig. 5 gezeigten E²PROM darin verschieden, daß nicht nur einer, sondern zwei Oszillatoren verwendet werden. Der erste Oszillator 24 ist so konstruiert, ein Taktsignal mit einer vorbestimmten Frequenz aus zugeben, wenn er mit einem relativ niedrigen VCC von beispielsweise ungefähr 1,5 V von der Batterie 12 betrieben wird. Der zweite Oszillator 25 ist so konstruiert, ein Taktsignal derselben Frequenz zu erzeugen, wenn er mit einem vergleichsweise hohen VCC von beispielsweise ungefähr 5,5 V von der Batterie 12 betrieben wird. Ein Auswahlschaltkreis 26, welcher mit beiden Oszillatoren verbunden ist, wählt das von dem ersten Oszillator 24 oder dem zweiten Oszillator 25 ausgegebene Taktsignal und liefert das Taktsignal an einen Zeitgeber 22 und einen Spannungsbooster 23.
Die Schaltkreiskonstante dieses E²PROM kann so verändert werden, daß die Oszillationsfrequenzen beider Oszillatoren 24 und 25 auf optimale Werte für den Betrieb mit niedriger Spannung und den Betrieb mit hoher Spannung gesetzt werden können.
Somit kann der E²PROM zuverlässig mit niedriger Spannung und ebenfalls mit hoher Spannung arbeiten. Mit anderen Worten, kann er über einen breiten Bereich von Betriebsspannungen arbeiten. Die Speicherzellenmatrix 13 dieses E²PROMs umfaßt Speicherzellen der in Fig. 10 dargestellten Struktur, weil der E²PROM in einigen Fällen mit niedriger Spannung arbeiten muß. Ferner sind die Pegelschieber 17, 18 und 20, die in den E²PROM eingegliedert sind, falls nötig, von dem speziellen Typ, der in Fig. 9 dargestellt ist.
Fig. 14 ist ein Blockdiagramm, welches ein E²PROM zeigt, der das dritte Ausführungsbeispiel des nicht-flüchtigen Halbleiter-Speichersystems gemäß der Erfindung ist. Dieser E²PROM unterscheidet sich von dem in Fig. 13 gezeigten E²PROM darin, daß anstelle des zweiten Oszillators 25 (Fig. 13) ein Eingangsschaltkreis 27 verwendet wird. Der Eingangsschaltkreis 27 beliefert einen Auswahlschaltkreis 26 mit einem Taktsignal CLK, das extern erzeugt wird, und dieselbe Frequenz hat wie das von einem Oszillator 24 erzeugte Taktsignal, wenn eine Batterie 12 verwendet wird, die eine relativ hohe Spannung, beispielsweise ungefähr 5,5 V, liefert.
Die Schaltkreiskonstante des in Fig. 14 gezeigten E²PROMs kann so bestimmt werden, daß der Oszillator 24 eine Oszillationsfrequenz hat, die für den Niederspannungsbetrieb optimal ist. Somit kann der E²PROM mit hoher Zuverlässigkeit bei niedriger Spannung arbeiten. Weil ein für einen Betrieb mit hoher Spannung erforderliches Taktsignal in den E²PRON, falls nötig, eingegeben wird, kann der E²PROM ebenfalls bei hoher Spannung stabil arbeiten. Die Speicherzellenmatrix 13 dieses E²PRONs umfaßt Speicherzellen der in Fig. 6 oder Fig. 10 dargestellten Struktur, weil der E²PROM in einigen Fällen mit niedriger Spannung arbeiten muß. Ferner sind die Pegelschieber 17, 18 und 20, die in den E²PROM eingegliedert sind, falls erforderlich, von dem speziellen Typ, der in Fig. 9 dargestellt ist.
Fig. 15 ist ein Blockdiagramm, welches einen E²PROM zeigt, der das vierte Ausführungsbeispiel des nicht-flüchtigen Halbleiter-Speichersystems gemäß der Erfindung ist. Dieser E²PROM unterscheidet sich von dem in Fig. 5 gezeigten E²PROM darin, daß anstelle des Oszillators 21 (Fig. 5) ein Eingangsschaltkreis 28 verwendet wird. Der Eingangsschaltkreis 28 empfängt ein extern eingegebenes Taktsignal mit vorbestimmter Frequenz und liefert dieses Signal an den Zeitgeber 22 und den Spannungsbooster 23.
Weil die Frequenz des Taktsignals unverändert verbleibt, unabhängig von der von der Batterie 12 gelieferten Versorgungsspannung, kann der E²PROM mit hoher Zuverlässigkeit sowohl bei niedriger als auch bei hoher Spannung arbeiten. Die Speicherzellenmatrix 13 dieses E²PROMs umfaßt Speicherzellen der in Fig. 6 oder Fig. 10 dargestellten Struktur, weil der E²PROM in einigen Fällen mit niedriger Spannung arbeiten muß. Ferner sind die in den E²PROM eingegliederten Pegelschieberr 17, 18 und 20, falls nötig, von dem spezifischen Typ, der in Fig. 9 dargestellt ist.
Wie beschrieben wurde, kann die vorliegende Erfindung ein nicht-flüchtiges Halbleiter-Speichersystem vorsehen, welches zuverlässig über einen breiten Bereich von Betriebsspannungen arbeiten kann.
Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und begrenzen nicht den Umfang.

Claims

1. Nicht-flüchtiges Halbleiter-Speichersystem mit einem Speicherchip und einer Batterie zum Betreiben des Speicherchips, wobei der Speicherchip umfaßt:

eine Speicherzellenmatrix (13), welche eine Vielzahl von Speicherzellen umfaßt, die in Zeilen und Spalten angeordnet sind, wobei jede einen nicht-flüchtigen Transistor einschließt;

einen Zeilendecoder (14) zum Auswählen von einer der Zeilen der Speicherzellen;

einen ersten Pegelschieber-Schaltkreis (17) zum Pegelverschieben einer Amplitude einer Ausgangsspannung des Zeilendecoders und Anlegen der Spannung an die Speicherzellenmatrix;

einen Spaltenauswahl-Schaltkreis (15) zum Auswählen einer der Spalten der Zellen;

einen Spaltendecoder (16) zum Steuern des Spaltenauswahl-Schaltkreises;

einen zweiten Pegelschieber-Schaltkreis (18) zum Pegelverschieben einer Amplitude einer Ausgangsspannung des Spaltendecoders und Anlegen der Spannung an den Spaltenauswahl-Schaltkreis;

einen Leseverstärker (19) zum Erfassen von Daten, die in der von dem Zeilendecoder und dem Spaltenauswahl- Schaltkreis ausgewählten Speicherzelle gespeichert sind;

einen dritten Pegelschieberschaltkreis (20) zum Pegelverschieben einer Amplitude der Spannung von Eingangsdaten, um die Eingangsdaten in die von dem Spaltendecoder und dem Spaltenauswahl-Schaltkreis ausgewählte Speicherzelle einzuschreiben, und die Spannung an den Spaltenauswahl-Schaltkreis anzulegen;

einen Spannungsbooster-Schaltkreis (23) zum Erzeugen einer zum Einschreiben der Eingangsdaten in die Speicherzelle erforderlichen, hohen Spannung, und Anlegen der hohen Spannung an die ersten, zweiten und dritten Pegelschieber-Schaltkreise;

einen Zeitgeber-Schaltkreis (22) zum Einstellen einer Dateneinschreibzeit zum Einschreiben von Daten in die in die Speicherzellenmatrix eingegliederten Speicherzellen, und Erzeugen von verschiedenen Steuersignalen in Übereinstimmung mit der so eingestellten Dateneinschreibzeit; und

einen Takttreiberschaltkreis (21; 24, 25; 24, 27; 28) zum Treiben des Spannungsbooster-Schaltkreises und des Zeitgeber-Schaltkreises,

worin jede der Speicherzellen umfaßt:

eine Leseleitung (RL) zum Anlegen von vorbestimmten Spannungen;

eine Schreibleitung (WL) zum Anlegen von vorbestimmten Spannungen;

eine Lese-Gatter-Leitung (RG) zum Anlegen von vorbestimmten Spannungen;

eine Schreib-Gatter-Leitung (WG) zum Anlegen von vorbestimmten Spannungen;

eine Steuer-Gatter-Leitung (CG) zum Anlegen von vorbestimmten Spannungen;

einen ersten MOS-Transistor (51), von dessen Strompfad ein Anschluß mit der Leseleitung (RL) verbunden ist, und dessen Gate mit der Lese-Gatter-Leitung (RG) verbunden ist;

einen zweiten MOS-Transistor (53), von dessen Strompfad ein Anschluß mit der Schreibleitung (WL) verbunden ist, und dessen Gate mit der Schreib-Gatter-Leitung (WG) verbunden ist, und

einen Floating-Gate-Transistor (52), dessen Strompfad zwischen die anderen Anschlüsse der Strompfade der ersten und zweiten MOS-Transistoren (51, 53) geschaltet ist, und dessen Steuergate mit der Steuer-Gate-Leitung (CG) verbunden ist; und

jeder der ersten, zweiten und dritten Pegelschieber- Schaltkreise (17, 18, 20) umfaßt: einen MOS-Inverterschaltkreis (62) zum Invertieren eines an einen Eingangsknoten gelieferten Signals;

einen ersten MOS-Transistor (64) vom Verarmungstyp, der zwischen einen Ausgangsanschluß des CMOS- Inverterschaltkreises und einen Ausgangsknoten zum Liefern eines pegelverschobenen Signals geschaltet ist, um ein pegelverschobenes Signal zu liefern, und mit einem Gate, um ein Steuersignal zu empfangen;

einen zweiten MOS-Transistor (67), der mit einem Knoten verbunden ist, an welchen eine pegelverschobene Spannung angelegt wird, und mit einem Gate, um ein von dem Eingangsknoten geliefertes Signal zu empfangen; und

einen dritten MOS-Transistor (66), der mit dem Ausgangsknoten verbunden ist, und mit dem zweiten MOS- Transistor in Reihe geschaltet ist, und mit einem Gate, um ein von dem Ausgangsknoten geliefertes Signal zu empfangen.

2. Nicht-flüchtiges Halbleiter-Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß der Takttreiberschaltkreis (21; 24, 25; 24, 27; 28) einen Oszillatorschaltkreis zum Erzeugen eines Taktsignals zum Antreiben des Spannungsbooster-Schaltkreises und des Zeitgeber-Schaltkreises umfaßt.

3. Nicht-flüchtiges Halbleiter-Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß der Takttreiber- Schaltkreis (21; 24, 25; 24, 27; 28) umfaßt:

einen ersten Oszillator-Schaltkreis (24) zum Erzeugen eines ersten Taktsignals mit einer vorbestimmten Frequenz, wenn eine Versorgungsspannung relativ niedrig ist;

einen zweiten Oszillator-Schaltkreis (25) zum Erzeugen eines zweiten Taktsignals mit einer gleichen Frequenz wie die des ersten Taktsignals, wenn die Versorgungsspannung relativ hoch ist; und

einen Selektor-Schaltkreis (26) zum Auswählen des ersten oder zweiten Taktsignals, und Liefern des ausgewählten Taktsignals, und Liefern des ausgewählten Taktsignals als ein Treibersignal an den Spannungsbooster- Schaltkreis und den Zeitgeber-Schaltkreis.

4. Nicht-flüchtiges Halbleiter-Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß der Takttreiber- Schaltkreis (21; 24, 25; 24, 27; 28) umfaßt:

einen Oszillator-Schaltkreis (24) zum Erzeugen eines ersten Taktsignals mit vorbestimmter Frequenz, wenn eine Versorgungsspannung relativ niedrig oder relativ hoch ist;

einen Taktsignal-Eingangsschaltkreis (27) zum Eingeben eines zweiten, extern zugeführten Taktsignals mit vorbestimmter Frequenz, wenn die Versorgungsspannung relativ hoch oder relativ niedrig ist; und

einen Selektor-Schaltkreis (26) zum Auswählen des ersten oder zweiten Signals, und Liefern des ausgewählten Taktsignals als ein Treibersignal an den Spannungsbooster-Schaltkreis und den Zeitgeber- Schaltkreis.

5. Nicht-flüchtiges Halbleiter-Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß der Takttreiber- Schaltkreis (21; 24, 25; 24, 27; 28) umfaßt:

einen Taktsignal-Eingangsschaltkreis vorbestimmter Frequenz und Liefern des Taktsignals an den Spannungsbooster-Schaltkreis und den Zeitgeber- Schaltkreis.