DE3878370T2

DE3878370T2 - Nichtfluechtige halbleiterspeicheranordnung.

Info

Publication number: DE3878370T2
Application number: DE8888308666T
Authority: DE
Inventors: Hideki Arakawa
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-09-19
Filing date: 1988-09-19
Publication date: 1993-06-03
Anticipated expiration: 2008-09-20
Also published as: EP0309180A2; DE3878370D1; KR910007436B1; EP0309180A3; EP0309180B1; KR890005752A; US4878203A; JPS6478493A; JP2645417B2

Description

Die Erfindung betrifft eine nichtflüchtige Halbleiterspeicheranordnung, zum Beispiel eine Speicheranordnung, in welcher eine nichtflüchtige Speicherzelle unter Verwendung eines Schaltungselementes mit schwimmendem Gate, so wie eine elektrisch löschbare und programmierbare Nur-Lese-Speicher- (EEPROM)-Zelle, an jedem Schnittpunkt einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungen vorgesehen ist. Ein solcher Speicher ist z.B. aus der GB-A- 2 061 045 bekannt.
In einer nichtflüchtigen Halbleiterspeicheranordnung mit wahlweisem Zugriff (NVRAM) kann eine flüchtige Speicherzelle, zum Beispiel eine statische RAM-(SRAM)-Zelle und eine EEPROM- Zelle auf einer eins-zu-eins-Basis auf einem Chip kombiniert und integriert sein. Eine solche NVRAM-Anordnung kann sowohl eine Funktion eines SRAMs besitzen, das ist eine Lese/Schreib-Operation mit hoher Geschwindigkeit, als auch ein Merkmal eines EEPROMs, das ist Nichtflüchtigkeit, und kann in Gebieten verwendet werden, in welchen, sogar falls eine Energiequelle im abgeschalteten Zustand ist, Daten nicht verloren, sondern gespeichert sind, und wenn die Energiequelle im eingeschalteten Zustand ist, können die Daten frei gelöscht und programmiert werden. Eine solche NVRAM-Anordnung kann zum Beispiel in elektronischen Musikinstrumenten, IC-Karten, Faksimile-Apparaten, Telefonanlagen oder ähnlichem angewendet werden.
In einer solchen NVRAM-Anordnung wird die Speicheroperation unter Ausnützung eines Tunneleffektes ausgeführt, welcher innerhalb einer Oxidationsschicht auftritt, die zwischen einem schwimmenden Gate und einem diffundierten Bereich in der EEPROM-Zelle gebildet ist. In der Speicheroperation wird eine stark erhöhte Spannung angewendet und ein Teil davon über einen Tunnelkondensator angelegt, welcher eine Ersatzkapazität der Oxidationsschicht darstellt, mit dem Ergebnis, daß positive oder negative Ladungen im schwimmenden Gate verbleiben. Die positiven Ladungen entsprechen zum Beispiel "1" - Daten und die negativen Ladungen "0". Um nämlich die Speicheroperation für jede Speicherzelle zuverlässig auszuführen, muß eine vorbestimmte hohe Spannung jeder Zelle zugeführt werden.
In einer solchen nichtflüchtigen Speicheranordnung ist eine Energieversorgungsleitung zum Zuführen oder Übertragen der hohen Spannung gemeinsam mit allen der Zellen verbunden, und wo ein Kriechstrom in irgendeiner der Zellen auf Grund der Zerstörung oder der Verschlechterung des Tunnelkondensators oder ähnlichem auftritt, fließen daher Ströme durch die nichtfunktionelle Zelle, so daß der hohe Spannungspegel als Ganzes herabgesetzt wird. Als ein Ergebnis kann eine ausreichend hohe Spannung, die zum Speichern von Daten erforderlich ist, sogar in einer funktionellen Zelle, wo ein Zellenkriechstrom nicht auftritt, nicht erreicht werden, und dies ist vom Standpunkt der Zuverlässigkeit der Speicheroperation unerwünscht.
Auch wenn die Speicher- und Recall-Operationen wiederholt werden, kann eine Speicherzelle nichtfunktionell werden auf Grund einer Ermüdung der Oxidationsschicht oder ähnlichem, und in diesem Fall werden falsche Daten von der nichtfunktionellen Zelle ausgelesen. Dementsprechend ist eine Anordnung erwogen worden, in welcher eine Schaltung für automatisches Korrigieren der falschen Daten, hiernach als auf eine Fehlerüberprüf- und Korrekturschaltung (ECC) Bezug genommen, auf einem Chip montiert ist. In diesem Fall kann die Anordnung nur dann normal funktionieren, wenn eine Einbit-Zelle nichtfunktionell wird.
In einer Anordnung, wo eine Energieversorgungsleitung mit hohen Spannung für die Speicheroperation gemeinsam mit allen der Zellen verbunden ist, ist jedoch eine Möglichkeit insofern vorhanden, daß alle der funktionellen Zellen auf Grund nur einer nichtfunktionellen Zelle nichtfunktionell werden. In diesem Fall kann, sogar falls die ECC-Schaltung vorgesehen ist, eine zufriedenstellende Korrektur aller falschen Daten nicht erzielt werden.
Eine Ausführungsform der vorliegenden Erfindung kann gestaltet werden, eine nichtflüchtige Halbleiterspeicheranordnung vorzusehen, in welcher die Speicheroperation mit hoher Zuverlässigkeit ausgeführt werden kann.
Eine Ausführungsform der vorliegenden Erfindung kann gestaltet werden, um die Wirkung einer ECC-Korrektur zu vergrößern, wo eine ECC-Schaltung auf einem Chip zusammen mit dem obigen nichtflüchtigen Speicher montiert ist.
Eine besondere Ausführungsform der Erfindung, wie in Anspruch 1 beansprucht, sieht eine nichtflüchtige Halbleiterspeicheranordnung vor, umfassend:
eine Speicherzellenmatrix mit einer Speicherzelle, welche einen nichtflüchtigen Speicherzellenabschnitt enthält, welche Speicherzelle an jedem Schnittpunkt einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungen vorgesehen ist;
eine Hochspannungserzeugungsschaltung, welche mit einer externen Energieversorgungsspannung versorgt wird und eine hohe Spannung erzeugt, die für ein Datenspeichern in den nichtflüchtigen Speicherzellenabschnitt erforderlich ist;
eine Vielzahl von Hochspannungsverdrahtungen, wobei jede jeweils einem einer korrespondierenden Vielzahl von Blöcken zugeordnet ist, die in Einheiten zu einer vorbestimmten Anzahl von Zellen in der Speicherzellenmatrix geteilt sind, und wobei jede mit allen der Zellen in einem korrespondierenden Block verbunden ist; und
eine Vielzahl von Hochspannungszuführschaltungen, die funktionsmäßig zwischen die Vielzahl von Hochspannungsverdrahtungen und die Hochspannungserzeugungsschaltung geschaltet sind, wobei jede der Hochspannungszuführschaltungen die hohe Spannung aus der Hochspannungserzeugungsschaltung den Zellen im korrespondierenden Block zuführt, und, falls ein Kriechstrom in irgendeiner der Zellen im korrespondierenden Block auftritt, die Zuführung der hohen Spannung an den korrespondierenden Block stoppt.
Beispielhaft wird nun auf die angefügten Zeichnungen Bezug genommen, in denen;
Figur 1 ein Schaltungsdiagramm ist, welches den Aufbau einer Speicherzelle zeigt, die in einer NVRAM-Anordnung verwendet wird;
Figur 2 ist ein Blockdiagramm zum Erklären eines Prinzips einer nichtflüchtigen Halbleiterspeicheranordnung, die die vorliegende Erfindung verkörpert;
Figur 3 ein Blockdiagramm ist, welches einen Aufbau einer NVRAM-Anordnung darstellt, welche die vorliegende Erfindung verkörpert;
Figur 4 ein Schaltungsdiagramm ist, welches einen Aufbau der in Fig. 3 gezeigten Hochspannungszuführschaltung darstellt;
Fig. 5 ein Schaltungsdiagramm ist, welches einen Aufbau eines Teils in einer in Fig. 3 gezeigten Steuereinrichtung zeigt, welcher Teil ein Kriechstromtestsignal erzeugt;
Fig. 6a bis 6g Wellenformdiagramme zum Erklären der Operation der in Fig. 5 gezeigten Schaltung sind;
Fig. 7 ein Schaltdiagramm ist, welches einen Aufbau einer in Fig. 3 gezeigten Hochspannungserzeugungsschaltung darstellt;
Fig. 8a bis 8e Wellenformdiagramme zum Erklären der Operation der in Fig. 4 gezeigten Schaltung sind;
Fig. 9 ein Blockdiagramm ist, welches schematisch eine Modifikation der in Fig. 3 gezeigten Ausführungsform darstellt; und
Fig. 10 ein Blockdiagramm ist, welches schematisch eine andere Modifikation der in Fig. 3 gezeigten Ausführungsform darstellt.
Beachte, daß in der folgenden Beschreibung der Ausdruck "Transistor" einen N-Kanal Metalloxid-Halbleiter-(NMOS)-Feldeffekttransistor vom Anreicherungstyp angibt, sofern nicht anderes angegeben ist.
Die Speicherzelle von Figur 1 enthält einen flüchtigen Speicherzellenabschnitt VM und einen nichtflüchtigen Speicherzellenabschnitt NVM, welche auf einer eins-zu-eins-Basis auf einem Chip kombiniert und integriert sind.
Der flüchtige Speicherzellenabschnitt VM enthält eine Anordnung vom Flip-Flop-Typ mit Transistoren Q1, Q2 und P-Kanal MOS-Transistoren Q3, Q4, wie in einer herkömmlichen SRAM-Anordnung. Eine Lese/Schreib-Operation von Daten wird zwischen Knoten N1, N2 und den entsprechenden Bitleitungen BL, über jeweilige Transfer-Gate-Transistoren Q5, Q6 ausgeführt.
Der nichtflüchtige Speicherzellenabschnitt NVM enthält Transistoren Q7, Q8, einen Transistor QR, welcher, ansprechend auf ein Steuersignal RC, welches während einer Recall-Operation ausgegeben wird, auf EIN schaltet, einen Speichertransistor QM, in welchem ein Gate FG in einen schwimmenden Zustand gebracht wird, einen Kondensatormodul CM, einen Kondensator C3 und einen Tunnelkondensator TC als ein Schaltungselement mit einem schwimmenden Gate. Im Kondensatormodul CM sind die Kondensatoren C1 und C2 zwischen einer Elektrode E1 bzw. den Elektroden E2 und E3 gebildet. Die Elektrode E1 entspricht einem diffundierten Bereich, welcher eine Quelle/Senke (S/D) im Halbleitersubstrat bildet, und die Elektroden E2 und E3 entsprechen Gates.
Beachte, daß in der Beschreibung unten der Ausdruck "Tunnelkondensator" einen Kondensator anzeigt, der einen Tunneleffekt verursacht, wenn eine vorbestimmte Spannung über seine Elektroden angelegt wird.
In der in Fig. 1 gezeigten NVRAM-Zelle, führt, wenn die Energiequelle auf EIN geschaltet ist, der flüchtige Speicherzellenabschnitt VM eine Lese/Schreib-Operation auf die gleiche Weise aus wie ein herkömmlicher SRAM. Die Daten im flüchtigen Speicherzellenabschnitt VM werden im nichtflüchtigen Speicherzellenabschnitt NVM gespeichert, bevor die Energiequelle auf AUS geschaltet wird, und, unter Verwendung der Nichtflüchtig-Charakteristik, werden die Daten darin gehalten, während die Stromquelle auf AUS geschaltet ist. Wenn die Energiequelle auf EIN geschaltet ist, werden die Daten im nichtflüchtigen Speicherzellenabschnitt NVM zum flüchtigen Speicherzellenabschnitt VM abgerufen, und die herkömmliche Lese/Schreib-Operation wird ausgeführt.
In der Speicheroperation werden, unter der Annahme, daß der Knoten N1 auf Pegel "L" liegt und der Knoten N2 auf Pegel "H" liegt, wenn eine Energieversorgungsspannung VHH auf 25 bis 30 Volt erhöht wird, der Transistor Q7 in den AUS-Zustand und der Transistor Q8 in den EIN-Zustand versetzt. Dementsprechend wird der Knoten N4 auf Pegel "L" herabgesetzt, das ist im wesentlichen ein Potential VSS, und die Energieversorgungspannung VHH wird einer Serienschaltung der Kondensatoren C1, C2 und TC angelegt. Als ein Ergebnis werden Elektronen aus dem Knoten N4 über den Knoten N3 auf Grund des Tunnel-Effektes in das Gate FG injiziert, und dementsprechend werden negative Ladungen in der schwimmenden Gateschaltung des Speichertransistors QM akumuliert. Auf ähnliche Weise werden, wo der Knoten N1 auf Pegel "H" und der Knoten N2 auf Pegel "L" liegt, positive Ladungen im Gate FG akumuliert.
Andererseits werden in der Recall-Operation die Potentiale an den Bitleitungen BL und zuerst auf vorbestimmte Pegel gebracht oder voreingestellt, und ein Potential an der Wortleitung WL auf Pegel "H" angehoben. Dementsprechend werden die Transistoren Q5 und Q6 auf EIN geschaltet, und die Knoten N1 und N2 werden in Übereinstimmung mit den Potentialen an den Bitleitungen BL und auf vorbestimmte Pegel gebracht. Unter der Annahme, daß der Knoten N1 auf Pegel "L" und der Knoten N2 auf Pegel "H" liegen, wird das Recall-Signal RC auf Pegel "H" angehoben. Falls negative Ladungen im Gate FG akumuliert sind, wird der Transistor QM auf AUS geschaltet, und eine Quelle des Transistors QR wird von einer Versorgungsleitung VSS für niedrigere Energie elektrisch getrennt und dementsprechend wird ein Potential am Knoten N2 am Pegel "H" aufrechterhalten. Umgekehrt wird ein Potential am Knoten N1 am Pegel "L" aufrechterhalten, und als Ergebnis wird die Flip-Flop-Schaltung voreingestellt. Falls positive Ladung im Gate FG akumuliert sind, werden auf ähnliche Weise die Transistoren QM und QR auf EIN geschaltet, und dementsprechend werden der Knoten N2 auf Pegel "L" heruntergezogen und der Knoten N1 auf Pegel "H" hinaufgezogen.
Im obigen NVRAM wird die Speicheroperation durch Anheben der normalen Energieversorgungsspannung VCC (5 V) auf eine höhere Spannung VHH (25 bis 30 V) durch eine spannungserhöhende Schaltung (nicht gezeigt) innerhalb des Chips ausgeführt, wobei die hohe Spannung VHH der Kondensatorschaltung, welche den Tunnelkondensator TC enthält, angelegt wird, und wobei positive oder negative Ladungen im schwimmenden Gate FG aktiviert werden, bevor die Energiequelle auf AUS geschaltet wird. In diesem Fall wird die Energieversorgungsleitung zum Zuführen der hohen Spannung VHH gemeinsam für alle der Speicherzellen vorgesehen. Die hohe Spannung VHH wird nämlich gleichzeitig jeder der Zellen angelegt, und dementsprechend wird die Speicheroperation für jede Zelle zur gleichen Zeit ausgeführt. Auch ist das Treibervermögen der spannungserhöhenden Schaltung zum Erzeugen der hohen Spannung VHH innerhalb des Chips begrenzt.
Wo daher ein Kriechstrom in irgendeiner der Zellen auf Grund der Verschlechterung des Kondensators, des Tunnelkondensators, oder ähnlichem auftritt, entsteht ein Problem insofern, daß Ströme durch die nichtfunktionelle Zelle fließen, so daß der Pegel der hohen Spannung VHH als Ganzes herabgesetzt wird. In der Folge wird es, sogar in einer funktionellen Zelle, wo ein Kriechstrom nicht auftritt, unmöglich, eine hohe Spannung, die zumindest zum Datenspeichern notwendig ist, aufrechtzuerhalten, so daß ein Nachteil insofern auftritt, daß die Speicheroperation, das heißt die Einschreiboperation für die EEPROM-Zelle, nicht perfekt ausgeführt werden kann. Wo nämlich eine der Zellen nichtfunktionell wird, können die übrigen funktionellen Zellen nicht normal funktionieren. Dies bedeutet, daß die NVRAM-Anordnung nicht normal als ein Speicher operieren kann, was vom Standpunkt der Zuverlässigkeit der Speicheroperation nicht wünschenswert ist.
In der NVRAM-Anordnung werden die Speicher- und Recall-Operationen unvermeidlich wiederholt ausgeführt, und in dieser Hinsicht ist eine mögliche Anzahl von Wiederholungen der Speicheroperation, das heißt das Umschreiben von Daten für den nichtflüchtigen Speicherzellenabschnitt, vom Standpunkt der Garantie des Herstellers für die Qualität der Anordnung definiert. Wenn das Umschreiben häufig wiederholt wird, kann eine Speicherzelle nichtfunktional werden, was einer Kristallinität des Halbleiters, der die Speicherzelle aufbaut, einer Verschlechterung in einem Tunnelisolationsfilm und ähnlichem, Staubteilchen, einer unzufriedenstellenden Struktur, oder ähnlichem zuzuschreiben ist. Die meisten der Mehrheit von Ursachen eines nichtfunktionellen Zustandes einer Speicherzelle stammen insbesondere von der Verschlechterung oder Zerstörung des Tunnelisolationsfilms. Wie allgemein bekannt ist, wird, wenn das Umschreiben von Daten für den nichtflüchtigen Speicherzellenabschnitt ausgeführt wird, ein größerer Teil der hohen Spannung quer über den Tunnelisolationsfilm angelegt. Dementsprechend tritt eine Ermüdung oder eine Verschlechterung des Tunnelisolationsfilmes leicht auf, was der Erhöhung der Zahl der Umschreibungen zuzuschreiben ist, und als ein Ergebnis entsteht ein Problem insofern, daß "positive" oder "negative" Ladungen, die im schwimmenden Gate als Speicherdaten akumuliert sind, durch den Tunnelisolationsfilm kriechen.
Um das obige Problem zu lösen, schlug im Jahre 1984 Seeq Tech. Co. eine Anordnung vor, in welcher eine Fehlerüberprüf- und Korrekturschaltung (ECC) zusammen mit einem Speicher auf einem Chip montiert ist. In der ECC-Schaltung werden, wenn Informationsdaten in die Zellen geschrieben werden, Prüfdaten erzeugt, die auf einer Kombination von bestimmten Bits der Informationsdaten basiert sind. Als nächstes wird, wenn die Informationsdaten, die in die Zellen geschrieben sind, über eine Leseverstärkerschaltung (S/A) ausgelesen werden, die Überprüfung und Korrektur der Informationsdaten, basierend auf einer Kombination von bestimmten Bits der Prüfdaten und der Informationsdaten, ausgeführt. Wo nämlich ein bestimmtes Bit der Informationsdaten fehlerhaft ist, wird der logische Pegel des falschen Bits zum richtigen Pegel invertiert, und auf diese Weise kann, auf Grund der ECC-Schaltung, sogar falls eine Zelle eines Bits in einem Wort nichtfunktionell wird, ein korrigiertes Ausgangssignal ausgelesen werden.
In der nichtflüchtigen Speicheranordnung, in welcher die ECC-Schaltung auf einem Chip zusammen mit dem Speicher montiert ist, kann daher die ECC-Schaltung normal operieren, das ist ein perfektes Entlasten von Daten (ECC-Korrektur), wenn ein Kriechstrom in einer Zelle eines Bits auftritt. Wie früher beschrieben, können jedoch alle der funktionellen Zellen auf Grund der Verschlechterung von nur einer Zelle nichtfunktionell werden. In diesem Fall kann, sogar falls die ECC-Schaltung auf dem Chip montiert ist, die perfekte Korrektur aller der falschen Daten nicht erzielt werden.
In der oben beschriebenen nichtflüchtigen Speicheranordnung, welche einen NVRAM enthält, in welchem eine Energieversorgungsleitung mit der hohen Spannung (VHH), die in der Speicheroperation angewandt wird, gemeinsam mit allen der Speicherzellen verbunden ist, können mögliche Probleme insofern auftreten, daß die Einschreiboperation (Programmieren oder Speichern) für die nichtflüchtigen Speicherzellen nicht mit einer hohen Zuverlässigkeit realisiert werden kann, wo ein Zellenkriechstrom auftritt, und sogar falls die ECC-Schaltung für die Korrektur von fehlerhaften Daten montiert ist, kann diese Schaltung nicht richtig funktionieren, wenn ein Zellenkriechstrom auftritt.
Figur 2 zeigt einen grundsätzlichen Aufbau einer nichtflüchtigen Halbleiterspeicheranordnung, die die vorliegende Erfindung verkörpert.
In Fig. 2 benennt das Bezugszeichen 1 eine Speicherzellenmatrix mit einer Vielzahl von Speicherzellen MCij (i = 1 - m, j = 1 - n), von denen jede jeweils an einem Schnittpunkt einer Vielzahl von Wortleitungen WL&sub1; - WLm und einer Vielzahl von Bitleitungen BL&sub1; - BLn vorgesehen ist, und enthält zumindest einen nichtflüchtigen Speicherzellenabschnitt. Bezugszeichen 2 benennt eine Hochspannungserzeugungsschaltung, welche mit einer externen Energieversorgungsspannung VCC versorgt wird und eine hohe Spannung VHH erzeugt, die für das Datenspeichern in den nichtflüchtigen Speicherzellenabschnitt erforderlich ist. Die Bezugszeichen 3&sub1; bis 3k benennen eine Vielzahl von Hochspannungsverdrahtungen, von denen jede jeweils einem einer korrespondierenden Vielzahl von Blöcken B&sub1; bis Bk, die in Einheiten einer vorbestimmten Anzahl von Zellen in der Speicherzellenmatrix geteilt sind, zugeordnet ist und gemeinsam mit allen Zellen verbunden sind, die einem korrespondierendem Block angehören. Die Bezugszeichen 4&sub1; bis 4k benennen eine Vielzahl von Hochspannungszuführschaltungen, von denen jede funktionsmäßig zwischen die korrespondierende Hochspannungsverdrahtung und die Hochspannungserzeugungsschaltung geschaltet ist. Jede der Schaltungen 4&sub1; bis 4k führt die hohe Spannung VHH aus der Hochspannungserzeugungsschaltung 2 den Zellen zu, die dem entsprechenden Block angehören, und stoppt, wenn ein Kriechstrom in irgendeiner der Zellen, die dem entsprechenden Block angehören, auftritt, die Zuführung der hohen Spannung VHH zum entsprechenden Block.
Gemäß dem obigen Aufbau ist eine Vielzahl von Hochspannungsverdrahtungen getrennt mit jeder Einheit einer vorbeestimmten Anzahl von Zellen angeordnet. In der Folge wird, sogar falls ein Kriechstrom in irgendeiner der Speicherzellen, die irgendeinem der Blöcke angehört, auftritt, kein Einfluß davon auf die Speicherzellen, die den anderen Blöcken angehören, ausgeübt. Auch wird die Versorgung der hohen Spannung VHH zu dem Block, der eine Zelle enthält, wo ein Kriechstrom auftritt, gestoppt, aber zu den anderen Blöcken aufrechterhalten. Dementsprechend kann die Speicheroperation in diesen anderen Blöcken auf zufriedenstellende Weise ausgeführt werden.
Als nächstes wird eine bevorzugte Ausführungsform im Detail mit Bezug auf die Fig. 3 und 8a bis 8e beschrieben.
Bezugnehmend auf Fig. 3, welche einen Aufbau einer NVRAM-Anordnung darstellt, die die vorliegende Erfindung verkörpert, enthält eine Speicherzellenmatrix 11, eine Vielzahl von Speicherzellen MCij (i = 1 - m, j = 1 - n), von welchen jede jeweils an einem Schnittpunkt von Wortleitungen WL&sub1; - WLm und Bitleitungen BL&sub1; - BLn angeordnet ist. Die Speicherzelle MCij besitzt den gleichen Aufbau wie in Fig. 1, das heißt, daß sie aus der SRAM-Zellenanordnung vom Flip-Flop-Typ, die in einer herkömmlichen SRAM-Anordnung verwendet wird, und der EEPROM-Zelle, die für die SRAM-Zelle auf einer eins-zu-eins-Basis vorgesehen ist, zusammengesetzt ist. Bezugszeichen 12 benennt eine Schaltung zum Erzeugen einer hohen Spannung VHH (ungefähr 25 - 30 V), die zum Speichern von Daten in der SRAM-Zelle zur EEPROM-Zelle erforderlich ist. Die Hochspannungserzeugungsschaltung 12 erhöht eine normale Energieversorgungsspannung VCC (5 V) auf eine höhere Spannung VHH, ansprechend auf ein Speichersignal ST aus einer Steuereinheit 20.
Eine Vielzahl von Hochspannungsverdrahtungen 13&sub1; bis 13n sind angeordnet, wobei jede Verdrahtung jeweils einem einer korrespondierenden Vielzahl von Blöcken zugeordnet ist, die in Einheiten einer vorbestimmten Anzahl von Zellen geteilt ist (im dargestellten Beispiel ist ein Block von Zellen in Einheiten zu einer Bitleitung geteilt). Jede Hochspannungsverdrahtung 13&sub1; bis 13n ist von der anderen elektrisch getrennt, ist aber mit allen Zellen, die dem entsprechenden Block angehören, verbunden. Die Hochspannungsverdrahtung 13&sub1; ist beispielsweise gemeinsam mit allen der EEPROM-Zellen in den Speicherzellen MC&sub1;&sub1;, MC&sub2;&sub1;, ..., MCm1 verbunden.
Eine Vielzahl von Hochspannungszuführschaltungen 14&sub1; bis 14n sind zwischen die Hochspannungserzeugungsschaltung 12 und die Hochspannungsverdrahtungen 13&sub1; bis 13n angeordnet. Jede der Schaltungen führt die hohe Spannung VHH aus der Hochspannungserzeugungsschaltung 12 den Zellen zu, die dem entsprechenden Block angehören, und, wenn ein Kriechstrom in irgendeiner der Zellen im entsprechenden Block auftritt, stoppt sie die Zuführung der hohen Spannung VHH zum entsprechenden Block. Falls zum Beispiel ein Kriechstrom in der Speicherzelle MCm2 auftritt, stoppt die Hochspannungszuführschaltung 14&sub2; die Zuführung der hohen Spannung VHH zur Hochspannungsverdrahtung 13&sub2;. Ein konkreter Aufbau der Hochspannungszuführschaltungen 14&sub1; bis 14n und ihrer Operation wird später beschrieben.
Die Bezugszeichen 15R, 15C, ..., ..., 22 benennen Aufbauelemente einer NVRAM-Anordnung. Ein Reihendecodierer 15R kooperiert nämlich mit einem Adressenpuffer 16R und wählt eine der Wortleitungen WL&sub1; - WLm aus, basierend auf einer Adresseninformation in einem Reihenadressensignal RA. Auch ein Spaltendecodierer 15C kooperiert mit einem Adressenpuffer 16C und einem Spaltengate 17 und wählt eine der Bitleitungen BL&sub1; - BLn aus, basierend auf einer Adresseninformation in einem Spaltenadressensignal CA. Bezugszeichen 18 benennt eine Leseverstärker-(S/A)- und eine Schreibverstärker-(W/A)-Schaltung, welche einen Signalpegel von Daten verstärkt, die aus einer Speicherzelle in der Leseoperation gelesen werden, und puffert und verstärkt Daten, die in der Schreiboperation in eine Speicherzelle geschrieben werden sollen. Bezugszeichen 22 benennt eine ECC-Schaltung, welche automatisch einen Datenfehler in der Leseoperation korrigiert. Bezugszeichen 19 benennt einen Eingabe/Ausgabe-(I/O)-Puffer, welcher die Auslesedaten oder die Einschreibedaten (DIN/DOUT) zwischen der ECC-Schaltung 22 und dem Äußeren des Chips puffert.
Die Steuereinheit 20 steuert die Speicherzellenmatrix 11 und die periphere Schaltung und besitzt die folgenden konkreten Funktionen: erstens, die ganze Anordnung, ansprechend auf ein niedrigaktives Chipauswahlsignal , in einen Aktivierungszustand zu bringen; zweitens, die S/A & W/A-Schaltung 18 und den I/O-Puffer 19, ansprechend auf ein niedrigaktives Schreibaktivierungssignal , in einen Schreibmodus zu bringen; drittens, die S/A & W/A-Schaltung 18 und den I/O-Puffer 19, ansprechend auf ein niedrigaktives Ausgangsaktivierungssignal , in einen Lesemodus zu bringen; viertens, ein Testsignal TS zum Detektieren eines Zellenkriechstromes, Takte CLK und das Speichersignals ST, ansprechend auf ein niedrigaktives Speichersignal abzugeben; und fünftens, ein Recallsignal RC jeder der Zellen, ansprechend auf ein niedrigaktives Recallsignal , zuzuführen. Bezugszeichen 21 benennt einen Zeitgeber, welcher auf das Speichersignal ST aus der Steuereinheit 20 und der hohen Spannung VHH aus der Hochspannungserzeugungsschaltung 12 anspricht und ein Rückstellsignal RST der Steuereinheit 20 nach einem Verstreichen einer vorbestimmten Zeit zuführt. Nach Empfang dieses Signals RST stellt die Steuereinheit 20 den Pegel des Testsignals TS auf seinen ursprünglichen Pegel wieder her.
In dem in Fig. 3 gezeigten Aufbau wird, sogar falls ein Kriechstrom in irgendeiner der Speicherzellen, die mit einer Hochspannungsverdrahtung verbunden sind, auftritt, kein Einfluß auf eine andere Hochspannungsverdrahtung ausgeübt, weil jede Hochspannungsverdrahtung 13&sub1; bis 13n von der anderen elektrisch getrennt ist. Dementsprechend kann für die Speicherzellen, die mit den Hochspannungsverdrahtungen, außer für die Verdrahtung, mit welcher eine nichtfunktionelle Zelle verbunden ist, verbunden sind, die hohe Spannung VHH, die für ein Datenspeichern erforderlich ist, ohne eine Abnahme davon aufrechterhalten werden, und als ein Ergebnis kann die Speicheroperation zu den funktionellen Speicherzellen mit einer hohen Zuverlässigkeit ausgeführt werden.
Als nächstes wird ein Schaltungsaufbau der Hochspannungszuführschaltung 14i (i = 1 - n), die in Fig. 3 gezeigt ist, mit Bezug auf Fig. 4 beschrieben.
Die dargestellte Schaltung enthält einen Transistor 40, der zwischen die Energieversorgungsleitung VCC (5 V) und einem Ende einer korrespondierenden Hochspannungsverdrahtung 13i (i = 1 - n) geschaltet ist und, ansprechend auf das Testsignal TS, auf EIN geschaltet wird, und eine ladungspumpende Schaltung 41, die zwischen das Ende der korrespondierenden Hochspannungsverdrahtung 13i und der Hochspannungserzeugungsschaltung 12 geschaltet ist und die hohe Spannung VHH aus der Hochspannungserzeugungsschaltung zur Hochspannungsverdrahtung, ansprechend auf die Takte CLK, überträgt. Die ladungspumpende Schaltung 41 ist aus drei Transistoren 42 - 44 und einem Kondensator 45 zusammengesetzt. Beachte, daß die Bezugszeichen MC1i, MC2i, ..., MCmi Speicherzellen anzeigen. In diesem Fall, wenn ein Kriechstrom in einer Zelle nicht auftritt, ist jede der Zellen äquivalent dargestellt durch einen Kondensator C, wie in den Zellen MC1i und MC3i gezeigt, was einem Abschalten eines Gleichstromsignals dadurch zuzuschreiben ist. Umgekehrt, wenn ein Kriechstrom in einer Zelle auftritt, ist jede der Zellen äquivalent dargestellt durch einen Widerstand R, wie in der Zelle MC2i gezeigt, da dieser Widerstand das Gleichstromsignal durchlassen kann. Die in Fig. 4 gezeigte Operation der Schaltung wird später erklärt.
Als nächstes wird ein Schaltungsaufbau jenes Teils, der das Kriechstromtestsignal TS erzeugt, welcher in der in Fig. 3 gzeigten Steuereinheit 20 enthalten ist, und seine Operation mit Bezug auf die Fig. 5 und 6a bis 6g erklärt.
Bezugnehmend auf Fig. 5 sind die Widerstände 51 und 52 in Serie zwischen die Hochspannungsenergieversorgungsleitung VHH und eine Versorgungsleitung VSS für eine niedrige Energie (0 V) geschaltet. Der Verbindungspunkt der Widerstände 51 und 52 ist mit einem invertierenden Eingangsende eines Operationsverstärkers 50 verbunden, welcher eine Referenzspannung Vref an seinem nicht invertierenden Eingangsende empfängt. Ein Ausgangsende (Knoten N1) des Verstärkers 50 ist mit jedem Gate eines P-Kanal Transistors 53 und eines N-Kanal Transistors 54 und einem Eingangsende eines NAND-Gates 59 verbunden. Eine Quelle des Transistors 53 ist mit der Energieversorgungsleitung VCC verbunden, und ihre Senke ist über einen Widerstand 55 mit einer Senke des Transistors 54 verbunden, der eine Quelle besitzt, die mit der Energieversorgungsleitung VSS verbunden ist. Auch die Senke (Knoten N2) des Transistors 53 ist mit einem Eingangsende eines Inverters 57 und einem Ende eines Kondensators 56 verbunden, welcher ein anderes Ende besitzt, das mit der Energieversorgungsleitung VSS verbunden ist. Ein Ausgangsende (Knoten N3) des Inverters 57 ist über einen Inverter 58 mit einem anderen Eingangsende des NAND-Gates 59 verbunden, welches als ein Knoten N4 definiert ist. Ein Ausgangsende (Knoten N5) des NAND-GAtes 59 ist mit einem Inverter 60 verbunden, welcher das Kriechstromtestsignal TS abgibt.
Bezugnehmend auf die Fig. 6a bis 6g und Fig. 5, wenn die Speicherspannung VHH auf Null-Pegel liegt, liegt ein Potential am Knoten N1 auf Pegel "L", und der Transistor 53 ist auf EIN geschaltet. Da ein Potential am Knoten N2 auf einen Pegel VCC (Pegel "H") angehoben ist, wird der Kondensator 56 mit einer Spannung VCC geladen. In diesem Zustand sind die Potentiale an den Knoten N3, N4 und N5 am Pegel "L", Pegel "H" bzw. Pegel "H", und dementsprechend ist das Kriechstromtestsignal TS am Pegel "L".
Wenn die Speicherspannung VHH auf einen Pegel VHH (25 - 30 V) angehoben wird, wird das Potential am Knoten N2 auf Pegel "H" angehoben, so daß der Transistor 54 auf EIN geschaltet wird und der Transistor 53 in den AUS-Zustand versetzt wird. Zur gleichen Zeit wird das Potential am Knoten N5 auf Pegel "L" herabgesetzt, und das Kriechstromtestsignal TS auf Pegel "H" hinaufgesetzt. Die im Kondensator 56 akumulierten Ladungen werden über den Widerstand 55 und den EIN-geschalteten Transistor 54 zur Leitung VSS entladen. Wenn das Potential am Knoten N2 unter einen Schwellenwert des Inverters 57 fällt, wird das Potential am Knoten N3 auf den Pegel "H" hinaufgesetzt. Da das Potential am Knoten N4 auf den Pegel "L" herabgesetzt ist, wird das Potential am Knoten N5 auf den Pegel "H" hinaufgesetzt, und dementsprechend wird das Kriechstromtestsignal TS auf den Pegel "L" herabgesetzt. Die Pulsbreite des Kriechstromtestsignals TS ist nämlich definiert durch eine Zeitkonstante des Widerstandes 55 und des Kondensators 56.
Als nächstes wird der Schaltungsaufbau der in Fig. 3 gezeigten Hochspannungserzeugungsschaltung 12 und ihre Operation mit Bezug auf Fig. 7 erklärt.
Die dargestellte Schaltung enthält einen Transistor 70 mit einem Gate, das mit der Energieversorgungsleitung VCC verbunden ist, und eine spannungserhöhende Schaltung, welche die Spannung VCC über den Transistor 70 empfängt und, ansprechend auf ein Paar von inneren Taktsignalen CLK&sub0; und , die hohe Spannung VHH erzeugt. Die spannungserhöhende Schaltung besitzt einen Aufbau vom Cockcroft-Typ, welche eine CR-Schaltung enthält, die aus einem Transistor 72 besteht, der als ein Widerstand funktioniert und einem Kondensator 71 in N Stufen (10 bis 20 Stufen). Jede der CR-Schaltungen wird mit dem Taktsignal CLK&sub0; oder bei jeder anderen Stufe versorgt. Beachte, daß die Taktsignale CLK&sub0; und ansprechend auf das Speichersignal ST erzeugt werden, die aus der Steuereinheit 20 zugeführt werden. Auf diese Weise gibt die spannungserhöhende Schaltung eine erhöhte Spannung VHH, ansprechend auf die normale Energieversorgungsspannung VCC und die Taktsignale CLK&sub0; und ab.
Als nächstes wird die Operation der in Fig. 4 gezeigten Hochspannungszuführschaltung 14i mit Bezug auf die Fig. 8a bis 8e beschrieben.
Anfangs, wenn das Speichersignal auf den Pegel "L" herabgesetzt ist und dann auf den Pegel "H" hinaufgesetzt wird, wird die Speicherspannung VHH auf den Pegel "H" hinaufgesetzt und von der Hochspannungserzeugungsschaltung 12 abgegeben. Wenn die Speicherspannung VHH auf das Potential VHH (25 - 30 V) ansteigt, wird das Kriechstromtestsignal TS durch die in Fig. 5 gezeigte Schaltung auf den Pegel "H" angehoben, und als ein Ergebnis wird der Transistor 40 auf EIN geschaltet, so daß das Potential der Hochspannungsverdrahtung 13i auf den Pegel VCC hochgezogen wird (siehe Fig. 8d). Nach einem Verstreichen der konstanten Zeit, die durch die Zeitkonstante des Widerstandes 55 und des Kondensators 56, gezeigt in Fig. 5, definiert ist, wird das Testsignal TS auf seinen ursprünglichen Pegel "L" herabgesetzt .
Unter der Annahme, daß ein Kriechstrom in einer Zelle nicht aufgetreten ist, wird dann die folgende Operation ausgeführt.
Da die Hochspannungsverdrahtung 13i elektrisch in einem schwimmenden Zustand ist, wird ihr Potential am Pegel VCC (5 V) aufrechterhalten, und dementsprechend ist der Transistor auf EIN geschaltet und der Takt CLK wird über den Transistor 44 und den Kondensator 45 einem Gate des Transistors 43 und einer Quelle/Senke des Transistors 42 übertragen. Als ein Ergebnis werden die Transistoren 42 und 43 auf EIN geschaltet, so daß die hohe Spannung VHH (25 - 30 V), die von der Hochspannungserzeugungsschaltung 12 zugeführt wird, der Hochspannungsverdrahtung 13i durch die Operation der ladungspumpenden Schaltung 4&sub1; übertragen wird.
Umgekehrt, unter der Annahme, daß ein Kriechstrom in einer Zelle aufgetreten ist, wird dann die folgende Operation ausgeführt.
Da die Ladungen auf der Hochspannungsverdrahtung 13i über den äquivalenten Widerstand R zur Masse entladen werden, wird das Potential der Verdrahtung 13i allmählich herabgesetzt, wie in Fig. 8d durch eine unterbrochene Linie gezeigt ist, und dementsprechend wird der Transistor 44 in den abgeschalteten Zustand gebracht, so daß der Takt CLK nicht der ladungspumpenden Schaltung 41 übertragen wird. Die Hochspannungserzeugungsschaltung 12 und die Hochspannungsverdrahtung 13i sind nämlich elektrisch getrennt, und als Folge davon ist ein Anlegen der hohen Spannung VHH an die Hochspannungsverdrahtung gestoppt.
Wie oben im Detail erklärt, wird gemäß der in Fig. 3 dargestellten Ausführungsform die hohe Spannung VHH, die für eine Speicheroperation notwendig ist, getrennt jedem der n Blöcke, die in Einheiten von m Zellen in der Speicherzellenmatrix 11 geteilt sind, zugeführt, und wenn ein Kriechstrom in irgendeiner der Zellen im korrespondierenden Block auftritt, wird das Anlegen der hohen Spannung VHH an den korrespondierenden Block gestoppt. Daher kann die Speicheroperation zu den verbleibenden Blöcken mit einer hohen Zuverlässigkeit realisiert werden.
Da die Speicherzellenmatrix 11 in n Blöcke zu Einheiten einer Bitleitung geteilt ist, ist es auch möglich, den ECC-Korrektureffekt für eine Zelle zu vergrößern, welche nichtfunktionell ist auf Grund einer Zerstörung ihres Kondensators, einer Verschlechterung ihres Tunnelisolationsfilm oder ähnlichem. Dies ist aus den folgenden Gründen: Im allgemeinen ist die Wahrscheinlichkeit, daß eine Zelle in einer Bitleitung nichtfunktionell wird, sehr klein, und sogar falls ein Kriechstrom in einer Zelle in einer Bitleitung auftritt, wird meistens nur eine Zelle nichtfunktionell. Nichtsdestoweniger ist, wenn man alle der Bitleitungen in Erwägung zieht, die Zahl der nichtfunktionellen Zellen nicht immer eins sein, und so kann, gemäß des Aufbaus nach dem Stand der Technik, in welchem die Hochspannungsverdrahtung gemeinsam mit allen der Zellen verbunden ist, die ECC-Schaltung nicht richtig funktionieren, wie früher beschrieben.
Obwohl in der in Fig. 3 gezeigten Ausführungsform jede der Vielzahl von Hochspannungszuführschaltungen jeweils einem der Blöcke, die in Einheiten zu einer Bitleitung geteilt sind, zugeordnet ist, ist sie nicht darauf beschränkt. Wie zum Beispiel in Fig. 9 als eine Modifikation gezeigt, kann jeder der Vielzahl von Hochspannungszuführschaltungen jedem Block, der in Einheiten zu einer Wortleitung geteilt ist, zugeordnet werden.
Wie in Fig. 10 als eine andere Modifikation gezeigt ist, kann auch jede der Vielzahl der Hochspannungszuführschaltungen einer vorbestimmten Anzahl von Bitleitungen, die in Einheiten zu einem I/O-Block geteilt sind, zugeordnet sein. Darüberhinaus kann jede der Hochspannungszuführschaltungen den obigen Bitleitungen einer Einheit des I/O-Blockes zugeordnet sein, plus einer vorbestimmten Anzahl von Bitleitungen für die ECC-Schaltung.
Obwohl die vorliegende Erfindung durch Ausführungsformen offenbar gut geoffenbart und beschrieben worden ist, wird es jenen, die im Stand der Technik kundig sind, offensichtlich, daß andere Ausführungsformen und Modifikationen der vorliegenden Erfindung möglich sind, ohne ihre wesentlichen Merkmale zu verlassen.

Claims

1. Nichtflüchtige Halbleiterspeicheranordnung, umfassend:

eine Speicherzellenmatrix (1) mit einer Speicherzelle (MCij), welche einen nichtflüchtigen Speicherzellenabschnitt (NVM) enthält, welche Speicherzelle an jedem Schnittpunkt einer Vielzahl von Wortleitungen (WL&sub1; - WLm) und einer Vielzahl von Bitleitungen (BL&sub1; - BLn) vorgesehen ist;

eine Hochspannungserzeugungsschaltung (2), welche mit einer externen Energieversorgungsspannung (VCC) versorgt wird und eine hohe Spannung (VHH) erzeugt, die für ein Datenspeichern in den nichtflüchtigen Speicherzellenabschnitt erforderlich ist;

gekennzeichnet durch

eine Vielzahl von Hochspannungsverdrahtungen (3&sub1; - 3k), von denen jede jeweils einem einer korrespondierenden Vielzahl von Blöcken (B&sub1; - Bk) zugeordnet ist, die in Einheiten zu einer vorbestimmten Anzahl von Zellen in der Speicherzellenmatrix geteilt sind, und von denen jede mit allen Zellen in einem korrespondierenden Block verbunden ist; und

eine Vielzahl von Hochspannungszuführschaltungen (4&sub1; - 4k), die funktionsmäßig zwischen die Vielzahl von Hochspannungsverdrahtungen und die Hochspannungserzeugungsschaltung geschaltet sind, wobei jede der Hochspannungszuführschaltungen die hohe Spannung aus der Hochspannungserzeugungsschaltung den Zellen im korrespondierenden Block zuführt, und, falls ein Kriechstrom in irgendeiner der Zellen im korrespondierenden Block auftritt, die Zuführung der hohen Spannung an den korrespondierenden Block stoppt.

2. Anordnung wie in Anspruch 1 ausgeführt, in der jede der Vielzahl von Hochspannungszuführschaltungen umfaßt: einen Transistor (40), der zwischen ein Ende einer korrespondierenden Hochspannungsverdrahtung (13i) und eine Energieversorgungsleitung (VCC) eines vorbestimmten Pegels geschaltet und, ansprechend auf ein Steuersignal (TS) mit einem vorbestimmten logischen Pegel, auf EIN geschaltet wird, und eine ladungspumpende Schaltung (41), die zwischen das Ende der korrespondierenden Hochspannungsverdrahtung und die Hochspannungserzeugungsschaltung geschaltet ist und die hohe Spannung von der Hochspannungserzeugungsschaltung an die Hochspannungsverdrahtung, ansprechend auf eine Kette von Takten (CLK), überträgt.

3. Anordnung wie in Anspruch 2 ausgeführt, in der die ladungspumpende Schaltung 41 die Übertragung der hohen Spannung zur korrespondierenden Hochspannungsverdrahtung stoppt, falls ein Potential der Verdrahtung auf Grund des Kriechstroms in der Zelle abfällt, nachdem das Steuersignal (TS) des vorbestimmten, logischen Pegels dem Transistor (40) für eine vorbestimmte Zeit angelegt wird.

4. Anordnung wie in Anspruch 2 ausgeführt, welche weiter umfaßt eine Steuereinheit (20), welche das Steuersignal (TS) und eine Kette von Takten (CLK) erzeugt, wobei das Steuersignal ansprechend auf ein externes Speichersignal (*ST) erzeugt wird, und wobei die Kette der Takte zu einer vorbestimmten Zeit nach einer Erzeugung des Steuersignals erzeugt wird.

5. Anordnung wie in Anspruch 4 ausgeführt, in der die vorbestimmte Zeit als eine Zeit ausgewählt wird, in welcher ein Potential der korrespondierenden Hochspannungsverdrahtung auf Grund des Kriechstroms in der Zelle auf einen bestimmten Pegel eingestellt wird.

6. Anordnung wie in Anspruch 1 ausgeführt, in der jeder der Vielzahl von Blöcken eine der Vielzahl von Wortleitungen enthält.

7. Anordnung wie in Anspruch 1 ausgeführt, in der jeder der Vielzahl von Blöcken eine der Vielzahl von Bitleitungen enthält.

8. Anordnung wie in Anspruch 1 ausgeführt, in der jeder der Vielzahl von Blöcken zwei oder mehrere Wortleitungen enthält, die in eine vorbestimmte Anzahl von Einheiten in der Vielzahl von Wortleitungen geteilt ist.

9. Anordnung wie in Anspruch 1 ausgeführt, worin jeder der Vielzahl von Blöcken zwei oder mehrere Bitleitungen enthält, die in eine vorbestimmte Anzahl von Einheiten in der Vielzahl von Bitleitungen geteilt ist.

10. Anordnung wie in Anspruch 1 ausgeführt, in der jeder der Vielzahl von Blöcken enthält: zwei oder mehrere Bitleitungen, die in eine vorbestimmte Anzahl von Einheiten in der Vielzahl von Bitleitungen geteilt sind, und eine andere vorbestimmte Anzahl von Bitleitungen, die zum Korrigieren eines Fehlers in einem logischen Pegel von Daten verwendet werden, die aus einer ausgewählten Speicherzelle ausgelesen werden.

11. Anordnung wie in Anspruch 10 ausgeführt, welche weiter eine Fehlerkorrekturschaltung (22) umfaßt, die sowohl für die vorbestimmte Anzahl der Bitleitungen, als auch für die andere vorbestimmte Anzahl von Bitleitungen vorgesehen ist.