JPS59124095A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59124095A JPS59124095A JP57229267A JP22926782A JPS59124095A JP S59124095 A JPS59124095 A JP S59124095A JP 57229267 A JP57229267 A JP 57229267A JP 22926782 A JP22926782 A JP 22926782A JP S59124095 A JPS59124095 A JP S59124095A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（５） 発明の技術分野
本発明は、半導体記憶装置、特にカラム線やロウ線に対
して、メモリ書込みのために必要とする高電圧をチャー
ジ・ポンプ回路により発生して供給するようにした半導
体記憶装置において、上記チャージ・ポンプ回路に対し
てクロックを供給するクロック発生回路の負荷を大幅に
低減するようにした半導体記憶装置に関するものである
。
して、メモリ書込みのために必要とする高電圧をチャー
ジ・ポンプ回路により発生して供給するようにした半導
体記憶装置において、上記チャージ・ポンプ回路に対し
てクロックを供給するクロック発生回路の負荷を大幅に
低減するようにした半導体記憶装置に関するものである
。
（Ｂ） 技術の背景と傅題点
従来から、カラム・デコーダとロウ・デコーダとによっ
て記憶セルを選択する如き半導体記憶装置例えばＥＥＰ
ＲＯＭにおいて、上記記憶セルに対するイレーズまたは
ライトを行わせる際に、カラム線やロウ線に例えば２１
〔ｖ〕ないし５〔ｖ〕程度の高電圧を印加することが行
われている。このような高電圧源を、通常アクセス時に
必要とする例えば５〔Ｖ〕程度の電圧源とは別個に用意
することは好ましくない。このために上記例えば５〔Ｖ
〕の電圧源からチャージ・ポンプ回路を用いて上記高電
圧までカラム線及びロウ線の電位を昇圧し、この高電圧
を上記イレーズやライトに利用しようとすることが考慮
されている。
て記憶セルを選択する如き半導体記憶装置例えばＥＥＰ
ＲＯＭにおいて、上記記憶セルに対するイレーズまたは
ライトを行わせる際に、カラム線やロウ線に例えば２１
〔ｖ〕ないし５〔ｖ〕程度の高電圧を印加することが行
われている。このような高電圧源を、通常アクセス時に
必要とする例えば５〔Ｖ〕程度の電圧源とは別個に用意
することは好ましくない。このために上記例えば５〔Ｖ
〕の電圧源からチャージ・ポンプ回路を用いて上記高電
圧までカラム線及びロウ線の電位を昇圧し、この高電圧
を上記イレーズやライトに利用しようとすることが考慮
されている。
しかし、上記チャージ・ポンプを用いる場合、第２図を
参照して後述する如く、例えばロウ線側では、上記チャ
ージ・ポンプ回路に印加するクロック信号が選択・非選
択をはわずキャパシタに分配されるために、上記クロッ
クを発生するクロック発生回路の負荷がきわめて犬とな
るという難点が潜在している。
参照して後述する如く、例えばロウ線側では、上記チャ
ージ・ポンプ回路に印加するクロック信号が選択・非選
択をはわずキャパシタに分配されるために、上記クロッ
クを発生するクロック発生回路の負荷がきわめて犬とな
るという難点が潜在している。
（０発明の目的と構成
本発明は上記の点を解決することを目的としておシ、本
発明の半導体記憶装置は、複数のカラム線の１つを選択
し当該カラム線の１つに対して選択電圧を供給するカラ
ム・デコーダ、複数のロウ線の１つを選択し当該ロウ線
の１つに対して選択電圧を供給するロウ・デコーダ、上
記選択されたカラム線の１つと上記選択されたロウ線の
１つとによってアクセスされるメモリセル、上記各カラ
ム線および／または上記各ロウ線それぞれに対応しても
うけられて選択された当該線の電位を上昇させる複数の
チャージ・ポンプ回路、および上記カラム線、ロウ線と
上記カラム及びロウデコーダとの間にもうけられかつ上
記チャージ・ポンプの作動時に選択された上記線と対応
する上記デコーダとの結合を遮断するトランジスタをそ
なえた半導体記憶装置であって、上記チャージ・ポンプ
回（ 路は、クロック発生回路からのクロックが印加されるキ
ャパシタと該キャパシタの電位上昇に対応して上記線に
対して電荷を微小単位づつ転送する電荷転送トランジス
タとを少なくともそなえると共に、上記線の電位によっ
て制御されかつ上記クロック発生回路と上記キャｉＲシ
タとの間に挿入されてなる結合排除トランジスタをそな
え、上記デコーダによって選択されない上記線に対応す
る上記チャージ・ポンプ回路のキャパシタと上記クロッ
ク発生回路との間の結合を上記トランジスタによって遮
断せしめるようにしたことを特徴としている。以下図面
を参照しつつ説明する。
発明の半導体記憶装置は、複数のカラム線の１つを選択
し当該カラム線の１つに対して選択電圧を供給するカラ
ム・デコーダ、複数のロウ線の１つを選択し当該ロウ線
の１つに対して選択電圧を供給するロウ・デコーダ、上
記選択されたカラム線の１つと上記選択されたロウ線の
１つとによってアクセスされるメモリセル、上記各カラ
ム線および／または上記各ロウ線それぞれに対応しても
うけられて選択された当該線の電位を上昇させる複数の
チャージ・ポンプ回路、および上記カラム線、ロウ線と
上記カラム及びロウデコーダとの間にもうけられかつ上
記チャージ・ポンプの作動時に選択された上記線と対応
する上記デコーダとの結合を遮断するトランジスタをそ
なえた半導体記憶装置であって、上記チャージ・ポンプ
回（ 路は、クロック発生回路からのクロックが印加されるキ
ャパシタと該キャパシタの電位上昇に対応して上記線に
対して電荷を微小単位づつ転送する電荷転送トランジス
タとを少なくともそなえると共に、上記線の電位によっ
て制御されかつ上記クロック発生回路と上記キャｉＲシ
タとの間に挿入されてなる結合排除トランジスタをそな
え、上記デコーダによって選択されない上記線に対応す
る上記チャージ・ポンプ回路のキャパシタと上記クロッ
ク発生回路との間の結合を上記トランジスタによって遮
断せしめるようにしたことを特徴としている。以下図面
を参照しつつ説明する。
（２） 発明の実施例
第１図は本発明の記憶装置の一実施例構成図、第２図は
従来一般に用いられるチャージ・ポンプ回路を適用した
一例、第３図は本発明において用いるチャージ・ポンプ
回路を採用した一実施例を示す。
従来一般に用いられるチャージ・ポンプ回路を適用した
一例、第３図は本発明において用いるチャージ・ポンプ
回路を採用した一実施例を示す。
第１図において、１はメモリ・セル部、２−００ないし
２−ｐｑは夫々記憶セル・トランジスタ、３−００ない
し：３−ｐｑは夫々ロウ選択トランジスタ、４−０ない
し４−ｑは夫々カラム選択トランジスタ、５−０ないし
５−ｑは夫々ビット線、６−０ないし６−ｑは夫々カラ
ム線、７−０ないし７−ｐは夫々ロウ線、８−０ないし
８−ｑは夫々センス・アンプ、９−０ないし９−ｑは夫
々出力バッファ、ｌＯはカラム・デコーダ、１１はロウ
・デコーダ、１２−０ないし１２−ｑと１３−０ないし
１３−ｐとは夫々チャージ・ポンプ回路、１４−０ない
し１４−ｑと１５−０ないし１５−Ｐとは夫々ディグリ
ージョン・トランジスタのトランスファゲート、１６−
０ないし１６−ｔは夫々アドレス・バッファ、１７は電
圧マルチプライヤ、１８−〇ないし１８− （１、！：
１９−０ないし１９−ｐとは夫々デコーダの出力線を
表わしている。
２−ｐｑは夫々記憶セル・トランジスタ、３−００ない
し：３−ｐｑは夫々ロウ選択トランジスタ、４−０ない
し４−ｑは夫々カラム選択トランジスタ、５−０ないし
５−ｑは夫々ビット線、６−０ないし６−ｑは夫々カラ
ム線、７−０ないし７−ｐは夫々ロウ線、８−０ないし
８−ｑは夫々センス・アンプ、９−０ないし９−ｑは夫
々出力バッファ、ｌＯはカラム・デコーダ、１１はロウ
・デコーダ、１２−０ないし１２−ｑと１３−０ないし
１３−ｐとは夫々チャージ・ポンプ回路、１４−０ない
し１４−ｑと１５−０ないし１５−Ｐとは夫々ディグリ
ージョン・トランジスタのトランスファゲート、１６−
０ないし１６−ｔは夫々アドレス・バッファ、１７は電
圧マルチプライヤ、１８−〇ないし１８− （１、！：
１９−０ないし１９−ｐとは夫々デコーダの出力線を
表わしている。
例えば記憶セル・トランジスタ２−００に記憶されてい
る内容を読出すに当っては、アドレスＡ。
る内容を読出すに当っては、アドレスＡ。
ないしＡ７が当該記憶セル・トランジスタ２−００をア
クセスすべく与えられ、カラム・デコーダ１０は出力線
１８−〇に対して例えば５〔Ｖ〕の電圧を発生すると共
に他の出力線に対して０〔Ｖ〕の電圧（接地）を与える
。またロウ・デコーダ１１は出力線１９−０に対して例
えば５〔Ｖ〕の電圧を発生すると共に他の出力線に対し
てＯ〔Ｖ〕の電圧（接地）を与える。この結果、カラム
選択１・２ンジスタ４−〇とロウ選択トランジスタ３−
００とがオンされ、記憶セル・トランジスタ２−００の
内容がセンス・アン７’８−０において抽出される。な
お上記読出し動作時においては、トランスファゲート１
４や１５はすべてオン状態にある。
クセスすべく与えられ、カラム・デコーダ１０は出力線
１８−〇に対して例えば５〔Ｖ〕の電圧を発生すると共
に他の出力線に対して０〔Ｖ〕の電圧（接地）を与える
。またロウ・デコーダ１１は出力線１９−０に対して例
えば５〔Ｖ〕の電圧を発生すると共に他の出力線に対し
てＯ〔Ｖ〕の電圧（接地）を与える。この結果、カラム
選択１・２ンジスタ４−〇とロウ選択トランジスタ３−
００とがオンされ、記憶セル・トランジスタ２−００の
内容がセンス・アン７’８−０において抽出される。な
お上記読出し動作時においては、トランスファゲート１
４や１５はすべてオン状態にある。
読出し動作は上述の如く行われるが、イレーズあるいは
ライト動作は次の如く行わ”れる。この場合にも、カラ
ム・デコーダ１０とロウ・デコーダ１１との動作は上記
読出し動作の場合と変わシはない。
ライト動作は次の如く行わ”れる。この場合にも、カラ
ム・デコーダ１０とロウ・デコーダ１１との動作は上記
読出し動作の場合と変わシはない。
但し、選択されたカラム線６−０とロウ線７−０とに対
して夫々例えば２１ ［：Ｖ：］ないし２５ 〔Ｖ）程
度の高電圧が印加される必要がある。このような高電圧
を印加するために、別個に高電圧用電源を用いることは
好捷しいことではなく、最近、トンネル・オキザイド型
のＥ２Ｐｆ％ＯＭ （エレクトリカリ・イレーザブルＦ
ＲＯＭ ）が用いられるようになって電力消費がきわめ
て小さくて済むようになってきたこともあって、上記カ
ラム線やロウ線に７して高電圧を印加するために、微小
単位量づつ電荷を印加してカラム線又はロウ線へ高電圧
を印加するチャージ・ポンプ回路が用いられるようにな
ってきた０ 即ち、第１図を参照して説明すれば、図示各カラム線６
−０ないし６−ｑと各ロウ線７−０ないし７−ｐとに対
応してチャージ・ポンプ回路１２−０ないし１２−ｑや
１３−０ないし１３−Ｐが用量され、上記イレーズある
いはライト動作時に一斉にチャージ・ポンプ回路１２
、１３が発動せしめられるＯ即ち、例えば５〔Ｖ〕の電
圧源の出力を電圧マルチグライヤ１７で２０〜２５Ｖに
昇圧したＶｐＰから微小拳位量づつ電荷を夫々のカラム
線６やロウ線７に転送せしめ、夫々の線の′電位を上昇
せしめるように働らく０このとき、上記読出し動作に関
連した説明において仮定した如く、チャージ・ポンプ回
路を作動させる前にカラム・デコーダ１０が出力線１８
−０に対して５〔ｖ〕を発生しかつ他の出力線に対して
Ｏ（Ｖ）を与え、またロウ・デコーダ１１が出力線１９
−０に対して５〔Ｖ〕を発生しかつ他の出力線に対して
０〔Ｖ〕を与えるとすると次の如くなる。なお、今の場
合、イレーズあるいはライト動作時であることから、図
示トランス７アグートエ４−０ないし１４−ｑや１５−
〇ないし１５−Ｐにおけるダートに対して０〔Ｖ〕が印
加される（ロウ線およびカラム線の選択・非選択確定後
にＯｖを印加するようになっている）。
して夫々例えば２１ ［：Ｖ：］ないし２５ 〔Ｖ）程
度の高電圧が印加される必要がある。このような高電圧
を印加するために、別個に高電圧用電源を用いることは
好捷しいことではなく、最近、トンネル・オキザイド型
のＥ２Ｐｆ％ＯＭ （エレクトリカリ・イレーザブルＦ
ＲＯＭ ）が用いられるようになって電力消費がきわめ
て小さくて済むようになってきたこともあって、上記カ
ラム線やロウ線に７して高電圧を印加するために、微小
単位量づつ電荷を印加してカラム線又はロウ線へ高電圧
を印加するチャージ・ポンプ回路が用いられるようにな
ってきた０ 即ち、第１図を参照して説明すれば、図示各カラム線６
−０ないし６−ｑと各ロウ線７−０ないし７−ｐとに対
応してチャージ・ポンプ回路１２−０ないし１２−ｑや
１３−０ないし１３−Ｐが用量され、上記イレーズある
いはライト動作時に一斉にチャージ・ポンプ回路１２
、１３が発動せしめられるＯ即ち、例えば５〔Ｖ〕の電
圧源の出力を電圧マルチグライヤ１７で２０〜２５Ｖに
昇圧したＶｐＰから微小拳位量づつ電荷を夫々のカラム
線６やロウ線７に転送せしめ、夫々の線の′電位を上昇
せしめるように働らく０このとき、上記読出し動作に関
連した説明において仮定した如く、チャージ・ポンプ回
路を作動させる前にカラム・デコーダ１０が出力線１８
−０に対して５〔ｖ〕を発生しかつ他の出力線に対して
Ｏ（Ｖ）を与え、またロウ・デコーダ１１が出力線１９
−０に対して５〔Ｖ〕を発生しかつ他の出力線に対して
０〔Ｖ〕を与えるとすると次の如くなる。なお、今の場
合、イレーズあるいはライト動作時であることから、図
示トランス７アグートエ４−０ないし１４−ｑや１５−
〇ないし１５−Ｐにおけるダートに対して０〔Ｖ〕が印
加される（ロウ線およびカラム線の選択・非選択確定後
にＯｖを印加するようになっている）。
上述の如くチャージ・ポンプ回路１２−？ １３が発動
されたとき、上述の如く出力線１８−０と１９−０とお
工び６−０と７−〇とに対して夫々５〔ｖ）が印加され
ているた−めに、トランスファグー） １４−０と１５
−０のダート電圧をＯｖにするとカット・オフ状態とさ
れ、出力線１８−０とカラム線６−０との間の結合をオ
フし、また出力線１９−０とロウ線７−０との間の結合
をオフする。このために、チャージ・ポン７”１２−０
によるポンプ動作が有効となり、線６−０や７−０の電
位が上昇してゆき上述の如く例えば２１ ［Ｖ］ないし
２！ｉ （Ｖ）に達する。しかし、カラム・デコーダ１
０における出力線１８−０以外の出力線（１８−ｑ、６
−ｑなど）には０〔ｖ〕が与えられ、またロウ・デコー
ダ１１における出力線１９−０以外の出力線（１９−ｐ
など）には０〔Ｖ〕が与えられる。このためトランス７
アグート１４−’７や１５−ｐのダートには０ （Ｖ）
が与えられているが、ディシリ−ジョン・トランジスタ
であるから、カット・オフとはならず、カラム線６−ｑ
などやロウｆｆａ７−ｐなどに転送される電荷はトラン
スファグー） １４− ｑなどや１５−Ｐなどを介して
接地に側路され、カラム線６−ｑなどやロウ線７ ＝ｐ
などの電位は上昇しない（第２図より６−０がＯＶにお
さえられると、電荷が転送されるとしても、非常に微少
量におさえられる）０換言すれば、選択されたカラム線
６−０やロウ線７−０に対応された記憶セル・トランジ
スタ２−００に対してイレーズまたはライトが行われる
形となる。
されたとき、上述の如く出力線１８−０と１９−０とお
工び６−０と７−〇とに対して夫々５〔ｖ）が印加され
ているた−めに、トランスファグー） １４−０と１５
−０のダート電圧をＯｖにするとカット・オフ状態とさ
れ、出力線１８−０とカラム線６−０との間の結合をオ
フし、また出力線１９−０とロウ線７−０との間の結合
をオフする。このために、チャージ・ポン７”１２−０
によるポンプ動作が有効となり、線６−０や７−０の電
位が上昇してゆき上述の如く例えば２１ ［Ｖ］ないし
２！ｉ （Ｖ）に達する。しかし、カラム・デコーダ１
０における出力線１８−０以外の出力線（１８−ｑ、６
−ｑなど）には０〔ｖ〕が与えられ、またロウ・デコー
ダ１１における出力線１９−０以外の出力線（１９−ｐ
など）には０〔Ｖ〕が与えられる。このためトランス７
アグート１４−’７や１５−ｐのダートには０ （Ｖ）
が与えられているが、ディシリ−ジョン・トランジスタ
であるから、カット・オフとはならず、カラム線６−ｑ
などやロウｆｆａ７−ｐなどに転送される電荷はトラン
スファグー） １４− ｑなどや１５−Ｐなどを介して
接地に側路され、カラム線６−ｑなどやロウ線７ ＝ｐ
などの電位は上昇しない（第２図より６−０がＯＶにお
さえられると、電荷が転送されるとしても、非常に微少
量におさえられる）０換言すれば、選択されたカラム線
６−０やロウ線７−０に対応された記憶セル・トランジ
スタ２−００に対してイレーズまたはライトが行われる
形となる。
第２図は従来一般に用いられるチャージ・ポンプ回路を
適用した一例を示している。図中の符号４ ０ 、６
０ 、１２ ０ 、１４ ０ 、 Ｖｐｐは第１図に対
応し、２０−０はＭＯＳキャパシタ、２１−０゜２２−
〇は夫々トランジスタを表わしている。またＣｔｏｃｋ
はクロック・パルス発生回路２４の出力を表わしている
。
適用した一例を示している。図中の符号４ ０ 、６
０ 、１２ ０ 、１４ ０ 、 Ｖｐｐは第１図に対
応し、２０−０はＭＯＳキャパシタ、２１−０゜２２−
〇は夫々トランジスタを表わしている。またＣｔｏｃｋ
はクロック・パルス発生回路２４の出力を表わしている
。
従来一般に用いられるチャージ・ポンプ回路を第１図図
示のチャージ・ポンプ回路１２−０にそのまま適用した
構成が第２図に示されている。第２図図示チャージ・ポ
ンプ回路１２−０が上述の如くイレーズまたはライト動
作に対応して動作状態に入ったとすると、クロック・パ
ルス発生回路２４の出力Ｃ，１−ｏｃｋからの・やルス
に対応して、例えばコック・クロット形の昇圧回路であ
る電圧マルチプライヤ１７によｆｉ５Ｖから昇圧された
電圧がｖＰＰ線から電荷を微小巣位量づつカラム線６−
０に転送してゆく。このとき、トランスファゲート１４
−０がオフ状態にあるために、カラム線６−〇の電位が
だんだんと上昇されてゆく。しかし一方弁選択状態にあ
るカラム線６−ｑに対応しているチャージ・ポンプ回路
１２−ｑについては次のように働ら〈０即ち、この場合
、カラム線６−ｑはＯｖに保持されるから、トランジス
タ２１−ｑはカット・オフしたｔまで、カラム線６−ｑ
の電位は上昇しない０このことを更に言えば、クロック
・パルス発生回路２４から言えば、非選択状態にあるカ
ラム線に対応しているチャージ・ポンプ回％１２−ｑに
おいても、ＭＯＳキャノ４シタ２０−ｑが負荷となって
いることを意味する。したがって、第１図図示の構成で
言えば、チャージ・ポンプ回路１２−０ないし１２−ｑ
と１３−〇ないし１３−Ｐとに存在するすべてのＭＯＳ
キャパシタ２０が、クロック・パルス発生回路２４の出
力（Ｊｏ ｃｋの負荷となっていることを意味する。今
仮に、上記１個のＭＯＳキャパシタ２０の寸法がＷ／
Ｌ ＝ １０ ／１０ （単位μｍ〕と考えても、カラ
ム線が２５６本、ロウ線が２５６本あるとすれは、クロ
ック・／やルス発生回路Ｃ，ｌ、ｏｃｋに必要とする電
流容量は可成９大きいものとなる（Ｗ：チャネル幅。
示のチャージ・ポンプ回路１２−０にそのまま適用した
構成が第２図に示されている。第２図図示チャージ・ポ
ンプ回路１２−０が上述の如くイレーズまたはライト動
作に対応して動作状態に入ったとすると、クロック・パ
ルス発生回路２４の出力Ｃ，１−ｏｃｋからの・やルス
に対応して、例えばコック・クロット形の昇圧回路であ
る電圧マルチプライヤ１７によｆｉ５Ｖから昇圧された
電圧がｖＰＰ線から電荷を微小巣位量づつカラム線６−
０に転送してゆく。このとき、トランスファゲート１４
−０がオフ状態にあるために、カラム線６−〇の電位が
だんだんと上昇されてゆく。しかし一方弁選択状態にあ
るカラム線６−ｑに対応しているチャージ・ポンプ回路
１２−ｑについては次のように働ら〈０即ち、この場合
、カラム線６−ｑはＯｖに保持されるから、トランジス
タ２１−ｑはカット・オフしたｔまで、カラム線６−ｑ
の電位は上昇しない０このことを更に言えば、クロック
・パルス発生回路２４から言えば、非選択状態にあるカ
ラム線に対応しているチャージ・ポンプ回％１２−ｑに
おいても、ＭＯＳキャノ４シタ２０−ｑが負荷となって
いることを意味する。したがって、第１図図示の構成で
言えば、チャージ・ポンプ回路１２−０ないし１２−ｑ
と１３−〇ないし１３−Ｐとに存在するすべてのＭＯＳ
キャパシタ２０が、クロック・パルス発生回路２４の出
力（Ｊｏ ｃｋの負荷となっていることを意味する。今
仮に、上記１個のＭＯＳキャパシタ２０の寸法がＷ／
Ｌ ＝ １０ ／１０ （単位μｍ〕と考えても、カラ
ム線が２５６本、ロウ線が２５６本あるとすれは、クロ
ック・／やルス発生回路Ｃ，ｌ、ｏｃｋに必要とする電
流容量は可成９大きいものとなる（Ｗ：チャネル幅。
Ｌ：チャネル長）０
本発明においては、この点を解決しており、第３図はこ
のための一実施例を示している０図中の符号４−０ 、
６−０ 、１２−０ 、１４−０ 、１８−０ 。
のための一実施例を示している０図中の符号４−０ 、
６−０ 、１２−０ 、１４−０ 、１８−０ 。
Ｖｐｐ 、 ２０ ０ 、２１ ０ 、２２ ０は第２
図に対応し、２３−０は本咥明にいう結合排除トランジ
スタを表わしている。
図に対応し、２３−０は本咥明にいう結合排除トランジ
スタを表わしている。
図示構成の場合、カラム線６−０が選択されていると、
第１図および第２図に関連して説明した如く、カラム線
６−０の電位が上昇してゆ〈０このために、結合排除ト
ランジスタ２３−０はオン状態に保たれ、クロック・・
ぐルスに対応シてＭＯＳキャノクシタ２０−０が充電さ
れ、チャージ・ポンプ回路としての動作が有効化される
。しかし、非選択状態にあるカラム線６−ｑなどにおい
ては、カラム線６−ｑの電位は０〔Ｖ〕に保持される。
第１図および第２図に関連して説明した如く、カラム線
６−０の電位が上昇してゆ〈０このために、結合排除ト
ランジスタ２３−０はオン状態に保たれ、クロック・・
ぐルスに対応シてＭＯＳキャノクシタ２０−０が充電さ
れ、チャージ・ポンプ回路としての動作が有効化される
。しかし、非選択状態にあるカラム線６−ｑなどにおい
ては、カラム線６−ｑの電位は０〔Ｖ〕に保持される。
この結果、結合排除トランジスタ２３−ｑはオフ状態と
され、クロック・Ａルス発生回路２４とＭＯＳキャパシ
タ２０−ｑとの結合がなくなる。このために第３図図示
の構成を採用する場合、クロック・パルス発生回路２４
の負荷となるのは、いわば選択されたチャージ・ポンプ
におけるＭＯＳキャノ＋シタのみとなる。実際には、非
選択状態にあるものについては各トランジスタ器が負荷
となるが、該トランジスタ２３の寸法はＷ／Ｌ＝６／３
［単位μｍ〕程度であり、クロック・パルス発生回路２
４に必要とする電流容量は十分に小さく （１／１０程
度）なる。
され、クロック・Ａルス発生回路２４とＭＯＳキャパシ
タ２０−ｑとの結合がなくなる。このために第３図図示
の構成を採用する場合、クロック・パルス発生回路２４
の負荷となるのは、いわば選択されたチャージ・ポンプ
におけるＭＯＳキャノ＋シタのみとなる。実際には、非
選択状態にあるものについては各トランジスタ器が負荷
となるが、該トランジスタ２３の寸法はＷ／Ｌ＝６／３
［単位μｍ〕程度であり、クロック・パルス発生回路２
４に必要とする電流容量は十分に小さく （１／１０程
度）なる。
言うまでもなく、第３図図示の構成は、ロウ線側のチャ
ージ・ポンプ回路にも必要に応じて適用される。
ージ・ポンプ回路にも必要に応じて適用される。
（ト） 発明の詳細
な説明した如く、本発明によれは、上述の如くチャージ
・ポンプ回路を用いることによって低駆動力のクロック
・パルス発生回路を使用することができ、クロックパル
ス発生回路を小型化できると共に、消費電力の低減もは
かることができる。
・ポンプ回路を用いることによって低駆動力のクロック
・パルス発生回路を使用することができ、クロックパル
ス発生回路を小型化できると共に、消費電力の低減もは
かることができる。
【図面の簡単な説明】
第１図は本発明の記憶装置の一実施例構成図、第２図は
従来一般に用いられるチャージ・ポンプ回路を適用した
一例、第３図は本発明において用いるチャージ・ポンプ
回路を採用した一実施例を示す。 図中、１はメモリ・セル部、２は記憶セル・トランジス
タ、３はロウ選択トランジスタ、４はカラム選択トラン
ジスタ、５はビット線、６はカラ ８ム線、７はロウ線
、８はセンス・アンプ、ｉｏ 、 ｉｉは夫々デコーダ
、１２ 、１３は夫々チャージ・ポンプ回路、１４ 、
１５は夫々カット・オフ用トランジスタ、２０はＭＯＳ
キャパシタ、２１ 、２２は夫々電荷転送トランジスタ
、２３はトランスファダート、Ｕはクロック回路を表わ
す。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛（外１名） ←５９３−
従来一般に用いられるチャージ・ポンプ回路を適用した
一例、第３図は本発明において用いるチャージ・ポンプ
回路を採用した一実施例を示す。 図中、１はメモリ・セル部、２は記憶セル・トランジス
タ、３はロウ選択トランジスタ、４はカラム選択トラン
ジスタ、５はビット線、６はカラ ８ム線、７はロウ線
、８はセンス・アンプ、ｉｏ 、 ｉｉは夫々デコーダ
、１２ 、１３は夫々チャージ・ポンプ回路、１４ 、
１５は夫々カット・オフ用トランジスタ、２０はＭＯＳ
キャパシタ、２１ 、２２は夫々電荷転送トランジスタ
、２３はトランスファダート、Ｕはクロック回路を表わ
す。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛（外１名） ←５９３−
Claims (1)
- 複数のカラム線の１つを選択し当該カラム線の１つに対
して選択電圧を供給するカラム・デコーダ、複数のロウ
線の１つを選択し当該ロウ線の１つに対して選択電圧を
供給するロウ・デコーダ、上記選択されたカラム線の１
つと上記選択されたロウ線の１つとによってアクセスさ
れるメモリセル、上記各カラム線および／または上記各
ロウ線それぞれに対応してもうけられて選択された当該
線の電位を上昇させる複数のチャージ・ポンプ回路、お
よび上記カラム線、ロウ線と上記カラム及びロウデコー
ダとの間にもうけられかつ上記チャージ・ポンプの作動
時に選択された上記線と対応する上記デコーダとの結合
を遮断するトランジスタをそなえた半導体記憶装置であ
って、上記チャージ・ポンプ回路は、クロック発生回路
からのクロックが印加されるキャパシタと該キャノ＋シ
タの電位上昇に対応して上記線に対して電荷を微小単位
づつ転送する電荷転送トランジスタとを少なくともそな
えると共に、上記線の電位によって制御されかつ上記ク
ロック発生回路と上記キャノクシタとの間に挿入されて
なるトランジスタをそなえ、上記デコーダによって選択
されない上記線に対応する上記チャージ・ポンプ回路の
キャ／Ｎｏシタと上記クロック発生回路との間の結合を
上記トランジスタによって遮断せしめるようにしたこと
を特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229267A JPS59124095A (ja) | 1982-12-29 | 1982-12-29 | 半導体記憶装置 |
| EP83307826A EP0114504B1 (en) | 1982-12-29 | 1983-12-21 | Semiconductor memory device |
| DE8383307826T DE3377436D1 (en) | 1982-12-29 | 1983-12-21 | Semiconductor memory device |
| US06/566,321 US4601020A (en) | 1982-12-29 | 1983-12-28 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229267A JPS59124095A (ja) | 1982-12-29 | 1982-12-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59124095A true JPS59124095A (ja) | 1984-07-18 |
Family
ID=16889429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57229267A Pending JPS59124095A (ja) | 1982-12-29 | 1982-12-29 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4601020A (ja) |
| EP (1) | EP0114504B1 (ja) |
| JP (1) | JPS59124095A (ja) |
| DE (1) | DE3377436D1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0187375B1 (en) * | 1984-12-25 | 1991-07-31 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US4689495A (en) * | 1985-06-17 | 1987-08-25 | Advanced Micro Devices, Inc. | CMOS high voltage switch |
| US4742492A (en) * | 1985-09-27 | 1988-05-03 | Texas Instruments Incorporated | EEPROM memory cell having improved breakdown characteristics and driving circuitry therefor |
| US4829482A (en) * | 1985-10-18 | 1989-05-09 | Xicor, Inc. | Current metering apparatus for optimally inducing field emission of electrons in tunneling devices and the like |
| US4752699A (en) * | 1986-12-19 | 1988-06-21 | International Business Machines Corp. | On chip multiple voltage generation using a charge pump and plural feedback sense circuits |
| JPH0748310B2 (ja) * | 1987-04-24 | 1995-05-24 | 株式会社東芝 | 半導体集積回路 |
| FR2616953B1 (fr) * | 1987-06-16 | 1989-08-25 | Thomson Semiconducteurs | Memoire eprom effacable par impulsions |
| US6545913B2 (en) | 1987-06-29 | 2003-04-08 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
| US6034899A (en) * | 1987-06-29 | 2000-03-07 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
| US5448517A (en) * | 1987-06-29 | 1995-09-05 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
| US5877981A (en) * | 1987-06-29 | 1999-03-02 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having a matrix of memory cells |
| JP2645417B2 (ja) * | 1987-09-19 | 1997-08-25 | 富士通株式会社 | 不揮発性メモリ装置 |
| FR2622038B1 (fr) * | 1987-10-19 | 1990-01-19 | Thomson Semiconducteurs | Procede de programmation des cellules memoire d'une memoire et circuit pour la mise en oeuvre de ce procede |
| JPH01158777A (ja) * | 1987-12-15 | 1989-06-21 | Sony Corp | フローティングゲート型不揮発性メモリ |
| US5253200A (en) * | 1987-12-15 | 1993-10-12 | Sony Corporation | Electrically erasable and programmable read only memory using stacked-gate cell |
| JP2655441B2 (ja) * | 1990-07-13 | 1997-09-17 | 日本電気株式会社 | 読み出し専用半導体記憶装置 |
| EP0549795B1 (en) * | 1990-09-17 | 1999-04-14 | Kabushiki Kaisha Toshiba | Semiconductor storing device |
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| JPH0721790A (ja) * | 1993-07-05 | 1995-01-24 | Mitsubishi Electric Corp | 半導体集積回路 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167900A (ja) * | 1982-12-28 | 1984-09-21 | マステク，コ−パレイシヤン | 高電圧状態を生ずる方法及び動的ロ−ド回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2094086B (en) * | 1981-03-03 | 1985-08-14 | Tokyo Shibaura Electric Co | Non-volatile semiconductor memory system |
-
1982
- 1982-12-29 JP JP57229267A patent/JPS59124095A/ja active Pending
-
1983
- 1983-12-21 EP EP83307826A patent/EP0114504B1/en not_active Expired
- 1983-12-21 DE DE8383307826T patent/DE3377436D1/de not_active Expired
- 1983-12-28 US US06/566,321 patent/US4601020A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167900A (ja) * | 1982-12-28 | 1984-09-21 | マステク，コ−パレイシヤン | 高電圧状態を生ずる方法及び動的ロ−ド回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3377436D1 (en) | 1988-08-25 |
| EP0114504B1 (en) | 1988-07-20 |
| EP0114504A2 (en) | 1984-08-01 |
| US4601020A (en) | 1986-07-15 |
| EP0114504A3 (en) | 1985-09-18 |
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