JP2645417B2 - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置Info
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- JP2645417B2 JP2645417B2 JP23365187A JP23365187A JP2645417B2 JP 2645417 B2 JP2645417 B2 JP 2645417B2 JP 23365187 A JP23365187 A JP 23365187A JP 23365187 A JP23365187 A JP 23365187A JP 2645417 B2 JP2645417 B2 JP 2645417B2
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- Japan
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- cell
- circuit
- voltage
- memory cell
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- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
Description
【発明の詳細な説明】 〔概 要〕 複数のワード線およびビット線の交差部にフローティ
ングゲート回路素子を用いた不揮発性のメモリセル、例
えばFEPROMセルを備えた不揮発性メモリ装置に関し、 信頼性の高いEEPROMセルへのプログラム動作を実現す
ることを目的とし、 メモリセルアレイが所定数のメモリセル毎に分割され
てなる複数のブロックと、該複数のブロックの各々に対
応して配設され、それぞれ対応するブロック内の全ての
メモリセルに共通に接続された複数の高電圧配線と、各
メモリセルへのプログラム時に必要な高電圧を発生する
高電圧発生回路と、前記複数のブロックの各々に対応し
て配設され、前記複数の高電圧配線と前記高電圧発生回
路との間にそれぞれ接続された複数の高電圧供給回路と
を具備し、該複数の高電圧供給回路の各個は、リーク用
テスト信号に応答して、対応するブロックの高電圧配線
を所定の位置に立ち上げる手段と、前記対応するブロッ
クの高電圧配線の電位を検知して、該高電圧配線の電位
が前記所定の電位に保持されている場合には前記高電圧
発生回路から該高電圧配線へ前記高電圧を供給し、該高
電圧配線が放電状態にある場合には該高電圧の供給を停
止する手段とを有するように構成する。
ングゲート回路素子を用いた不揮発性のメモリセル、例
えばFEPROMセルを備えた不揮発性メモリ装置に関し、 信頼性の高いEEPROMセルへのプログラム動作を実現す
ることを目的とし、 メモリセルアレイが所定数のメモリセル毎に分割され
てなる複数のブロックと、該複数のブロックの各々に対
応して配設され、それぞれ対応するブロック内の全ての
メモリセルに共通に接続された複数の高電圧配線と、各
メモリセルへのプログラム時に必要な高電圧を発生する
高電圧発生回路と、前記複数のブロックの各々に対応し
て配設され、前記複数の高電圧配線と前記高電圧発生回
路との間にそれぞれ接続された複数の高電圧供給回路と
を具備し、該複数の高電圧供給回路の各個は、リーク用
テスト信号に応答して、対応するブロックの高電圧配線
を所定の位置に立ち上げる手段と、前記対応するブロッ
クの高電圧配線の電位を検知して、該高電圧配線の電位
が前記所定の電位に保持されている場合には前記高電圧
発生回路から該高電圧配線へ前記高電圧を供給し、該高
電圧配線が放電状態にある場合には該高電圧の供給を停
止する手段とを有するように構成する。
本発明は、不揮発性メモリ装置に関し、特に、複数の
ワード線およびビット線の交差部にフローティングゲー
ト回路素子を用いた不揮発性のメモリセル、例えばEEPR
OM（Electrically Erasable and Programmable Read On
ly Memory）セルを備えた不揮発性メモリ装置に関す
る。
ワード線およびビット線の交差部にフローティングゲー
ト回路素子を用いた不揮発性のメモリセル、例えばEEPR
OM（Electrically Erasable and Programmable Read On
ly Memory）セルを備えた不揮発性メモリ装置に関す
る。
不揮発性メモリ装置の１つの形態として、揮発性のSR
AM（Static type Random Access Memory）セルとEEPROM
セルをオンチップ上で１対１に組合せ、集積化すること
により構成された不揮発性ランダムアクセスメモリ（No
n−Volatile RAM;NVRAM）があるが、このようなNVRAM
は、SRAMの高速読出し／書込み機能とEEPROMの不揮発性
を併せ持っているので、基本的には電源オフ時にも失っ
てはならない情報が必要でかつ電源オン時には無制限に
その情報の書換えができるような分野に利用され、例え
ば電子楽器、ICカード、ファクシミリ、電話器等に利用
されている。
AM（Static type Random Access Memory）セルとEEPROM
セルをオンチップ上で１対１に組合せ、集積化すること
により構成された不揮発性ランダムアクセスメモリ（No
n−Volatile RAM;NVRAM）があるが、このようなNVRAM
は、SRAMの高速読出し／書込み機能とEEPROMの不揮発性
を併せ持っているので、基本的には電源オフ時にも失っ
てはならない情報が必要でかつ電源オン時には無制限に
その情報の書換えができるような分野に利用され、例え
ば電子楽器、ICカード、ファクシミリ、電話器等に利用
されている。
第７図にはNVRAM装置に用いられるメモリセルの典型
的な一構成例が示される。このメモリセルは、揮発性メ
モリセル部VMと不揮発性メモリセル部NVMとがオンチッ
プ上で１対１に組み合わされて構成されている。
的な一構成例が示される。このメモリセルは、揮発性メ
モリセル部VMと不揮発性メモリセル部NVMとがオンチッ
プ上で１対１に組み合わされて構成されている。
揮発性メモリセル部VMは通常のSRAM装置と同様のフリ
ップフロップ形構成のセル（トランジスタQ1〜Q4）を有
し、ノードN1,N2にそれぞれ接続されたトランスファゲ
ートトランジスタQ5,Q6を介して、ビット線BLおよび▲
▼との間でデータの書込みおよび読出しが行われ
る。
ップフロップ形構成のセル（トランジスタQ1〜Q4）を有
し、ノードN1,N2にそれぞれ接続されたトランスファゲ
ートトランジスタQ5,Q6を介して、ビット線BLおよび▲
▼との間でデータの書込みおよび読出しが行われ
る。
不揮発性メモリセル部NVMは、トランジスタQ7,Q8、リ
コール動作時にリコール信号RCに応答してオンするトラ
ンジスタQR、ゲートFGがフローティング状態とされたメ
モリトランジスタQM、キャパシタモジュールCM、キャパ
シタC3、およびフローティングゲート回路素子としての
トンネルキャパシタTCを具備する。キャパシタモジュー
ルCMにおいて、電極E1と電極E2およびE3との間にそれぞ
れ、キャパシタC1,C2が形成される。ここで、電極E1は
半導体基板内でソース・ドレイン（S/D）を構成する拡
散領域、電極E2,E3はゲートに対応する。
コール動作時にリコール信号RCに応答してオンするトラ
ンジスタQR、ゲートFGがフローティング状態とされたメ
モリトランジスタQM、キャパシタモジュールCM、キャパ
シタC3、およびフローティングゲート回路素子としての
トンネルキャパシタTCを具備する。キャパシタモジュー
ルCMにおいて、電極E1と電極E2およびE3との間にそれぞ
れ、キャパシタC1,C2が形成される。ここで、電極E1は
半導体基板内でソース・ドレイン（S/D）を構成する拡
散領域、電極E2,E3はゲートに対応する。
なお、以下の記述において「トンネルキャパシタ」と
は、電極間に電圧を印加するとトンネル効果を生じるキ
ャパシタを指す。
は、電極間に電圧を印加するとトンネル効果を生じるキ
ャパシタを指す。
第７図に示されるNVRAMは、電源オフ時には揮発性メ
モリセル部VMに記憶されているデータを不揮発性メモリ
セル部NVMに退避（ストア）し、電源オン時にそのデー
タを呼び戻す（リコール）ように機能する。例えば、ス
トア動作時において、今仮に、ノードN1が“L"レベル、
ノードN2が“H"レベルであるものとする。この状態で、
電源電圧VHH（25〜30V）を印加すると、トランジスタQ7
はカットオフ状態、トランジスタQ8はオン状態となり、
ノードN4はほぼVSSの電位（“L"レベル）に等しくなる
ので、電源電圧VHHは、キャパシタC3に印加されると共
に、キャパシタC1,C2およびTCの直列回路に印加され
る。従って、トンネル効果によりノードN4からノードN3
すなわちゲートFGに電子が注入され、トランジスタQMの
フローティングゲート回路に負の電荷が充電される。
モリセル部VMに記憶されているデータを不揮発性メモリ
セル部NVMに退避（ストア）し、電源オン時にそのデー
タを呼び戻す（リコール）ように機能する。例えば、ス
トア動作時において、今仮に、ノードN1が“L"レベル、
ノードN2が“H"レベルであるものとする。この状態で、
電源電圧VHH（25〜30V）を印加すると、トランジスタQ7
はカットオフ状態、トランジスタQ8はオン状態となり、
ノードN4はほぼVSSの電位（“L"レベル）に等しくなる
ので、電源電圧VHHは、キャパシタC3に印加されると共
に、キャパシタC1,C2およびTCの直列回路に印加され
る。従って、トンネル効果によりノードN4からノードN3
すなわちゲートFGに電子が注入され、トランジスタQMの
フローティングゲート回路に負の電荷が充電される。
すなわち、揮発性メモリセル部VMにおける記憶データ
の状態（ノード（N1,N2）＝（L,H）レベル）は不揮発性
メモリセル部NVMにおける記憶データの状態（フローテ
ィングゲートFGが「負」に帯電）に対応する。同様に、
ノードN1が“H"レベル、ノードN2が“L"レベルの場合に
は、フローティングゲートFGは「正」に帯電する。
の状態（ノード（N1,N2）＝（L,H）レベル）は不揮発性
メモリセル部NVMにおける記憶データの状態（フローテ
ィングゲートFGが「負」に帯電）に対応する。同様に、
ノードN1が“H"レベル、ノードN2が“L"レベルの場合に
は、フローティングゲートFGは「正」に帯電する。
従って、リコール動作時において、フリップフロップ
の初期設定として仮にノードN1が“H"レベル、ノードN2
が“L"レベルにある状態で、リコール信号RCを“H"レベ
ルに立ち上げると、もしゲートFGに負の電荷が充電され
ていれば、トランジスタQMのカットオフ動作によりトラ
ンジスタQRのソース画は低電位の電源ラインVSSから切
り離された状態になるので、電圧VCCの引き上げによっ
てノードN2の電位は“H"レベルに引き上げられ、逆に、
ノードN1の電位は、“L"レベルに引き下げられる。すな
わち、「ゲートFGが「負」に帯電」という記憶状態が
「ノード（N1,N2）＝（L,H）レベル」という記憶状態に
呼び戻されたことになる。
の初期設定として仮にノードN1が“H"レベル、ノードN2
が“L"レベルにある状態で、リコール信号RCを“H"レベ
ルに立ち上げると、もしゲートFGに負の電荷が充電され
ていれば、トランジスタQMのカットオフ動作によりトラ
ンジスタQRのソース画は低電位の電源ラインVSSから切
り離された状態になるので、電圧VCCの引き上げによっ
てノードN2の電位は“H"レベルに引き上げられ、逆に、
ノードN1の電位は、“L"レベルに引き下げられる。すな
わち、「ゲートFGが「負」に帯電」という記憶状態が
「ノード（N1,N2）＝（L,H）レベル」という記憶状態に
呼び戻されたことになる。
上述したNVRAMにおいては、ストア動作は、電源オフ
に先立って、昇圧回路（図示せず）等により通常の電源
電圧Vcc（5V）をチップ内で高電圧VHH（25〜30V）に昇
圧し、トンネルキャパシタTCを含むキャパシタ回路に該
高電圧VHHを印加し、フローティングゲートFGを正また
は負に帯電させることにより実行されるようになってい
る。この場合、高電圧VHHを供給するための電源ライン
は全セル共通に配線され、それによって、各セルへの高
電圧VHHの印加が同時に行われ、揮発性メモリセル部か
ら不揮発性メモリセル部へのデータのストア動作が各セ
ル毎に一斉に行われ得るようになっている。
に先立って、昇圧回路（図示せず）等により通常の電源
電圧Vcc（5V）をチップ内で高電圧VHH（25〜30V）に昇
圧し、トンネルキャパシタTCを含むキャパシタ回路に該
高電圧VHHを印加し、フローティングゲートFGを正また
は負に帯電させることにより実行されるようになってい
る。この場合、高電圧VHHを供給するための電源ライン
は全セル共通に配線され、それによって、各セルへの高
電圧VHHの印加が同時に行われ、揮発性メモリセル部か
ら不揮発性メモリセル部へのデータのストア動作が各セ
ル毎に一斉に行われ得るようになっている。
また、NVRAMにおいては、その使用上の性格から、必
然的にストア動作およびリコール動作が繰り返し実行さ
れる。このストア動作、すなわち不揮発性メモリセル部
へのデータの書換えを繰り返し行うことが可能な回数
は、メーカ側がユーザ側に対してデバイスの品質を保証
する観点から設定されるものである（例えば１万回）
が、セルの結晶、トンネル絶縁膜等の欠陥、ごみ粒子、
パターニング不良等に起因して、何度もこの書換えを繰
り返した時にセルが不良となる場合がある。
然的にストア動作およびリコール動作が繰り返し実行さ
れる。このストア動作、すなわち不揮発性メモリセル部
へのデータの書換えを繰り返し行うことが可能な回数
は、メーカ側がユーザ側に対してデバイスの品質を保証
する観点から設定されるものである（例えば１万回）
が、セルの結晶、トンネル絶縁膜等の欠陥、ごみ粒子、
パターニング不良等に起因して、何度もこの書換えを繰
り返した時にセルが不良となる場合がある。
特に、セルが不良となる原因の多くは、トンネル絶縁
膜の劣化あるいは破壊に起因している。周知のように、
不揮発性メモリセル部へのデータの書換えを行う場合に
は、高電位の電源電圧の大部分がトンネル絶縁膜の両端
に印加される。従って、書換え回数の増大と共にこのト
ンネル絶縁膜が疲労あるいは劣化し易くなり、これによ
って、フローティングゲートに記憶データとして蓄積さ
れた「正」または「負」の電荷が該トンネル絶縁膜を介
してリークしてしまうという問題が生じる。
膜の劣化あるいは破壊に起因している。周知のように、
不揮発性メモリセル部へのデータの書換えを行う場合に
は、高電位の電源電圧の大部分がトンネル絶縁膜の両端
に印加される。従って、書換え回数の増大と共にこのト
ンネル絶縁膜が疲労あるいは劣化し易くなり、これによ
って、フローティングゲートに記憶データとして蓄積さ
れた「正」または「負」の電荷が該トンネル絶縁膜を介
してリークしてしまうという問題が生じる。
このような問題に対処するため、Seeq Tech.社により
1984年、誤り訂正回路（Error Check and Correct circ
uit;ECC回路）をメモリと同一チップ上に搭載したデバ
イスが提案された。このECC回路は、入力された書込み
用データに基づき或る組合せで検査用のデータを作成す
る検査データ発生回路と、該作成された検査データを格
納するための検査セルアレイと、該格納された検査デー
タを増幅するセンスアンプと、データセル用のセンスア
ンプからのデータと検査用センスアンプからのデータと
の或る組合せに基づき、前者のデータが正しくない場合
にはそのデータの誤ったビットを反転させて出力する誤
り訂正信号発生回路と、該データセル用のセンスアンプ
からのデータと誤り訂正信号発生回路からの出力信号と
の排他的論理和をとるゲートとから構成されている。つ
まり、ECC回路によれば、仮にセル内に不良して読出す
ことができる。例えば、１ワード内の１ビット不良を訂
正する場合は、セルの１ワード構成ビット数をｎビット
とすると、検査用ビットｍとの間に、2m≧ｎ＋ｍ＋１の
関係を満たす必要がある。
1984年、誤り訂正回路（Error Check and Correct circ
uit;ECC回路）をメモリと同一チップ上に搭載したデバ
イスが提案された。このECC回路は、入力された書込み
用データに基づき或る組合せで検査用のデータを作成す
る検査データ発生回路と、該作成された検査データを格
納するための検査セルアレイと、該格納された検査デー
タを増幅するセンスアンプと、データセル用のセンスア
ンプからのデータと検査用センスアンプからのデータと
の或る組合せに基づき、前者のデータが正しくない場合
にはそのデータの誤ったビットを反転させて出力する誤
り訂正信号発生回路と、該データセル用のセンスアンプ
からのデータと誤り訂正信号発生回路からの出力信号と
の排他的論理和をとるゲートとから構成されている。つ
まり、ECC回路によれば、仮にセル内に不良して読出す
ことができる。例えば、１ワード内の１ビット不良を訂
正する場合は、セルの１ワード構成ビット数をｎビット
とすると、検査用ビットｍとの間に、2m≧ｎ＋ｍ＋１の
関係を満たす必要がある。
上述した従来形のNVRAM装置においては、ストア動作
時に必要とする高電圧VHH（25〜30V）の供給用電源ライ
ンはセルの全てに共通に接続されており、且つ、チップ
内で高電圧を発生する昇圧回路の駆動能力は限られてい
るので、いずれかのセルにおいてキャパシタの劣化等に
起因してリークが生じると、該不良セルを介して電流が
流れることにより該高電圧VHHの値が全体的に低下する
という問題が生じる。これによって、リークが生じてい
ない健全なセルにおいても、データのストアに本来必要
な高電圧を確保できなくなり、ストア動作（BEPROMセル
へのプログラム動作）が完全に行われないという不都合
が生じる。つまり、１セルの不良のために全セルが正常
に機能しない。これは、NVRAM装置、ひいてはチップと
して充分に機能しないことを意味するものであり、動作
上の信頼性の観点から好ましくない。
時に必要とする高電圧VHH（25〜30V）の供給用電源ライ
ンはセルの全てに共通に接続されており、且つ、チップ
内で高電圧を発生する昇圧回路の駆動能力は限られてい
るので、いずれかのセルにおいてキャパシタの劣化等に
起因してリークが生じると、該不良セルを介して電流が
流れることにより該高電圧VHHの値が全体的に低下する
という問題が生じる。これによって、リークが生じてい
ない健全なセルにおいても、データのストアに本来必要
な高電圧を確保できなくなり、ストア動作（BEPROMセル
へのプログラム動作）が完全に行われないという不都合
が生じる。つまり、１セルの不良のために全セルが正常
に機能しない。これは、NVRAM装置、ひいてはチップと
して充分に機能しないことを意味するものであり、動作
上の信頼性の観点から好ましくない。
また、リークが生じているセルが１ビット分だけであ
る場合には、上述したECC回路によって充分なデータの
救済（ECC救済）を行うことができるが、上述したよう
に１ビット不良に起因して全セルが正常でない状態が起
り得るような場合には、ECC救済が不可能になってしま
う。
る場合には、上述したECC回路によって充分なデータの
救済（ECC救済）を行うことができるが、上述したよう
に１ビット不良に起因して全セルが正常でない状態が起
り得るような場合には、ECC救済が不可能になってしま
う。
すなわち、NVRAMを含め、一般にストア用の高電圧の
電源ラインがセルの全てに共通に接続されているような
従来の不揮発性メモリ装置においては、信頼性の高いEE
PROMセルへのプログラム動作を実現することはできず、
また、仮にデータ救済用のECC回路が搭載されていたと
しても、その機能を充分に発揮させることができないと
いう問題があった。
電源ラインがセルの全てに共通に接続されているような
従来の不揮発性メモリ装置においては、信頼性の高いEE
PROMセルへのプログラム動作を実現することはできず、
また、仮にデータ救済用のECC回路が搭載されていたと
しても、その機能を充分に発揮させることができないと
いう問題があった。
本発明は、上述した従来技術における問題点に鑑み創
作されたもので、信頼性の高いEEPROMセルへのプログラ
ム動作を実現することができる不揮発性メモリ装置を提
供することを目的としている。
作されたもので、信頼性の高いEEPROMセルへのプログラ
ム動作を実現することができる不揮発性メモリ装置を提
供することを目的としている。
上述した従来技術における問題点は、仮にセルアレイ
内の一部分においてセル・リークが生じても、その影響
が多の部分、すなわち他の全てのセルに波及しないよう
に工夫することにより、解決され得る。
内の一部分においてセル・リークが生じても、その影響
が多の部分、すなわち他の全てのセルに波及しないよう
に工夫することにより、解決され得る。
従って、本発明の不揮発性メモリ装置は、第１図の原
理ブロック図及び第３図の一実施例に示されるように、
メモリセルアレイ１が所定数のメモリセル毎に分割され
てなる複数のブロックB1〜Bkと、該複数のブロックの各
々に対応して配設され、それぞれ対応するブロック内の
全てのメモリセルに共通に接続された複数の高電圧配線
31〜3kと、各メモリセルへのプログラム時に必要な高電
圧VHHを発生する高電圧発生回路２と、前記複数のブロ
ックの各々に対応して配設され、前記複数の高電圧配線
と前記高電圧発生回路との間にそれぞれ接続された複数
の高電圧供給回路41〜4kとを具備し、該複数の高電圧供
給回路の各個は、リーク用テスト信号TSに応答して、対
応するブロックの高電圧配線を所定の電位VCCに立ち上
げる手段30と、前記対応するブロックの高電圧配線の電
位を検知して、該高電圧配線の電位が前記所定の電位V
CCに保持されている場合には前記高電圧発生回路から該
高電圧配線へ前記高電圧VHHを供給し、該高電圧配線が
放電状態にある場合には該高電圧VHHの供給を停止する
手段31とを有するように構成されている。
理ブロック図及び第３図の一実施例に示されるように、
メモリセルアレイ１が所定数のメモリセル毎に分割され
てなる複数のブロックB1〜Bkと、該複数のブロックの各
々に対応して配設され、それぞれ対応するブロック内の
全てのメモリセルに共通に接続された複数の高電圧配線
31〜3kと、各メモリセルへのプログラム時に必要な高電
圧VHHを発生する高電圧発生回路２と、前記複数のブロ
ックの各々に対応して配設され、前記複数の高電圧配線
と前記高電圧発生回路との間にそれぞれ接続された複数
の高電圧供給回路41〜4kとを具備し、該複数の高電圧供
給回路の各個は、リーク用テスト信号TSに応答して、対
応するブロックの高電圧配線を所定の電位VCCに立ち上
げる手段30と、前記対応するブロックの高電圧配線の電
位を検知して、該高電圧配線の電位が前記所定の電位V
CCに保持されている場合には前記高電圧発生回路から該
高電圧配線へ前記高電圧VHHを供給し、該高電圧配線が
放電状態にある場合には該高電圧VHHの供給を停止する
手段31とを有するように構成されている。
上述した構成によれば、メモリセルアレイ１において
所定数のセル単位毎に分割された複数のブロックB1〜Bk
の各個に対応して高電圧配線31〜3kが分割配置され、こ
の分割配置された高電圧配線のそれぞれに対して、高電
圧供給回路41〜4kの各個が高電圧発生回路２からの高電
圧VHHをそれぞれ個別に供給するようになっている。さ
らに高電圧供給回路はそれぞれ、自己ブロック内のいず
れかのセルにリークが生じている時は当該ブロックへの
高電圧供給を停止するようになっている。
所定数のセル単位毎に分割された複数のブロックB1〜Bk
の各個に対応して高電圧配線31〜3kが分割配置され、こ
の分割配置された高電圧配線のそれぞれに対して、高電
圧供給回路41〜4kの各個が高電圧発生回路２からの高電
圧VHHをそれぞれ個別に供給するようになっている。さ
らに高電圧供給回路はそれぞれ、自己ブロック内のいず
れかのセルにリークが生じている時は当該ブロックへの
高電圧供給を停止するようになっている。
つまり、いずれかのブロック内のセルにリークが発生
しても、その影響は他のブロックのセルには波及しない
ようになっており、しかも、高電圧供給停止作用によ
り、該高電圧の電源ラインの全体的な電圧低下が防止さ
れるので他のブロックのセルについてはデータのストア
動作が完全に実行され得る。
しても、その影響は他のブロックのセルには波及しない
ようになっており、しかも、高電圧供給停止作用によ
り、該高電圧の電源ラインの全体的な電圧低下が防止さ
れるので他のブロックのセルについてはデータのストア
動作が完全に実行され得る。
本発明の他の構成上の特徴および作用の詳細について
は、添付図面を参照しつつ以下に記述する実施例を用い
て説明する。
は、添付図面を参照しつつ以下に記述する実施例を用い
て説明する。
第２図には本発明の一実施例としてのNVRAM装置の構
成がブロック的に示される。
成がブロック的に示される。
第２図において、11はメモリセルアレイを示し、該メ
モリセルアレイにおいて複数のワード線WL1〜WLmおよび
ビット線BL1〜BLnの交差部にはそれぞれメモリセルMCij
（ｉ＝１〜m;j＝１〜ｎ）が配設されている。このメモ
リセルMCijは、図示はしないが、揮発性メモリセル部、
例えば通常のSRAM装置に用いられるフリップフロップ構
成のSRAMセルと、該揮発性メモリセル部に対応して設け
られた不揮発性メモリセル部、例えばEEPROMセルとによ
り構成されている。12は高電圧発生回路であって、電源
オフ時等に各メモリセルにおいて揮発性メモリセル部か
ら不揮発性メモリセル部にデータをストアするに際し必
要とする高電圧VHH（約25〜30V）を発生するための回路
である。この高電圧発生回路12は、コントローラ20から
のストア信号STに応答して通常の電源電圧VCC（5V;図示
せず）を高電圧VHHに昇圧して出力する機能を有してい
る。
モリセルアレイにおいて複数のワード線WL1〜WLmおよび
ビット線BL1〜BLnの交差部にはそれぞれメモリセルMCij
（ｉ＝１〜m;j＝１〜ｎ）が配設されている。このメモ
リセルMCijは、図示はしないが、揮発性メモリセル部、
例えば通常のSRAM装置に用いられるフリップフロップ構
成のSRAMセルと、該揮発性メモリセル部に対応して設け
られた不揮発性メモリセル部、例えばEEPROMセルとによ
り構成されている。12は高電圧発生回路であって、電源
オフ時等に各メモリセルにおいて揮発性メモリセル部か
ら不揮発性メモリセル部にデータをストアするに際し必
要とする高電圧VHH（約25〜30V）を発生するための回路
である。この高電圧発生回路12は、コントローラ20から
のストア信号STに応答して通常の電源電圧VCC（5V;図示
せず）を高電圧VHHに昇圧して出力する機能を有してい
る。
131〜13nは高電圧配線を示し、それぞれ、メモリセル
アレイ11内で所定数のセル単位毎に分割された複数のブ
ロック（この場合には各ビット線単位で分割されたセル
・ブロック）の各個に対応して設けられている。これら
の高電圧配線131〜13nは互いに電気的に遮断されている
が、各ブロック内においてはすべてのセルに共通に接続
されている。例えば、高電圧配線131は、メモリセルMC1
1,MC21,……,MCm1の各不揮発性メモリセル部に共通に接
続されている。
アレイ11内で所定数のセル単位毎に分割された複数のブ
ロック（この場合には各ビット線単位で分割されたセル
・ブロック）の各個に対応して設けられている。これら
の高電圧配線131〜13nは互いに電気的に遮断されている
が、各ブロック内においてはすべてのセルに共通に接続
されている。例えば、高電圧配線131は、メモリセルMC1
1,MC21,……,MCm1の各不揮発性メモリセル部に共通に接
続されている。
141〜14nは高電圧供給回路であって、それぞれ高電圧
配線131〜13nと高電圧発生回路12との間に接続され、該
高電圧発生回路12からの高電圧VHHをそれぞれ自己のブ
ロック内のセルに供給すると共に、対応するブロック内
のいずれかのセルにリークが生じている時は当該ブロッ
クへの高電圧供給を停止する機能を有している。例えば
メモリセルMCm2にリークが発生した場合には、高電圧供
給回路142が機能し、高電圧配線132への高電圧の供給停
止を行う。この高電圧供給回路141〜14nの具体的な構成
および作用については後で説明する。
配線131〜13nと高電圧発生回路12との間に接続され、該
高電圧発生回路12からの高電圧VHHをそれぞれ自己のブ
ロック内のセルに供給すると共に、対応するブロック内
のいずれかのセルにリークが生じている時は当該ブロッ
クへの高電圧供給を停止する機能を有している。例えば
メモリセルMCm2にリークが発生した場合には、高電圧供
給回路142が機能し、高電圧配線132への高電圧の供給停
止を行う。この高電圧供給回路141〜14nの具体的な構成
および作用については後で説明する。
さらに、15R,15C,……,21はNVRAM装置に通常具備され
ている構成要素である。すなわち、ロウデコーダ15R
は、アドレスバッファ16Rと協働し、ロウアドレス信号R
Aのアドレス情報に基づきワード線WL1〜WLmのいずれか
１本を選択する機能を有しており、コラムデータ15C
は、アドレスバッファ16Cおよびコラムゲート17と協働
し、コラムアドレス信号CAのアドレス情報に基づきビッ
ト線BL1〜BLnのいずれか１本を選択する機能を有してい
る。また、18はセンスアンプ（S/A）および書込みバッ
ファであって、メモリセルからデータを読出す際に該デ
ータの信号レベルを増幅し、該メモリセルにデータを書
込む際に該データのバッファリングおよび増幅を行う機
能を有している。22はECC回路であって、該メモリセル
からデータを読出す際に該データの誤りを自動的に訂正
する機能を有している。19は入出力（I/O）バッファで
あって、ECC回路22を介してS/Aおよび書込みバッファ18
と外部との間で読出しデータまたは書込みデータ（DIN/
DOUT）のバッファリングを行うためのものである。
ている構成要素である。すなわち、ロウデコーダ15R
は、アドレスバッファ16Rと協働し、ロウアドレス信号R
Aのアドレス情報に基づきワード線WL1〜WLmのいずれか
１本を選択する機能を有しており、コラムデータ15C
は、アドレスバッファ16Cおよびコラムゲート17と協働
し、コラムアドレス信号CAのアドレス情報に基づきビッ
ト線BL1〜BLnのいずれか１本を選択する機能を有してい
る。また、18はセンスアンプ（S/A）および書込みバッ
ファであって、メモリセルからデータを読出す際に該デ
ータの信号レベルを増幅し、該メモリセルにデータを書
込む際に該データのバッファリングおよび増幅を行う機
能を有している。22はECC回路であって、該メモリセル
からデータを読出す際に該データの誤りを自動的に訂正
する機能を有している。19は入出力（I/O）バッファで
あって、ECC回路22を介してS/Aおよび書込みバッファ18
と外部との間で読出しデータまたは書込みデータ（DIN/
DOUT）のバッファリングを行うためのものである。
コントローラ20は、メモリセルアレイ11およびその周
辺回路を制御するためのものであり、すなわち、ロー
・アクティブのチップ選択信号▲▼に応答して装置
全体をイネーブル状態にし、ロー・アクティブのライ
ト・イネーブル信号▲▼に応答してS/Aおよび書込
みバッファ18とI/Oバッファ19を書込みモードに設定
し、ロー・アクティブの出力イネーブル信号▲▼
に応答してS/Aおよび書込みバッファ18とI/Oバッファ19
を読出しモードに設定し、ロー・アクティブのストア
信号▲▼に応答してセル・リーク検出用のテスト信
号TS、クロックCLKおよびストア信号STを出力し、そし
てロー・アクティブのリコール信号▲▼に応答し
て各セルにリコール信号RCを供給する機能を有してい
る。タイマ21は、コントローラ20からのストア信号STと
高電圧発生回路12からの高電圧VHH信号に応答し、所定
時間経過した後でコントローラ20にリセット信号RSTを
供給する。これによって、コントローラ20はテスト信号
TSのレベルを元のレベルに戻す。
辺回路を制御するためのものであり、すなわち、ロー
・アクティブのチップ選択信号▲▼に応答して装置
全体をイネーブル状態にし、ロー・アクティブのライ
ト・イネーブル信号▲▼に応答してS/Aおよび書込
みバッファ18とI/Oバッファ19を書込みモードに設定
し、ロー・アクティブの出力イネーブル信号▲▼
に応答してS/Aおよび書込みバッファ18とI/Oバッファ19
を読出しモードに設定し、ロー・アクティブのストア
信号▲▼に応答してセル・リーク検出用のテスト信
号TS、クロックCLKおよびストア信号STを出力し、そし
てロー・アクティブのリコール信号▲▼に応答し
て各セルにリコール信号RCを供給する機能を有してい
る。タイマ21は、コントローラ20からのストア信号STと
高電圧発生回路12からの高電圧VHH信号に応答し、所定
時間経過した後でコントローラ20にリセット信号RSTを
供給する。これによって、コントローラ20はテスト信号
TSのレベルを元のレベルに戻す。
上述した構成によれば、各高電圧供給回路141/14nの
作用により、セル・リークに起因する電圧低下の影響が
他の高電圧配線に波及するといった事態を回避すること
ができる。それ故、当該配線以外の高電圧配線に接続さ
れるセルについては、データストアに必要とされる本来
の高電圧VHHを低下させることなく維持することがで
き、これによって、データのストア動作を高信頼度で実
現することができる。
作用により、セル・リークに起因する電圧低下の影響が
他の高電圧配線に波及するといった事態を回避すること
ができる。それ故、当該配線以外の高電圧配線に接続さ
れるセルについては、データストアに必要とされる本来
の高電圧VHHを低下させることなく維持することがで
き、これによって、データのストア動作を高信頼度で実
現することができる。
第３図には第２図の高電圧供給回路の一構成例が示さ
れる。
れる。
同図の回路は、電源ラインVCC（5V）と高電圧線13i
（ｉ＝１〜ｎ）の一端との間に接続されテスト信号TSに
応答してオンするｎチャネル型トランジスタ30と、高電
圧発生回路12と高電圧配線13iの一端との間に接続され
クロックCLKに応答して該高電圧発生回路からの高電圧V
HHを該高電圧配線側に伝達するチャージ・ポンプ回路31
とを具備している。このチャージ・ポンプ回路31は、３
個のｎチャネル型トランジスタ32〜34と、キャパシタ35
とから構成されている。なお、MC1i,MC2i,MC3i……はメ
モリセルを示す。この場合、セル・リークが生じていな
い時は、各セルは直流的にはカットオフされているの
で、MC1iおよびMC3iに示されるように等価的にキャパシ
タＣで表わすことができる。しかしながら、セル・リー
クが生じている時は、セルは直流的に導通状態にあるの
で、MC2iに示されるように等価的に抵抗Ｒで表わされ
る。
（ｉ＝１〜ｎ）の一端との間に接続されテスト信号TSに
応答してオンするｎチャネル型トランジスタ30と、高電
圧発生回路12と高電圧配線13iの一端との間に接続され
クロックCLKに応答して該高電圧発生回路からの高電圧V
HHを該高電圧配線側に伝達するチャージ・ポンプ回路31
とを具備している。このチャージ・ポンプ回路31は、３
個のｎチャネル型トランジスタ32〜34と、キャパシタ35
とから構成されている。なお、MC1i,MC2i,MC3i……はメ
モリセルを示す。この場合、セル・リークが生じていな
い時は、各セルは直流的にはカットオフされているの
で、MC1iおよびMC3iに示されるように等価的にキャパシ
タＣで表わすことができる。しかしながら、セル・リー
クが生じている時は、セルは直流的に導通状態にあるの
で、MC2iに示されるように等価的に抵抗Ｒで表わされ
る。
次に、第４図（ａ）〜（ｂ）の信号波形図を参照しな
がら、第３図回路による高電圧供給および供給停止動作
について説明する。
がら、第３図回路による高電圧供給および供給停止動作
について説明する。
まず初期条件として、ストア信号▲▼を“L"レベ
ルから“H"レベルに立ち上げる。これによって、高電圧
発生回路12からストア用の高電圧VHHが出力される。
ルから“H"レベルに立ち上げる。これによって、高電圧
発生回路12からストア用の高電圧VHHが出力される。
ストア用電圧飯VHHが充分に立ち上がった時点で、セ
ル・リークのテスト用信号TSを“H"レベルに立ち上げ
る。これによってトランジスタ30がオンし、高電圧配線
13iの電位がVCCのレベルに立ち上がる（第４図（ｄ）参
照）。所定時間経過後、テスト信号TSのレベルを元の
“L"レベルに立ち下げる。この時点で、 セル・リークが無い場合 この場合には高電圧配線13iは電位的にフローティン
グ状態にあるので、該高電圧配線の電位は5Vに維持され
たままである。従って、トランジスタ34がオンし、クロ
ックCLKが該トランジスタ34を介してチャージ・ポンプ
回路31内に伝達され、該チャージ・ポンプ回路の作用に
より、高電圧発生回路12からの高電圧VHH（25〜30V）が
高電圧配線13i側に伝達される。
ル・リークのテスト用信号TSを“H"レベルに立ち上げ
る。これによってトランジスタ30がオンし、高電圧配線
13iの電位がVCCのレベルに立ち上がる（第４図（ｄ）参
照）。所定時間経過後、テスト信号TSのレベルを元の
“L"レベルに立ち下げる。この時点で、 セル・リークが無い場合 この場合には高電圧配線13iは電位的にフローティン
グ状態にあるので、該高電圧配線の電位は5Vに維持され
たままである。従って、トランジスタ34がオンし、クロ
ックCLKが該トランジスタ34を介してチャージ・ポンプ
回路31内に伝達され、該チャージ・ポンプ回路の作用に
より、高電圧発生回路12からの高電圧VHH（25〜30V）が
高電圧配線13i側に伝達される。
セル・リークが有る場合 この場合には、高電圧配線13i上の電荷がセル・リー
ク等価抵抗Ｒを介してアース側に放電されるので、該高
電圧配線は極めて低いレベルを呈する。従って、トラン
ジスタ34はカットオフ状態となるので、クロックCLKは
チャージ・ポンプ回路31内に伝達されず、それ故、高電
圧発生回路12側と高電圧配線13i側とは切り離された状
態となる。すなわち、高電圧配線への高電圧VHHの供給
が停止される。
ク等価抵抗Ｒを介してアース側に放電されるので、該高
電圧配線は極めて低いレベルを呈する。従って、トラン
ジスタ34はカットオフ状態となるので、クロックCLKは
チャージ・ポンプ回路31内に伝達されず、それ故、高電
圧発生回路12側と高電圧配線13i側とは切り離された状
態となる。すなわち、高電圧配線への高電圧VHHの供給
が停止される。
なお、第２図の実施例では複数の高電圧供給回路は、
各ビット線単位で分割されたセル・ブロックの各個に対
応してそれぞれ分割配置されているが、これは、第５図
に示されるように各ワード線単位で分割したセル・ブロ
ックの各個に対応してそれぞれ分割配置することも可能
である。
各ビット線単位で分割されたセル・ブロックの各個に対
応してそれぞれ分割配置されているが、これは、第５図
に示されるように各ワード線単位で分割したセル・ブロ
ックの各個に対応してそれぞれ分割配置することも可能
である。
また、第６図に示されるように、複数の高電圧供給回
路を、I/Oブロック単位、すなわち所定数単位で分割し
た複数のビット線毎にそれぞれ対応して分割配置しても
よい。さらに、複数の高電圧供給回路を、上述のI/Oブ
ロック単位のビット線に所定数のECC用ビット線を加え
た複数のビット線毎にそれぞれ対応して分割配置しても
よい。
路を、I/Oブロック単位、すなわち所定数単位で分割し
た複数のビット線毎にそれぞれ対応して分割配置しても
よい。さらに、複数の高電圧供給回路を、上述のI/Oブ
ロック単位のビット線に所定数のECC用ビット線を加え
た複数のビット線毎にそれぞれ対応して分割配置しても
よい。
以上説明したように本発明によれば、メモリセルアレ
イにおいて所定数のセル単位毎に分解した複数のブロッ
クの各個に対し、ストア動作に必要な高電圧の供給を個
別に行い、さらに、自己ブロック内のいずれかのセルに
リークが生じている時は当該ブロックへの高電圧供給を
停止するようになっているので、信頼性の高いストア動
作を実現することができる。
イにおいて所定数のセル単位毎に分解した複数のブロッ
クの各個に対し、ストア動作に必要な高電圧の供給を個
別に行い、さらに、自己ブロック内のいずれかのセルに
リークが生じている時は当該ブロックへの高電圧供給を
停止するようになっているので、信頼性の高いストア動
作を実現することができる。
また、本装置にECC回路を適用した場合には、例えば
メモリセルアレイをワード線単位またはビット線単位で
複数のブロックに分割することにより、各セル内のキャ
パシタの破壊等に起因するビット不良に対し、ECC回路
による救済効果を高めることができる。
メモリセルアレイをワード線単位またはビット線単位で
複数のブロックに分割することにより、各セル内のキャ
パシタの破壊等に起因するビット不良に対し、ECC回路
による救済効果を高めることができる。
第１図は本発明による不揮発性メモリ装置の原理ブロッ
ク図、 第２図は本発明の一実施例としてのNVRAM装置の構成を
示すブロック図、 第３図は第２図の高電圧供給回路の一構成例を示す回路
図、 第４図は第３図回路による高電圧供給および供給停止動
作を説明するための信号波形図、 第５図は第２図装置の一変形例を模式的に示すブロック
図、 第６図は第２図装置の他の変形例を模式的に示すブロッ
ク図、 第７図はNVRAM装置に用いられるメモリセルの一構成例
を示す回路図、 である。 （符号の説明） １……メモリセルアレイ、 ２……高電圧発生回路、 31〜3k……高電圧配線、 41〜4k……高電圧供給回路、 B1〜Bk……ブロック、 BL1〜BLn……ビット線、 WL1〜WLm……ワード線、 NVM……不揮発性メモリセル、 VCC……電源電圧、 VHH……ストア用高電圧。
ク図、 第２図は本発明の一実施例としてのNVRAM装置の構成を
示すブロック図、 第３図は第２図の高電圧供給回路の一構成例を示す回路
図、 第４図は第３図回路による高電圧供給および供給停止動
作を説明するための信号波形図、 第５図は第２図装置の一変形例を模式的に示すブロック
図、 第６図は第２図装置の他の変形例を模式的に示すブロッ
ク図、 第７図はNVRAM装置に用いられるメモリセルの一構成例
を示す回路図、 である。 （符号の説明） １……メモリセルアレイ、 ２……高電圧発生回路、 31〜3k……高電圧配線、 41〜4k……高電圧供給回路、 B1〜Bk……ブロック、 BL1〜BLn……ビット線、 WL1〜WLm……ワード線、 NVM……不揮発性メモリセル、 VCC……電源電圧、 VHH……ストア用高電圧。
Claims (1)
- 【請求項１】メモリセルアレイ（１）が所定数のメモリ
セル毎に分割されてなる複数のブロック（B1〜Bk）と、 該複数のブロックの各々に対応して配設され、それぞれ
対応するブロック内の全てのメモリセルに共通に接続さ
れた複数の高電圧配線（31〜3k）と、 各メモリセルへのプログラム時に必要な高電圧（VHH）
を発生する高電圧発生回路（２）と、 前記複数のブロックの各々に対応して配設され、前記複
数の高電圧配線と前記高電圧発生回路との間にそれぞれ
接続された複数の高電圧供給回路（41〜4k）とを具備
し、 該複数の高電圧供給回路の各個は、 リーク用テスト信号（TS）に応答して、対応するブロッ
クの高電圧配線を所定の電位（VCC）に立ち上げる手段
（30）と、 前記対応するブロックの高電圧配線の電位を検知して、
該高電圧配線の電位が前記所定の電位（VCC）に保持さ
れている場合には前記高電圧発生回路から該高電圧配線
へ前記高電圧（VHH）を供給し、該高電圧配線が放電状
態にある場合には該高電圧（VHH）の供給を停止する手
段（31）とを有することを特徴とする不揮発性メモリ装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23365187A JP2645417B2 (ja) | 1987-09-19 | 1987-09-19 | 不揮発性メモリ装置 |
| US07/247,130 US4878203A (en) | 1987-09-19 | 1988-09-19 | Semiconductor non-volatile memory with cut-off circuit when leakage occurs |
| EP88308666A EP0309180B1 (en) | 1987-09-19 | 1988-09-19 | Semiconductor non-volatile memory device |
| DE8888308666T DE3878370T2 (de) | 1987-09-19 | 1988-09-19 | Nichtfluechtige halbleiterspeicheranordnung. |
| KR1019880012101A KR910007436B1 (ko) | 1987-09-19 | 1988-09-19 | 반도체 비휘발성 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23365187A JP2645417B2 (ja) | 1987-09-19 | 1987-09-19 | 不揮発性メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6478493A JPS6478493A (en) | 1989-03-23 |
| JP2645417B2 true JP2645417B2 (ja) | 1997-08-25 |
Family
ID=16958385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23365187A Expired - Lifetime JP2645417B2 (ja) | 1987-09-19 | 1987-09-19 | 不揮発性メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4878203A (ja) |
| EP (1) | EP0309180B1 (ja) |
| JP (1) | JP2645417B2 (ja) |
| KR (1) | KR910007436B1 (ja) |
| DE (1) | DE3878370T2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315547A (en) * | 1988-07-11 | 1994-05-24 | Hitachi, Ltd. | Nonvolatile semiconductor memory device with selective tow erasure |
| US5844842A (en) * | 1989-02-06 | 1998-12-01 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| EP0617363B1 (en) * | 1989-04-13 | 2000-01-26 | SanDisk Corporation | Defective cell substitution in EEprom array |
| JPH07114077B2 (ja) * | 1989-06-01 | 1995-12-06 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JPH0778994B2 (ja) * | 1989-10-11 | 1995-08-23 | 三菱電機株式会社 | 半導体記憶装置 |
| KR940005695B1 (ko) * | 1990-12-19 | 1994-06-22 | 삼성전자 주식회사 | 불휘발성 기억소자의 로우 디코더 회로 |
| US5491658A (en) * | 1991-02-13 | 1996-02-13 | Texas Instruments Incorporated | Column decoder for virtual ground memory array |
| KR950011965B1 (ko) * | 1992-02-19 | 1995-10-12 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
| JP2795074B2 (ja) * | 1992-07-16 | 1998-09-10 | 日本電気株式会社 | ダイナミックｒａｍ |
| KR100208034B1 (ko) * | 1996-12-27 | 1999-07-15 | 윤종용 | 백업 밧테리가 없는 팩시밀리의 활동관리 방법 |
| KR100320610B1 (ko) * | 1997-12-24 | 2002-04-22 | 박종섭 | 반도체메모리장치 |
| US6459645B2 (en) | 1999-09-30 | 2002-10-01 | Intel Corporation | VPX bank architecture |
| JP3998908B2 (ja) | 2000-10-23 | 2007-10-31 | 松下電器産業株式会社 | 不揮発性メモリ装置 |
| US7149114B2 (en) * | 2004-03-17 | 2006-12-12 | Cypress Semiconductor Corp. | Latch circuit and method for writing and reading volatile and non-volatile data to and from the latch |
| US8072834B2 (en) * | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
| US7821859B1 (en) | 2006-10-24 | 2010-10-26 | Cypress Semiconductor Corporation | Adaptive current sense amplifier with direct array access capability |
| US7859906B1 (en) | 2007-03-30 | 2010-12-28 | Cypress Semiconductor Corporation | Circuit and method to increase read margin in non-volatile memories using a differential sensing circuit |
| US7881118B2 (en) * | 2007-05-25 | 2011-02-01 | Cypress Semiconductor Corporation | Sense transistor protection for memory programming |
| US9159425B2 (en) | 2013-11-25 | 2015-10-13 | Stmicroelectronics International N.V. | Non-volatile memory with reduced sub-threshold leakage during program and erase operations |
Family Cites Families (11)
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|---|---|---|---|---|
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| GB2094086B (en) * | 1981-03-03 | 1985-08-14 | Tokyo Shibaura Electric Co | Non-volatile semiconductor memory system |
| US4673829A (en) * | 1982-02-08 | 1987-06-16 | Seeq Technology, Inc. | Charge pump for providing programming voltage to the word lines in a semiconductor memory array |
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| JPS59201298A (ja) * | 1983-04-27 | 1984-11-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4630238A (en) * | 1983-10-14 | 1986-12-16 | Fujitsu Limited | Semiconductor memory device |
| JPS60131698A (ja) * | 1983-12-20 | 1985-07-13 | Nec Corp | アドレスデコ−ド回路 |
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| JPS61227300A (ja) * | 1985-03-29 | 1986-10-09 | Yokogawa Electric Corp | 電気的に変更可能なｒｏｍへの書込み方法 |
| JPS61246995A (ja) * | 1985-04-24 | 1986-11-04 | Fujitsu Ltd | 不揮発性ランダムアクセスメモリ装置 |
-
1987
- 1987-09-19 JP JP23365187A patent/JP2645417B2/ja not_active Expired - Lifetime
-
1988
- 1988-09-19 EP EP88308666A patent/EP0309180B1/en not_active Expired - Lifetime
- 1988-09-19 US US07/247,130 patent/US4878203A/en not_active Expired - Lifetime
- 1988-09-19 KR KR1019880012101A patent/KR910007436B1/ko not_active IP Right Cessation
- 1988-09-19 DE DE8888308666T patent/DE3878370T2/de not_active Expired - Fee Related
Also Published As
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| KR910007436B1 (ko) | 1991-09-26 |
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| EP0309180B1 (en) | 1993-02-10 |
| DE3878370T2 (de) | 1993-06-03 |
| EP0309180A2 (en) | 1989-03-29 |
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