JPS60131698A - アドレスデコ−ド回路 - Google Patents
アドレスデコ−ド回路Info
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- JPS60131698A JPS60131698A JP58240304A JP24030483A JPS60131698A JP S60131698 A JPS60131698 A JP S60131698A JP 58240304 A JP58240304 A JP 58240304A JP 24030483 A JP24030483 A JP 24030483A JP S60131698 A JPS60131698 A JP S60131698A
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- node
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は各種半導体メモリのアドレスデコード回路、特
に不揮発性メモリを用いたアドレスデコード回路に関す
る。
に不揮発性メモリを用いたアドレスデコード回路に関す
る。
（従来技術）
第１図は従来のアドレスデコード回路の一例の要部を示
す回路図である。入カゲ−１・を形成するエンハンスメ
ントｎチャネル２１Ｍ０８）ランジスタ（以下、ＥＭＯ
８Ｔという。） Ｑ＋ ＋ Ｑ２ ＋ Ｑｓ・・・。
す回路図である。入カゲ−１・を形成するエンハンスメ
ントｎチャネル２１Ｍ０８）ランジスタ（以下、ＥＭＯ
８Ｔという。） Ｑ＋ ＋ Ｑ２ ＋ Ｑｓ・・・。
Ｑｎのゲートに接続されるアドレス信号Ａ４ ＨＡ１
。
。
えスイッチＳＩ ＊ Ｓｔ ｒ ８３ ＋・・・・Ｓｎ
で切替えているが、従来この部分にはコンタクト切替え
が用いられ、製造工程中にマスク配線により所定の接続
がなれる。第１図の回路では、ＥＭＯＳ Ｔ （Ｑｔ〜
Ｑｎ ）ｎ個のＥＭＯ８Ｔの入力レベルがすべてローレ
ベルの場合のみ、節点Ｎ１がハイレベルになり、インバ
ータエ、を介してワード線あるいはビット線である節点
Ｎ２がハイレベルになり、特定のワード線あるいはビッ
ト線が選択される。従って、コンタクト切替えでＦｉ
Ｍ ０ Ｓ Ｔ Ｑ ＋ 〜Ｑ ｎのｎ（ｌｆｆｉＥＭ
０８Ｔに接続されるアドレス信号の相補論理をｇＪ臂え
ることにより、２ 本のワード線、あるいはビット線の
うち特定の一本を選択することが可能である。
で切替えているが、従来この部分にはコンタクト切替え
が用いられ、製造工程中にマスク配線により所定の接続
がなれる。第１図の回路では、ＥＭＯＳ Ｔ （Ｑｔ〜
Ｑｎ ）ｎ個のＥＭＯ８Ｔの入力レベルがすべてローレ
ベルの場合のみ、節点Ｎ１がハイレベルになり、インバ
ータエ、を介してワード線あるいはビット線である節点
Ｎ２がハイレベルになり、特定のワード線あるいはビッ
ト線が選択される。従って、コンタクト切替えでＦｉ
Ｍ ０ Ｓ Ｔ Ｑ ＋ 〜Ｑ ｎのｎ（ｌｆｆｉＥＭ
０８Ｔに接続されるアドレス信号の相補論理をｇＪ臂え
ることにより、２ 本のワード線、あるいはビット線の
うち特定の一本を選択することが可能である。
なお、第１図においてＱｏは抵抗用のディプレッジ冒ン
ｎチャネル型ＭＯ８）ランジスタ（以下、ＤＭＯ８Ｔと
いう。）である。
ｎチャネル型ＭＯ８）ランジスタ（以下、ＤＭＯ８Ｔと
いう。）である。
上記のように、従来のアドレスデコード回路は、特定の
アドレス信号が一対一に対応し７ている特定のワード線
を選択するようにマスク上に決定されているため、ユー
ザがアドレス信号と選択するワード線の組合わせを任意
に再定義することが不可能であった。そのため各種の読
出し専用メモリ（以下、ＲＯＭという。）１において、
格納されているデータをユーザの便宜に合致したアドレ
ス信号で読出すことができなかった。又従来のアドレス
デコード回路では、入力されるアドレス信号は常に特定
のワード線を選択するため、ユーザが特定のワード線の
選択、非選択の状態を設定することができず、データの
機密保護が要求される場合に問題であった。又、従来不
良ビットの救済を行なう目的でチップに組込まれる元長
回路は、アドレスデコード回路のアクセス速度より遅く
なるため、アクセス速度高速化の妨げになっており、更
に従来の兜長回路は製造時に発生した不良ビットを救済
するものであり、ユーザの使用中に発生する不良ビット
の救済は不可能だった。
アドレス信号が一対一に対応し７ている特定のワード線
を選択するようにマスク上に決定されているため、ユー
ザがアドレス信号と選択するワード線の組合わせを任意
に再定義することが不可能であった。そのため各種の読
出し専用メモリ（以下、ＲＯＭという。）１において、
格納されているデータをユーザの便宜に合致したアドレ
ス信号で読出すことができなかった。又従来のアドレス
デコード回路では、入力されるアドレス信号は常に特定
のワード線を選択するため、ユーザが特定のワード線の
選択、非選択の状態を設定することができず、データの
機密保護が要求される場合に問題であった。又、従来不
良ビットの救済を行なう目的でチップに組込まれる元長
回路は、アドレスデコード回路のアクセス速度より遅く
なるため、アクセス速度高速化の妨げになっており、更
に従来の兜長回路は製造時に発生した不良ビットを救済
するものであり、ユーザの使用中に発生する不良ビット
の救済は不可能だった。
すなわち、従来のアドレスデコード回路には、その選択
するワード線あるいはビット線があらかじめ特定化され
ているため、上記のような種々の欠点があった。
するワード線あるいはビット線があらかじめ特定化され
ているため、上記のような種々の欠点があった。
（発明の目的）
本発明の目的は、上記の欠点を除去することにより、任
意のアドレス信号で任意のアドレス線あるいはビット線
の選択を可能とし、特定のワード線あるいはビット線を
選択不可能にすることのできるユーザの使用に適合した
アドレスデコード回路を提供することにある。
意のアドレス信号で任意のアドレス線あるいはビット線
の選択を可能とし、特定のワード線あるいはビット線を
選択不可能にすることのできるユーザの使用に適合した
アドレスデコード回路を提供することにある。
本発明のアドレスデコード回路は、電気的書替え可能な
不揮発性メモリ（以下、ＥＥＦＲＯＭという。）を含み
該Ｅ、ＥＰＲ０）４ ＩＩの物理的情報に応じワード線
あるいはビット線の選択を行なう選択回路と、前記ＢＢ
ＦＲＯＭの物理的情報に応じ特定のワード線あるいはビ
ット線を選択不可能とする選択禁止回路と、前記ＥＥＦ
ＲＯＭに情報をプログラムするプログラム設定回路を含
むことから構成される。
不揮発性メモリ（以下、ＥＥＦＲＯＭという。）を含み
該Ｅ、ＥＰＲ０）４ ＩＩの物理的情報に応じワード線
あるいはビット線の選択を行なう選択回路と、前記ＢＢ
ＦＲＯＭの物理的情報に応じ特定のワード線あるいはビ
ット線を選択不可能とする選択禁止回路と、前記ＥＥＦ
ＲＯＭに情報をプログラムするプログラム設定回路を含
むことから構成される。
（実施例）
以下、本発明の■施例について図面を多照］−て説明す
る。
る。
第２図は本発明の一実施例の要部を示す回路図、第３図
、第４図はその部分詳細回路Ｍで、第３図は単位の選択
回路、第４図はプログラム設定回路である。
、第４図はその部分詳細回路Ｍで、第３図は単位の選択
回路、第４図はプログラム設定回路である。
本実施例は、Ｐｒ、ＥＰＲＯＭを含みこのＥＥＰＲＯＭ
の物理的情報に応じワード線あるいはビット線の選択を
行なう単位の選択回路１−１．１−２・・・、１−ｎか
らなる選択回路１と、前記ＥＢＰＲＯＭの物理的情報に
応じ特定のワード線を選択不可能とする選択禁止回路２
と、前記ＥＥＥｌｋ１３Ｍに情報をプログラムするプロ
グラム設定回路３を含むことから構成される。なお本実
施例はワード線の選択を行なうＸ デコーダについて、
本発明を適用したものである。
の物理的情報に応じワード線あるいはビット線の選択を
行なう単位の選択回路１−１．１−２・・・、１−ｎか
らなる選択回路１と、前記ＥＢＰＲＯＭの物理的情報に
応じ特定のワード線を選択不可能とする選択禁止回路２
と、前記ＥＥＥｌｋ１３Ｍに情報をプログラムするプロ
グラム設定回路３を含むことから構成される。なお本実
施例はワード線の選択を行なうＸ デコーダについて、
本発明を適用したものである。
まず、第３図に示す単位の選択回路１−１について説明
する。この整位の退択回１１ｉｓ １−１は、第１図の
従来回路の切替スイッテＳ、の部分をＥＥＰＲＯＭセル
Ｑ＋ｔを用いた切替え回路で実現しＤλ４０ Ｓ Ｔ
Ｑ、 、のソース及びゲートは節点ＮＩ、にドレインは
電源ＶＣＣ’！Ｌ 、 ＥＭｏ Ｓ Ｔ Ｑ１３のソー
スは接地電位にゲートは節点Ｎ１４に、ｌ）ＭＯＳ Ｔ
Ｑ、４のソース及びゲートは節点ＮＩ４にドレイン電
ＭＶｃｃに、ＥＭＯＳ Ｔ Ｑ＋ ｅのソースはアドレ
ス信号Ａ１にゲートは節点ＮＩ３ニドレイ７＆を節点ｆ
’Ｊ、、 ＶＣ，ＥＭＯ８ＴＱ、６のソースはアドレス
体力Ａ１にゲートは節点Ｎ、４Ｖｃドｖ４ンｋｌｉＮ６
点Ｎ、、ＩＣ１Ｉ）ＭＯＳ Ｔ Ｑ、＋ ７ ノ７一ス
及びグー１卜は節点Ｎ、１にドレインは寛ｉＮ、Ｖｃｃ
に、それぞれ接続されろことででき℃いる。
する。この整位の退択回１１ｉｓ １−１は、第１図の
従来回路の切替スイッテＳ、の部分をＥＥＰＲＯＭセル
Ｑ＋ｔを用いた切替え回路で実現しＤλ４０ Ｓ Ｔ
Ｑ、 、のソース及びゲートは節点ＮＩ、にドレインは
電源ＶＣＣ’！Ｌ 、 ＥＭｏ Ｓ Ｔ Ｑ１３のソー
スは接地電位にゲートは節点Ｎ１４に、ｌ）ＭＯＳ Ｔ
Ｑ、４のソース及びゲートは節点ＮＩ４にドレイン電
ＭＶｃｃに、ＥＭＯＳ Ｔ Ｑ＋ ｅのソースはアドレ
ス信号Ａ１にゲートは節点ＮＩ３ニドレイ７＆を節点ｆ
’Ｊ、、 ＶＣ，ＥＭＯ８ＴＱ、６のソースはアドレス
体力Ａ１にゲートは節点Ｎ、４Ｖｃドｖ４ンｋｌｉＮ６
点Ｎ、、ＩＣ１Ｉ）ＭＯＳ Ｔ Ｑ、＋ ７ ノ７一ス
及びグー１卜は節点Ｎ、１にドレインは寛ｉＮ、Ｖｃｃ
に、それぞれ接続されろことででき℃いる。
なお、ここで用いているＥＥＰ Ｒ０ＭセルＱｌｌは、
フローテインクゲート型Ｆ’−Ｎトンネル注入型であり
、書込み・消去時に醍用°「る薄い敗化ｊ換溝造を有す
る部分（図中の書込み・消去用ドレインＧｌ、書込み・
消去用開側ゲートＧ、の部分。）と、読出し時に使用す
るトランジスタ構造部分（図中のソースＳ、開側ゲート
ＧｏｔドレインＤｏの部外）が分離したものを用いてい
る。ＥＥＦＲＯＭセルＱ＋ｔは、フローティングゲート
（図中のＦ（））に正孔が注入されている状態ではＤＭ
Ｏ８Ｔとして動作し、逆に電子が注入されている状態で
は、しきい値電圧が高い８ＭＯ８Ｔとして動作する。従
ってＥＥＰＲＯＭセルＱ＋＋はその制（財）ゲ−）Ｇｏ
をｏｖに保つことで、前者の場合はオン、後者の場合は
オフに対応する。なお書込み・消去動作については後で
第４図を用いて詳述する。
フローテインクゲート型Ｆ’−Ｎトンネル注入型であり
、書込み・消去時に醍用°「る薄い敗化ｊ換溝造を有す
る部分（図中の書込み・消去用ドレインＧｌ、書込み・
消去用開側ゲートＧ、の部分。）と、読出し時に使用す
るトランジスタ構造部分（図中のソースＳ、開側ゲート
ＧｏｔドレインＤｏの部外）が分離したものを用いてい
る。ＥＥＦＲＯＭセルＱ＋ｔは、フローティングゲート
（図中のＦ（））に正孔が注入されている状態ではＤＭ
Ｏ８Ｔとして動作し、逆に電子が注入されている状態で
は、しきい値電圧が高い８ＭＯ８Ｔとして動作する。従
ってＥＥＰＲＯＭセルＱ＋＋はその制（財）ゲ−）Ｇｏ
をｏｖに保つことで、前者の場合はオン、後者の場合は
オフに対応する。なお書込み・消去動作については後で
第４図を用いて詳述する。
ＢＥＦＲＯＭセルＱ＋ｔがオンのときは、節点Ｎ１１ｌ
がローレベルとなり、ＥＭＯ８Ｔ Ｑ＋ｓ 、Ｑｌｓが
オフ、１１点Ｎ＋４はハイレベルでＥＭＯＳ Ｔ Ｑｌ
ａがオンとなり、節点Ｎ、、 Ｋはアドレス信号Ａ、が
接続される。
がローレベルとなり、ＥＭＯ８Ｔ Ｑ＋ｓ 、Ｑｌｓが
オフ、１１点Ｎ＋４はハイレベルでＥＭＯＳ Ｔ Ｑｌ
ａがオンとなり、節点Ｎ、、 Ｋはアドレス信号Ａ、が
接続される。
反対に、ＥＥＰＲＯＭセルＱ１１がオフのときは、節点
Ｎ１．がハイレベルとなり、ＢＭＯＳ Ｔ Ｑｌａ 、
Ｑｔｓがオン、節点Ｎ、４はローレベルでＢ Ｍ ＯＳ
Ｔ Ｑｒ ａがオフとなり、節点Ｎｌｌにはアドレス
信号Ａ、が接続される。
Ｎ１．がハイレベルとなり、ＢＭＯＳ Ｔ Ｑｌａ 、
Ｑｔｓがオン、節点Ｎ、４はローレベルでＢ Ｍ ＯＳ
Ｔ Ｑｒ ａがオフとなり、節点Ｎｌｌにはアドレス
信号Ａ、が接続される。
すなわち、この基本の選択回ＷＩＩｉ−ｉによると、Ｅ
ＥＦＲＯＭセルに書込まれている物理的情報によってア
ドレス信号を選択することができる。
ＥＦＲＯＭセルに書込まれている物理的情報によってア
ドレス信号を選択することができる。
第２図中の選択回路１は、この基本の選択回路るいはビ
ット線）のうちの特定の一本を選択することかできる。
ット線）のうちの特定の一本を選択することかできる。
次に、第２図中の選択禁止回路２について説明する。こ
の選択禁止回路２は、ＥＢＰＲＯＭセルＱ２１のソース
及びゲートは接地電位に、ドレインはゲートがチップイ
ネーブル信号ＣＥにドレインが節点Ｎ１１に接続された
ＥＭＯＳ ＴＱｔｗのソースにそれぞれ接続されること
からできている。
の選択禁止回路２は、ＥＢＰＲＯＭセルＱ２１のソース
及びゲートは接地電位に、ドレインはゲートがチップイ
ネーブル信号ＣＥにドレインが節点Ｎ１１に接続された
ＥＭＯＳ ＴＱｔｗのソースにそれぞれ接続されること
からできている。
Ｅ Ｍ ０ Ｓ Ｔ Ｑｌｎはチップイネーブル信号Ｃ
Ｅによりオン・オフし、パワーダウン時の消費を流低減
の目的で入れられ、ＥＥＦＲＯＭセルＱ２１ カオフで
ワード線選択可能、オンで節点ＮＩｌが常にローレベル
になりワード線の選択不可能となる。
Ｅによりオン・オフし、パワーダウン時の消費を流低減
の目的で入れられ、ＥＥＦＲＯＭセルＱ２１ カオフで
ワード線選択可能、オンで節点ＮＩｌが常にローレベル
になりワード線の選択不可能となる。
次に、第４図のプログラム設定回路３につし・て説明す
る。ＥＲＰＲＯＭセルＱ目のソース及びゲートは接地電
位にドレインは節点Ｎｔａに（第３図）書込み消去用ゲ
ートＧｌは節点Ｎ、４に書込み・消去用ドレインＤ１は
節点Ｎ８，１に、ＥＭＯＳ ＴＱｉｐ。
る。ＥＲＰＲＯＭセルＱ目のソース及びゲートは接地電
位にドレインは節点Ｎｔａに（第３図）書込み消去用ゲ
ートＧｌは節点Ｎ、４に書込み・消去用ドレインＤ１は
節点Ｎ８，１に、ＥＭＯＳ ＴＱｉｐ。
のソースは節点Ｎ１．にゲートは節点Ｎ１．にドレイン
は書込み・消去電圧端子Ｐに、ＥＭＯ８ＴＱｉｐｌのソ
ースは節点Ｎ１６．にゲートは節点ＮＩＢに、卜゛レイ
ンはデータ入力瓦に、節点Ｎ１．はＸサブデコーダ４の
出力線ｉにそれぞれ接続され、同様にし７ＥＥＰＲＯＭ
セルＱ１２．・・・、Ｑｌｎが接続されてできている。
は書込み・消去電圧端子Ｐに、ＥＭＯ８ＴＱｉｐｌのソ
ースは節点Ｎ１６．にゲートは節点ＮＩＢに、卜゛レイ
ンはデータ入力瓦に、節点Ｎ１．はＸサブデコーダ４の
出力線ｉにそれぞれ接続され、同様にし７ＥＥＰＲＯＭ
セルＱ１２．・・・、Ｑｌｎが接続されてできている。
ここで、Ｘサブデコーダ４は ２ｎ個のＸデコーダ単位
（ブロック）から１個のＸデコーダ単位（ブロック）を
選択する。Ｘサブデコーダ４０入力はｎ個のアドレス信
号Ａ！〜Ａｉ＋ｎ−１で、その構成は通常のＸデコーダ
同様なものである。Ｘサブデコーダ４が人力を受付ける
のはアドレス１ム号Ａ１−Ａ１＋ｎ−１以外の特定のア
ドレスピン［’ｆＴＬレベルより高い第３のレベル（９
Ｖ〜１５Ｖ）が入力されたときのみであり、こり開側は
メモリシステム内の制糾回路１２（第６図参照）からの
制（財）信号φｃｉによって行なわれる。
（ブロック）から１個のＸデコーダ単位（ブロック）を
選択する。Ｘサブデコーダ４０入力はｎ個のアドレス信
号Ａ！〜Ａｉ＋ｎ−１で、その構成は通常のＸデコーダ
同様なものである。Ｘサブデコーダ４が人力を受付ける
のはアドレス１ム号Ａ１−Ａ１＋ｎ−１以外の特定のア
ドレスピン［’ｆＴＬレベルより高い第３のレベル（９
Ｖ〜１５Ｖ）が入力されたときのみであり、こり開側は
メモリシステム内の制糾回路１２（第６図参照）からの
制（財）信号φｃｉによって行なわれる。
Ｘサブデコーダ４により特定出力線ｉを選択し、初期設
定としてＥＥｐＲｏＭセルＱ■〜Ｑｉｎヲオフ状態とす
る。すなわち、データ人力１＋、〜Ｄｎを全部ローレベ
ルに、曹込・消去電圧端子ＰｌＣ書込み・消去電圧ＶＰ
Ｐとして＝’を圧を印加すると、ＩＷＯ８ＴＱｉｐｏ及
びＱｉｐ１〜Ｑｉｐｎはオンとなり、ＨＥＰｒ＜ＯＭセ
ルＱｉｔ ”Ｑｉｎの曹込み・消去ドレインＤ、はロー
レベル、曹込み・消去ゲートＧ、には高電圧が印加され
、７０−テイングゲートＦＧには′電子が注入されるの
で、ＥＥＩＯＭセルＱｉｔ〜Ｑｉｎはオフ状態となる。
定としてＥＥｐＲｏＭセルＱ■〜Ｑｉｎヲオフ状態とす
る。すなわち、データ人力１＋、〜Ｄｎを全部ローレベ
ルに、曹込・消去電圧端子ＰｌＣ書込み・消去電圧ＶＰ
Ｐとして＝’を圧を印加すると、ＩＷＯ８ＴＱｉｐｏ及
びＱｉｐ１〜Ｑｉｐｎはオンとなり、ＨＥＰｒ＜ＯＭセ
ルＱｉｔ ”Ｑｉｎの曹込み・消去ドレインＤ、はロー
レベル、曹込み・消去ゲートＧ、には高電圧が印加され
、７０−テイングゲートＦＧには′電子が注入されるの
で、ＥＥＩＯＭセルＱｉｔ〜Ｑｉｎはオフ状態となる。
次に、特定ＥＥＦＲＯＭセル（例えばＥｇｐｐｏＭＱｉ
ｌ）への書込み（ＥＩｉＰＲＯＭセルＱｉｔをオン状態
とする。）は、書込み・消去電圧端子Ｐをローレベルに
保ち、データ人力り、のみを篩′電圧とすることＫより
行われる。すなわちこの場合ＶＣは、ＥＥＰＲＯＭセル
Ｑ ｉ １の書込み・消去ゲートＧ１がローレベル、書
込み・消去ドレインＤ、には高電圧が印加されるので、
フローディングゲートＦＧＫは正孔が注入され、ＥＥＰ
ＲＯＭセルＱ１□がオン状態となる。なおここで高電圧
の電圧値は一般にＥＥＰ Ｒ０Ｄ、ｉで用いられる電圧
値で、例えば２０〜２２■（標準値２２■）の値である
。
ｌ）への書込み（ＥＩｉＰＲＯＭセルＱｉｔをオン状態
とする。）は、書込み・消去電圧端子Ｐをローレベルに
保ち、データ人力り、のみを篩′電圧とすることＫより
行われる。すなわちこの場合ＶＣは、ＥＥＰＲＯＭセル
Ｑ ｉ １の書込み・消去ゲートＧ１がローレベル、書
込み・消去ドレインＤ、には高電圧が印加されるので、
フローディングゲートＦＧＫは正孔が注入され、ＥＥＰ
ＲＯＭセルＱ１□がオン状態となる。なおここで高電圧
の電圧値は一般にＥＥＰ Ｒ０Ｄ、ｉで用いられる電圧
値で、例えば２０〜２２■（標準値２２■）の値である
。
以上のようＶＣして、第２図に示した選択回路１及び選
択禁止回路２中のＥＥＰＲＯＭセルはこのプログラム設
定回路３により任意に設定側（財）することができる。
択禁止回路２中のＥＥＰＲＯＭセルはこのプログラム設
定回路３により任意に設定側（財）することができる。
第５図は本発明の他の実施例の要部を示す回路図である
。上記の一実施例においては、ＥＢＰＲＯＭセルとして
、書込入・消去用ドレインＤｏ及びゲートＧｏを備えた
ものについて説明したが、これは必ずしもこの上うなＥ
ＥＦＲＯＭセルによらなくとも、第５図に示すように通
常のＥＥＰＲＯＭセルＱｉｆに切馨え用のＥＭＯＳ Ｔ
Ｑｓｏ、Ｏ，ｓｔ 、Ｑｓｓ 、Ｑ１０を付加するこ
とで実現できる。すなわち、書込み・消去時には開側１
信号φ入をローレベルに、制（財）信号φＢをハイレベ
ルにするとＥＭＯ８ＴＱｓ＋ 、Ｑ３４ はオン、ＥＭ
ＯＳ Ｔ Ｑｓ＋ 、Ｑｓｓをニオ７となり第４図と
同様の回路になり、書込み・消去が行われる。一方胱出
し時には前と反対に、制御卸イｉ号φムをハルベル Ｑａ＋ ＋ Ｑｓａ はオン、ＥＭｏ Ｓ ＴＱ３２
、Ｑ３４はオフとなり、第３図と同・鐵の回路になり耽
出しが行なわれる。
。上記の一実施例においては、ＥＢＰＲＯＭセルとして
、書込入・消去用ドレインＤｏ及びゲートＧｏを備えた
ものについて説明したが、これは必ずしもこの上うなＥ
ＥＦＲＯＭセルによらなくとも、第５図に示すように通
常のＥＥＰＲＯＭセルＱｉｆに切馨え用のＥＭＯＳ Ｔ
Ｑｓｏ、Ｏ，ｓｔ 、Ｑｓｓ 、Ｑ１０を付加するこ
とで実現できる。すなわち、書込み・消去時には開側１
信号φ入をローレベルに、制（財）信号φＢをハイレベ
ルにするとＥＭＯ８ＴＱｓ＋ 、Ｑ３４ はオン、ＥＭ
ＯＳ Ｔ Ｑｓ＋ 、Ｑｓｓをニオ７となり第４図と
同様の回路になり、書込み・消去が行われる。一方胱出
し時には前と反対に、制御卸イｉ号φムをハルベル Ｑａ＋ ＋ Ｑｓａ はオン、ＥＭｏ Ｓ ＴＱ３２
、Ｑ３４はオフとなり、第３図と同・鐵の回路になり耽
出しが行なわれる。
第６図は、本実施例を一般のプログラムプル読出し専用
メモリシステムに応用した場合のブロック図である。１
１はアドレスバッファ、１２は開側１回路、１３はＸデ
コーダ、１４−Ｘサブデコーダ、１５９工Ｘデコーダ、
１６（工Ｉ１０バッファ、１７はＹセレクタ、１８ｆ！
メモリセルアレイである。
メモリシステムに応用した場合のブロック図である。１
１はアドレスバッファ、１２は開側１回路、１３はＸデ
コーダ、１４−Ｘサブデコーダ、１５９工Ｘデコーダ、
１６（工Ｉ１０バッファ、１７はＹセレクタ、１８ｆ！
メモリセルアレイである。
本応用例のメモリンステムだ，おいては、上記のＸザフ
゛デコーダ１４が付刀口されているので、Ｘデコーダ１
５のプログラムがｒｒ■能πなる。なおＸサブデコーダ
１４の動作・非動作は制画回路１２により制帥され、制
ｍ１１回Ｉ！８１２で）す、特定アドレス端子の第３の
レベル（９Ｖ〜１５ｖ）によるＸサブデコーダの動作制
阻及び書込み・消去制御１１１，チップイネーブル、ア
ウトプットイネーブルの開山１等が行なわれる。
゛デコーダ１４が付刀口されているので、Ｘデコーダ１
５のプログラムがｒｒ■能πなる。なおＸサブデコーダ
１４の動作・非動作は制画回路１２により制帥され、制
ｍ１１回Ｉ！８１２で）す、特定アドレス端子の第３の
レベル（９Ｖ〜１５ｖ）によるＸサブデコーダの動作制
阻及び書込み・消去制御１１１，チップイネーブル、ア
ウトプットイネーブルの開山１等が行なわれる。
以上説明したことから、これらの′＃．施例なメモリシ
ステムに適用すると下記の効果が得られることが分る。
ステムに適用すると下記の効果が得られることが分る。
（１） これらの実施例のアドレスデコード回路乞書看
え可能なプログラマブル読出し専用メモリ（ＥＰＲＯＭ
）Ｋ適用すると、メモリセル全体が冗長回路とみなせる
ため、従来のように冗長回路として特殊なものが必要な
くなり、又アクセス速度が特殊な冗長回路を用いたもの
に較べ高速化できる。更に従来のポリシリ・ヒーーズ等
の冗長回路を用いたｇＦＲＯＭでは、実使用状態で発生
する不良ビットの救済はできないが、本実施例を用いた
ＥＰＲＯＭでは市場に出てから発生する不良ビットの救
済が容易に行なえる。
え可能なプログラマブル読出し専用メモリ（ＥＰＲＯＭ
）Ｋ適用すると、メモリセル全体が冗長回路とみなせる
ため、従来のように冗長回路として特殊なものが必要な
くなり、又アクセス速度が特殊な冗長回路を用いたもの
に較べ高速化できる。更に従来のポリシリ・ヒーーズ等
の冗長回路を用いたｇＦＲＯＭでは、実使用状態で発生
する不良ビットの救済はできないが、本実施例を用いた
ＥＰＲＯＭでは市場に出てから発生する不良ビットの救
済が容易に行なえる。
（２）これらの実施例のアドレスデコード回路を用いた
マスクＲＯＭでは、ユーザーがワード線あるいはビット
線単位でデータの交換が行なえるため、希望するデータ
を希望するアドレスでアクセス呼労す璽供することが可
能になる。
マスクＲＯＭでは、ユーザーがワード線あるいはビット
線単位でデータの交換が行なえるため、希望するデータ
を希望するアドレスでアクセス呼労す璽供することが可
能になる。
（３） ワード譚牢ブあるいはビット鹿市が毎にある選
択不可能セルをすべてオンにし選択不可能にすることで
、メモリ内容が読出せなくなり、機密保議が行なえる。
択不可能セルをすべてオンにし選択不可能にすることで
、メモリ内容が読出せなくなり、機密保議が行なえる。
機密保護の解除はユーザが任意に設定するフォーマット
で再びデコーダをプログラムすることで行なえる。
で再びデコーダをプログラムすることで行なえる。
なお、以上の説明においては、ＭＯＳトランジスタとし
てｎチャネル型を用いたけれども。］〕チャネル型につ
いても同．泳であり、より一般的には絶縁ゲート型電界
効果トランジスタ全般について同様である。
てｎチャネル型を用いたけれども。］〕チャネル型につ
いても同．泳であり、より一般的には絶縁ゲート型電界
効果トランジスタ全般について同様である。
又、以上の説明はワード線を選択するＸデコーダについ
て行なったけれども、ピット線を選択するＸデコーダに
ついても同１＊である。
て行なったけれども、ピット線を選択するＸデコーダに
ついても同１＊である。
（発明の効果）
以上、詳細に説明したとおり、本発明のアドレスデコー
ド回路は上記の構成を有しているので、任意のアドレス
信号で任意のアドレス線あるいはピット線を選択可能と
し、特定のワード線あるいはビット線を選択不可能にす
ることができるという効果を有している。従って本発明
を適用することにより、特殊な冗長回路が不必要で高速
化で？こと、実使用状態で不良ビットの救済ができるこ
と、機密保持が可能になること等のユーザの使用に適合
したメモリシステムが得られる。
ド回路は上記の構成を有しているので、任意のアドレス
信号で任意のアドレス線あるいはピット線を選択可能と
し、特定のワード線あるいはビット線を選択不可能にす
ることができるという効果を有している。従って本発明
を適用することにより、特殊な冗長回路が不必要で高速
化で？こと、実使用状態で不良ビットの救済ができるこ
と、機密保持が可能になること等のユーザの使用に適合
したメモリシステムが得られる。
第１図は従来のアドレスデコード回路の一例の要部を示
す回路図、第２図は本さし明の一実施例の要部を示す回
路図、第３図及び第４図はその部分詳細回路図、第５図
は本発明の他の実軸例の要部を示す回路図、第６図は本
発明のアドレスデコード回路を用いたプログラマブル読
出し専用メモリを示すブロック図である。 １・・・・・・選択回路、１−１．１−２．・・・、１
−ｎ・・・・・・単位の選択Ｉｏｌ路、２・・・・・・
選択系化回路、３・・・・・・プログラム設定回路、４
・・・・・・Ｘサブデコーダ、１１・・°・・・アドレ
スバッファ、１２・・・・・・制御回路、１３・・・・
・・Ｘデコーダ、１４・・・・・・Ｘサブデコーダ、１
５・・・・・・Ｘデコーダ、１６・・・・・・Ｉ１０バ
ッファ、１７・・・・・・Ｙセレクタ、１８・・・・・
・メモリセルアレイ、ＡＩ、入１．Ａ２．入２＋Ａ３＋
ＡＩｌ ・−・ｌＡｎ、Ａｎ・・・・・・アドレス信号
、ＣＥ・・・・・・チップイネーブル信号、Ｌｌ、 ！
Ｄ２ ＋ ・・’＋ Ｄｎ ＋ ＤＩＮ ・”−デー
タ入力、Ｄ ＯＵＴ・・・・・・データ出力、Ｉ、 、
Ｉ、、−°”゛イ′バータ・ｉ＋１＋１・・・・・・
出力線、Ｎ ＋ ＋ Ｎ ２ ＋ Ｎ１１〜Ｎ、、 、
Ｎ、、、 。 Ｐｌ、。 Ｎｌｌ＋・・・Ｎ、、ｎ・・・・・・節点、・・・書込
み・消去電圧端子、Ｑｓ ＋ Ｑｔ ＋ Ｑｓ ＋ ”
’ Ｑｎ ＋Ｑ＋ｓ ＋ Ｑｓｓ ＋Ｑ＋ｅ ｒ Ｑｔ
２ ＊ Ｑ３、〜Ｑｓ４＋ Ｑｉｐｏ、Ｑｉｐｘ 、
・・・＋ Ｑｉｐｎ・・・・・・エンハンスメントｎチ
ャネル型Ｍ０Ｓトランジスタ、Ｑｏ ＋ Ｑｓｓ ＋
Ｑｔ４ ＋ Ｑ□・・・・・・ディプレッショ可能な不
揮発性メモリセル、８＋ ｒ Ｓｔ ＋ Ｓｓ ＊・・
・。 ８、・・・・・・切替えスイッチ、ＶＣＣ・・・・・・
電源、ＶＰＰ・・・・・・書込み・消去電圧、φえ、φ
Ｂ、φｃｉ・・・・・・制（財）信号。 代理人 弁理士 内 原 晋／Ｉｉ−，，−）Ｖｃ（ ｔ Ｓ 図 １４ ７５ 冥 ６ 図
す回路図、第２図は本さし明の一実施例の要部を示す回
路図、第３図及び第４図はその部分詳細回路図、第５図
は本発明の他の実軸例の要部を示す回路図、第６図は本
発明のアドレスデコード回路を用いたプログラマブル読
出し専用メモリを示すブロック図である。 １・・・・・・選択回路、１−１．１−２．・・・、１
−ｎ・・・・・・単位の選択Ｉｏｌ路、２・・・・・・
選択系化回路、３・・・・・・プログラム設定回路、４
・・・・・・Ｘサブデコーダ、１１・・°・・・アドレ
スバッファ、１２・・・・・・制御回路、１３・・・・
・・Ｘデコーダ、１４・・・・・・Ｘサブデコーダ、１
５・・・・・・Ｘデコーダ、１６・・・・・・Ｉ１０バ
ッファ、１７・・・・・・Ｙセレクタ、１８・・・・・
・メモリセルアレイ、ＡＩ、入１．Ａ２．入２＋Ａ３＋
ＡＩｌ ・−・ｌＡｎ、Ａｎ・・・・・・アドレス信号
、ＣＥ・・・・・・チップイネーブル信号、Ｌｌ、 ！
Ｄ２ ＋ ・・’＋ Ｄｎ ＋ ＤＩＮ ・”−デー
タ入力、Ｄ ＯＵＴ・・・・・・データ出力、Ｉ、 、
Ｉ、、−°”゛イ′バータ・ｉ＋１＋１・・・・・・
出力線、Ｎ ＋ ＋ Ｎ ２ ＋ Ｎ１１〜Ｎ、、 、
Ｎ、、、 。 Ｐｌ、。 Ｎｌｌ＋・・・Ｎ、、ｎ・・・・・・節点、・・・書込
み・消去電圧端子、Ｑｓ ＋ Ｑｔ ＋ Ｑｓ ＋ ”
’ Ｑｎ ＋Ｑ＋ｓ ＋ Ｑｓｓ ＋Ｑ＋ｅ ｒ Ｑｔ
２ ＊ Ｑ３、〜Ｑｓ４＋ Ｑｉｐｏ、Ｑｉｐｘ 、
・・・＋ Ｑｉｐｎ・・・・・・エンハンスメントｎチ
ャネル型Ｍ０Ｓトランジスタ、Ｑｏ ＋ Ｑｓｓ ＋
Ｑｔ４ ＋ Ｑ□・・・・・・ディプレッショ可能な不
揮発性メモリセル、８＋ ｒ Ｓｔ ＋ Ｓｓ ＊・・
・。 ８、・・・・・・切替えスイッチ、ＶＣＣ・・・・・・
電源、ＶＰＰ・・・・・・書込み・消去電圧、φえ、φ
Ｂ、φｃｉ・・・・・・制（財）信号。 代理人 弁理士 内 原 晋／Ｉｉ−，，−）Ｖｃ（ ｔ Ｓ 図 １４ ７５ 冥 ６ 図
Claims (1)
- 電気的書替え可能な不揮発性メモリを含み該電気的書替
え可能な不揮発性メモリの物理的情報に応じワード線あ
るいはビット線の選択を行なう選択回路と、前記電気的
書替え可能な不揮発性メモリの物理的情報に応じ特定の
、ワード線あるいはビット線を選択不可能とする選択禁
止回路と、前記′電気的書替え５丁能な不揮発性メモリ
に情報をプログラムするプログラム設定回路を含むこと
を特徴とするアドレスデコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240304A JPS60131698A (ja) | 1983-12-20 | 1983-12-20 | アドレスデコ−ド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240304A JPS60131698A (ja) | 1983-12-20 | 1983-12-20 | アドレスデコ−ド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60131698A true JPS60131698A (ja) | 1985-07-13 |
| JPH0210520B2 JPH0210520B2 (ja) | 1990-03-08 |
Family
ID=17057464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58240304A Granted JPS60131698A (ja) | 1983-12-20 | 1983-12-20 | アドレスデコ−ド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60131698A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478493A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Nonvolatile memory device |
-
1983
- 1983-12-20 JP JP58240304A patent/JPS60131698A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478493A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Nonvolatile memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0210520B2 (ja) | 1990-03-08 |
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