JP2004199833A

JP2004199833A - 不揮発性半導体記憶装置の制御方法及び不揮発性半導体記憶装置

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Publication number: JP2004199833A
Application number: JP2002370272A
Authority: JP
Inventors: Takaaki Furuyama; 孝昭古山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-12-20
Filing date: 2002-12-20
Publication date: 2004-07-15

Abstract

【課題】ダイサイズを増大させることなく、読み出しデータの信頼性を向上させ得る不揮発性半導体記憶装置を提供する。
【解決手段】同一アドレスでアクセスされる複数のメモリセルＣ１，Ｃ２に同一データを書き込み、読み出し動作時には複数のメモリセルＣ１，Ｃ２から読み出したデータに基づいて読み出しデータRDを生成する。複数のメモリセルＣ１，Ｃ２から出力される複数のデータを１つのリードアンプ２で順次読み出し、リードアンプ２から順次出力される読み出しデータrdataを複数のラッチ回路４ａ，４ｂでラッチし、ラッチ回路４ａ，４ｂでラッチしたデータに基づいてデータ訂正処理を行う。
【選択図】図１２

Description

【０００１】
【発明の属する技術分野】
この発明は、小容量型の不揮発性半導体記憶装置に関するものである。
不揮発性半導体記憶装置は、他の半導体記憶装置と同様、高集積化及び大容量化が進む一方、携帯用電子機器では、記憶容量の少ない小容量型不揮発性半導体記憶装置の需要も多い。このような半導体記憶装置では、メモリセルのフローティングゲートに電子を注入してデータを保持する。そして、高い周囲温度での使用、あるいは書き換え回数の増大等、過酷な条件で使用されても、データ保持特性を維持する必要がある。小容量型不揮発性半導体記憶装置では、大容量型とは異なる観点でデータ保持特性の信頼性を向上させる必要がある。
【０００２】
【従来の技術】
不揮発性半導体記憶装置のデータの信頼性を向上させるための一手段として、複数のメモリセルに同一データを書き込むダブルセル構成の不揮発性半導体記憶装置が特許文献１に開示されている。
【０００３】
フローティングゲートとトンネル酸化膜とを用いた不揮発性メモリの場合、不良のほとんどは欠陥等によるトンネル酸化膜の弱い絶縁破壊によるものである。そして、絶縁破壊によりメモリセルのフローティングゲートとドレイン間にリーク電流が発生する場合には、当該セルにセル電流を流さないように、メモリセルを構成するトランジスタのしきい値及びセンスアンプの動作点を設定し、対となる他のメモリセルから読み出されるデータを正しいデータとして出力する。
【０００４】
このダブルセル方式は、メモリセルアレイの面積が２倍となるため、大容量型の半導体記憶装置では、ダイサイズの増大を招く。しかし、小容量型の不揮発性半導体記憶装置では、周辺回路の面積に比してメモリセルアレイの面積の割合が小さいため、メモリセルアレイの面積が２倍となっても、ダイサイズの増大は少ない。
【０００５】
従って、小容量の不揮発性半導体記憶装置では、ダブルセル方式とすることは、読み出しデータの信頼性向上を図る上で有用である。
また、特許文献１には同一データが書き込まれるセルのいずれもが不良となった場合にも、当該半導体記憶装置を救済するために、読み出し動作時にECC（エラー訂正コード）を使用したエラー訂正処理を行う構成も開示されている。
【０００６】
特許文献２では、DRAMにおいてダブルセル方式を採用した構成が開示されている。この構成では、いずれかのセルの充電電荷がしきい値を超えていれば当該セルからの読み出しデータを正しいデータとして選択して出力する構成が開示されている。
【０００７】
特許文献３及び特許文献４では、複数のメモリセルに同一データを書き込み、読み出し動作時にはそれらのメモリセルからの読み出しデータの多数決判定を行い、その判定結果を正しいデータとして出力する構成が開示されている。
【０００８】
特許文献５には、同一データが書き込まれたメモリセルからの読み出しデータを比較し、一致したらそのデータを正しいデータとして出力する構成が開示されている。
【０００９】
【特許文献１】
特開平１−２６４６９９
【特許文献２】
特開平９−１７１７８
【特許文献３】
特開平６−８３７１６
【特許文献４】
特開平９−１３４３１３
【特許文献５】
特開２００１−２２６５０
【００１０】
【発明が解決しようとする課題】
上記のような不揮発性半導体記憶装置では、例えばメモリセルにデータ「１」を書き込む場合、フローティングゲートにプラス電荷を充電し、データ「０」を書き込む場合、フローティングゲートにマイナス電荷を充電する。すなわち、電位０に対し対称な電位を充電することにより、データ「１」「０」を書き込んでいる。
【００１１】
ところが、このような書き込み方法では、図１４に示すように、長年の間にフローティングゲートの充電電荷がリークするとき、いずれのメモリセルにおいてもフローティングゲートの電位は０Ｖに近づいていく。
【００１２】
このため、リーク量が大きくなった場合には、データ「１」「０」のいずれのデータも読み出し難くなり、読み出しデータの信頼性を確保することができない。この結果、ダブルセル方式を採用したとしても、読み出しデータの信頼性を十分に確保することはできない。
【００１３】
また、読み出しデータの信頼性を確保するためにECC回路を搭載すると、周辺回路の面積を増大させることになる。これは、小容量の不揮発性半導体記憶装置では、ダイサイズの増大を招くという問題点がある。
【００１４】
読み出しデータの多数決判定を行うことにより、読み出しデータの信頼性を確保する構成では、同一データを少なくとも３つのメモリセルに書き込む必要があるため、メモリセルアレイの面積増大が著しい。
【００１５】
また、複数のメモリセルから読み出したデータが一致したとき、その一致データを正しい読み出しデータとして出力する構成では、正しいデータを出力することができない場合がある。
【００１６】
この発明の目的は、ダイサイズを増大させることなく、読み出しデータの信頼性を向上させ得る不揮発性半導体記憶装置を提供することにある。
【００１７】
【課題を解決するための手段】
同一アドレスでアクセスされる複数のメモリセルのフローティングゲートには、データ「１」及びデータ「０」を書き込むとき、電荷のリーク方向が同一方向となる異なる電位で書き込む。
【００１８】
また、複数のメモリセルから出力される複数のデータを１つのリードアンプで順次読み出し、前記リードアンプから順次出力される読み出しデータを複数のラッチ回路でラッチし、前記ラッチ回路でラッチしたデータに基づいてデータ訂正処理を行う。
【００１９】
また、データ訂正処理は、複数のメモリセルから読み出したデータの少なくともいずれかが、データ「１」若しくはデータ「０」に対応する電位絶対値の高いデータであるとき、そのデータを正データとして出力する。
【００２０】
また、データ訂正処理に基づいて誤データが検出されたとき、対応するメモリセルに対し正データを再書き込みする。
【００２１】
【発明の実施の形態】
図９〜図１１は、本発明のダブルセル方式におけるデータ書き込み方法と、読み出し動作時のデータ訂正方法の原理を示す。
【００２２】
書き込み動作（プログラム）時には、対をなすメモリセルに対し同一データを書き込む。この書き込み動作は、図１０に示すメモリセルにおいて、フローティングゲートFGにマイナス電荷を充電することにより行う。
【００２３】
そして、データ「１」を書き込む場合には、フローティングゲートを-3Vに充電し、データ「０」を書き込む場合には、フローティングゲートを0V近辺の電位、例えば-0.3V程度に充電する。
【００２４】
すなわち、データ「０」は略0V付近の負電圧とし、データ「１」はデータ「０」より絶対値(電位絶対値)の高い負電圧としている。
すると、図１１に示すように、読み出し動作時には、-3Vと0.3Vの中間電位をしきい値Ｖthとして読み出せば、データ「１」、「０」を読み出すことができる。
【００２５】
このような書き込み方法により、ダブルセルに書き込まれるデータ「１」、「０」は、充電電荷がリークするとき、いずれも負電位から0Vに向かって変化するようになる。
【００２６】
そして、データ「１」が書き込まれたダブルセルのフローティングゲートの電位をVcg1，Vcg2としたとき、一方のメモリセルのフローティングゲートの電荷がしきい値Ｖthより低電位であれば、データ「１」を正常に読み出せる。
【００２７】
すなわち、図１１に示すように、フローティングゲートの電位Vcg1が徐々に放電されて、その電位Vcg1がしきい値Ｖthより上昇しても、他方のメモリセルのフローティングゲートの電位Vcg2がしきい値Ｖthより低電位であれば、その電位Vcg2に基づいてデータ「１」を読み出し可能となる。
【００２８】
図９（ａ）〜（ｃ）は、上記のような読み出し動作を行うためのデータ訂正方法の原理を示す。ダブルセルの読み出しデータのＯＲ論理を読み出しデータとして出力する。
【００２９】
図９（ａ）に示すように、同一データが書き込まれたダブルセルの読み出しデータＤ１，Ｄ２がいずれも「０」であれば、読み出しデータとして「０」を出力する。
【００３０】
図９（ｂ）に示すように、同一データが書き込まれたダブルセルの読み出しデータＤ１，Ｄ２のいずれかが「１」であれば、読み出しデータとして「１」を出力する。
【００３１】
図９（ｃ）に示すように、同一データが書き込まれたダブルセルの読み出しデータＤ１，Ｄ２がいずれも「１」であれば、読み出しデータとして「１」を出力する。
【００３２】
このような動作により、データ「０」が書き込まれたダブルセルでは、フローティングゲートの電荷が放電されても、確実にデータ「０」を読み出し可能である。
【００３３】
また、データ「１」が書き込まれたダブルセルでは、少なくともいずれか一方のセルのフローティングゲートの電位がしきい値Ｖthより低ければ、データ「１」を読み出し可能である。
【００３４】
対を成すダブルセルは、メモリセルアレイ上で離れた位置に設定する。メモリセルの欠陥は、プロセスの不具合により、通常セルアレイ上において特定の領域で集中して発生し易い。このため、ダブルセルがセルアレイ上で物理的に離れた位置に設定されれば、ダブルセルがともに欠陥セルとなる確立は極めて低くなる。
【００３５】
図１２は、本発明のダブルセル方式におけるデータ読み出し回路の原理を示す。
ワード線ＷＬの選択に基づいて、ダブルセルＣ１，Ｃ２から読み出されたデータは、ビット線ＢＬ，ＢＬを介してデコーダ１に入力される。デコーダ１は、選択信号SLに基づいてビット線ＢＬ，ＢＬを順次選択して、ダブルセルＣ１，Ｃ２から読み出されたデータのいずれかをデータRDBとしてリードアンプ２に出力する。
【００３６】
前記リードアンプ２は、データRDBを増幅して、読み出しデータrdataを分配器３に出力する。従って、リードアンプ２はデコーダ１から順次出力されるデータRDBを増幅して、分配器３に出力する。
【００３７】
前記分配器３は、リードアンプ２から順次出力される読み出しデータrdataを、選択信号SLに基づいて順次選択して、ラッチ回路４ａ，４ｂに順次出力する。
前記ラッチ回路４ａ，４ｂは、分配器３から出力される読み出しデータrdataをそれぞれラッチし、データ訂正部５に出力する。
【００３８】
データ訂正部５は、前記ラッチ回路４ａ，４ｂから出力される読み出しデータrdataに基づいてデータ訂正動作を行い、訂正後の読み出しデータRDを出力する。このデータ訂正動作は、上述した図９（ａ）〜（ｃ）に示す動作を行うものである。
【００３９】
データ訂正部５には、動作試験時にテスト信号TESTが入力される。テスト信号TESTが入力されると、データ訂正部５はデータ訂正処理を行わず、各ラッチ回路４ａ，４ｂの出力信号をそのまま出力して、ダブルセルＣ１，Ｃ２の動作試験を個別に行うことができるようにしている。
【００４０】
このような読み出し回路では、同一データが書き込まれたダブルセルＣ１，Ｃ２のデータを読み出す場合、各セルのデータを１つのリードアンプ２で順次読み出すことができる。
【００４１】
従って、分配器３及びラッチ回路４ａ，４ｂの追加が必要となるが、それらより回路面積が格段に大きいリードアンプ２を１つとすることができる。よって、メモリセルアレイ以外の周辺回路の回路面積の縮少に大きく寄与する。
【００４２】
また、動作試験時には、ダブルセルを構成する各メモリセルに書き込まれたデータを、データ訂正部から出力することができるので、すべてのメモリセルについて動作試験を行うことができる。
【００４３】
図１３は、前記データ訂正部５で読み出しデータrdataの不一致が検出されたとき、誤データを正データにリフレッシュする再書き込み方法の原理を示す。
図９（ｂ）に示すように、ダブルセルＣ１，Ｃ２の読み出しデータＤ１，Ｄ２が不一致の場合、データ「０」が読み出されたメモリセルでは、フローティングゲートの電荷がリークしている。
【００４４】
このような場合には、図１３に示す読み出し回路６（図１２において、デコーダ１、リードアンプ２、分配器３、ラッチ回路４ａ，４ｂに相当）からデータ訂正部５に読み出しデータが入力され、データ訂正部５でデータ不一致が検出されると、書き込み回路７で正データの再書き込み動作が行われる。
【００４５】
正データを再書き込みするメモリセルは、メモリセルアレイにあらかじめ形成されている冗長セルアレイ内のメモリセル８ａ，８ｂとし、次回からの同一アドレスでのアクセスでは、当該冗長セルにアクセスするようにする。
【００４６】
このようなデータ再書き込み方法を採用することにより、読み出しデータの信頼性をさらに向上させることが可能となる。
正データの再書き込み先は、冗長セルではなく、誤データを読み出したメモリセルとしてもよい。
【００４７】
次に、本発明をさらに具体化した不揮発性半導体記憶装置について説明する。図１は、不揮発性半導体記憶装置であるフラッシュメモリの概要を示す。セルアレイ１１は、多数のメモリセルを備え、Ｘデコーダ１２によりワード線ＷＬが選択され、Ｙデコーダ１３によりビット線ＢＬが選択される。
【００４８】
そして、ワード線ＷＬ及びビット線ＢＬの選択に基づいて、特定のメモリセルが選択され、当該メモリセルに対するデータ読み出し動作、データ書き込み動作あるいは消去動作が行われる。
【００４９】
リード／ライト制御回路１４には、ＭＰＵ等の機能回路から書き込みモード信号WRITE-MODE、書き込み開始信号WRITE-START、書き込みデータの取り込み信号WRITE-MDATA、読み出し信号RD-REQ等が入力される。
【００５０】
書き込みモード信号WRITE-MODEは書き込みモードを設定する信号であり、書き込み開始信号WRITE-STARTは書き込み動作の開始を設定する信号であり、取り込み信号WRITE-MDATAは書き込みデータを取り込むための信号である。読み出し信号RD-REQは読み出し動作の開始を設定する信号である。
【００５１】
また、リード／ライト制御回路１４から書き込み終了信号WRITE-ENDがＭＰＵ等の機能回路に出力される。リード／ライト制御回路１４は、オシレータ１５の出力信号をクロック信号として動作する。
【００５２】
高電圧発生回路１６，１７は、基準電圧発生回路１８から出力される基準電圧と、前記オシレータ１５から出力されるクロック信号とに基づいて昇圧動作を行う。そして、高電圧発生回路１６は書き込み動作時に例えば９．５Vの昇圧電圧を前記Ｘデコーダ１２に供給する。また、高電圧発生回路１７は例えば６Ｖの昇圧電圧をライトドライバ１９に供給する。
【００５３】
負電圧発生回路２０は、基準電圧発生回路１８から出力される基準電圧と、前記オシレータ１５から出力されるクロック信号とに基づいて降圧動作を行う。そして、負電圧発生回路２０は消去動作時に例えば−９．３Vの降圧電圧を前記Ｘデコーダ１２に供給する。
【００５４】
アドレスバッファ２１には、前記機能回路からアドレス信号WD-ADDRが入力され、そのアドレス信号WD-ADDRが前記Ｘデコーダ１２及びＹデコーダ１３に出力される。
【００５５】
アドレスカウンタ２２は、ダブルセルの各コラムアドレスを生成する。また、連続するコラムアドレスに対する書き込み動作あるいは読み出し動作を行う場合には、そのコラムアドレス信号を生成して、前記Ｙデコーダ１３に出力する。
【００５６】
前記Ｙデコーダ１３の一例を図４に示す。図４は、Ｙデコーダ１３の一部であって、８本のビット線の中からいずれか１本を選択するためのビット線選択信号を生成する構成を示し、Ｙデコーダ１３はこのような回路が複数設けられる。そして、通常の読み出し動作時には、コラムアドレス信号の下位３ビットの信号IYB(0)〜IYB(2)に基づいて、ビット線選択信号YD0(0)〜YD0(7)のいずれか１つがＨレベルとなる。
【００５７】
なお、信号RDmemがＬレベルとなると、ビット線選択信号YD0(0)〜YD0(7)はすべてＬレベルとなる。
前記Ｙデコーダ１３から出力されるビット線選択信号YD0(0)〜YD0(7)は、Ｙ選択ゲート回路２３に入力される。前記Ｙ選択ゲート回路２３の一部、すなわち１バイト分の構成を図２に示す。
【００５８】
図２において、各トランジスタＴ００〜Ｔ０７のゲートには、前記ビット線選択信号YD0(0)〜YD0(7)がそれぞれ入力される。各トランジスタＴ００〜Ｔ０７のソースにはそれぞれビット線が接続され、ドレインはトランジスタＴ１０を介して図１に示すリードアンプ２に接続される。
【００５９】
前記トランジスタＴ１０のゲートには選択信号YD1が入力される。この選択信号YD1は、多数のバイトのうちのいずれかを選択するための信号であり、前記Ｙデコーダ１３により生成される。
【００６０】
このように構成されたＹ選択ゲート回路２３では、選択信号YD1によりトランジスタＴ１０がオンされている状態で、ビット線選択信号YD0(0)〜YD0(7)のいずれかがＨレベルとなると、トランジスタＴ００〜Ｔ０７のいずれかがオンされる。そして、対応するビット線に読み出されたデータが読み出しデータRDBとして前記リードアンプ２に出力される。
【００６１】
前記リードアンプ２の具体的構成を図３に示す。このリードアンプ２は、読み出しデータRDBを増幅して読み出しデータrdataとして出力するものである。基準電流生成部２５は、あらかじめ設定された基準電流ＩrをセンスノードＮ１に供給する。基準電流生成部２５には、４ビットの設定信号ＲＥＦが入力され、その設定信号ＲＥＦがそれぞれインバータ回路に入力される。
【００６２】
そして、各インバータ回路の出力信号に基づいて４つのＰＭＯＳトランジスタのオン・オフが制御される。各インバータ回路により制御されるＰＭＯＳトランジスタのドレイン電流は１：２：４：８に設定されている。従って、前記基準電流Ｉrを１６通りに調整可能となっている。
【００６３】
このような構成により、基準電流Ｉrは読み出しデータRDBが「１」のときのセル電流Ｉｍと、「０」のときのセル電流Ｉｍとの中間値となるように設定される。
【００６４】
前記センスノードＮ１にはＮＭＯＳトランジスタＴｎ２０のドレインが接続され、同トランジスタＴｎ２０のソースに読み出しデータRDBが入力される。
そして、読み出しデータRDBが低電位となると、セル電流Ｉｍが増大して、センスノードＮ１の電位が低下する。また、読み出しデータRDBが高電位となると、セル電流Ｉｍが減少して、センスノードＮ１の電位が上昇する。
【００６５】
センスノードＮ１の電位が低下すると、ＰＭＯＳトランジスタＴｐ２３がオンされて、インバータ回路２６の入力電圧が上昇し、読み出しデータrdataがＬレベルとなる。
【００６６】
また、センスノードＮ１の電位が上昇すると、ＰＭＯＳトランジスタＴｐ２３がオフされて、インバータ回路２６の入力電圧が低下し、読み出しデータrdataがＨレベルとなる。
【００６７】
なお、ＰＭＯＳトランジスタＴｐ２３のドレインは、ＮＭＯＳトランジスタＴｎ２３を介してグランドに接続される。そして、読み出し動作時にＮＭＯＳトランジスタＴｎ２３のゲートに入力される信号に基づいて、同トランジスタＴｎ２３に定電流が流れ、上記のようなインバータ回路２６の入力電圧が設定される。
【００６８】
前記ＮＭＯＳトランジスタＴｎ２０のゲートには、読み出し動作時にオン状態となるＰＭＯＳトランジスタＴｐ２０から定電流が供給される。また、ＮＭＯＳトランジスタＴｎ２０のゲートは、３つのＮＭＯＳトランジスタＴｎ２１を介してグランドに接続され、そのトランジスタＴｎ２１のゲートは前記ＮＭＯＳトランジスタＴｎ２０のソースに接続されている。
【００６９】
そして、前記セル電流Ｉｍが減少して、ＮＭＯＳトランジスタＴｎ２０のソース電位が上昇すると、トランジスタＴｎ２１のドレイン電流が増大してＮＭＯＳトランジスタＴｎ２０のゲート電位が低下し、ＮＭＯＳトランジスタＴｎ２０のソース電位が降下するように構成されている。
【００７０】
このような構成により、ＮＭＯＳトランジスタＴｎ２０のソース電位は、１Ｖ程度に維持され、ビット線電位の上昇によるメモリセルへの悪影響を防止している。
【００７１】
ＰＭＯＳトランジスタＴｐ２１は、読み出し動作時以外にオン状態となって、センスノードＮ１をＨレベルにリセットし、ＮＭＯＳトランジスタＴｎ２２は読み出し動作時以外にオン状態となって、前記ＮＭＯＳトランジスタＴｎ２０をオフさせる。
【００７２】
図５は、分配信号発生部を示す。分配信号発生部は、図１２に示す分配器３の一部を構成するものであり、前記Ｙデコーダ１３内に形成される。
そして、８個の転送ゲート２７ａと８個のＮＭＯＳトランジスタＴｎ２４とから構成される第一の発生部２８ａと、同じく８個の転送ゲート２７ｂと８個のＮＭＯＳトランジスタＴｎ２５とから構成される第二の発生部２８ｂとから構成される。
【００７３】
各転送ゲート２７ａには、前記Ｙデコーダ１３から出力されるビット線選択信号YD0(0)〜YD0(7)が入力され、各転送ゲート２７ａの出力端子は、各ＮＭＯＳトランジスタＴｎ２４を介してグランドに接続される。
【００７４】
また、各転送ゲート２７ａのゲート端子には、相補信号である分配信号DV1，DV2が入力され、各ＮＭＯＳトランジスタＴｎ２４のゲートには、分配信号DV2が入力される。
【００７５】
従って、各転送ゲート２７ａが導通するとき、各ＮＭＯＳトランジスタＴｎ２４はオフされて、各転送ゲート２７ａからビット線選択信号YD0(0)〜YD0(7)が出力信号DS0〜DS7として出力される。
【００７６】
また、各転送ゲート２７ａが不導通となるとき、各ＮＭＯＳトランジスタＴｎ２４はオンされて、各転送ゲート２７ａの出力信号DS0〜DS7はすべてＬレベルとなる。
【００７７】
各転送ゲート２７ｂには、前記転送ゲート２７ａと同様に、前記Ｙデコーダ１３から出力されるビット線選択信号YD0(0)〜YD0(7)が入力され、各転送ゲート２７ｂの出力端子は、各ＮＭＯＳトランジスタＴｎ２５を介してグランドに接続される。
【００７８】
また、各転送ゲート２７ｂのゲート端子には、相補信号である分配信号DV3，DV4が入力され、各ＮＭＯＳトランジスタＴｎ２５のゲートには、分配信号DV4が入力される。
【００７９】
従って、各転送ゲート２７ｂが導通するとき、各ＮＭＯＳトランジスタＴｎ２５はオフされて、各転送ゲート２７ｂからビット線選択信号YD0(0)〜YD0(7)が出力信号DS8〜DS15として出力される。
【００８０】
また、各転送ゲート２７ｂが不導通となるとき、各ＮＭＯＳトランジスタＴｎ２５はオンされて、各転送ゲート２７ｂの出力信号DS8〜DS15はすべてＬレベルとなる。
【００８１】
前記分配信号DV1と同DV3とは相補信号である。従って、転送ゲート２７ａからビット線選択信号YD0(0)〜YD0(7)が出力信号DS0〜DS7として出力されるとき、転送ゲート２７ｂの出力信号DS8〜DS15はすべてＬレベルとなる。
【００８２】
一方、転送ゲート２７ｂからビット線選択信号YD0(0)〜YD0(7)が出力信号DS8〜DS15として出力されるとき、転送ゲート２７ａの出力信号DS0〜DS7はすべてＬレベルとなる。
【００８３】
前記分配信号DV1〜DV4は、図１２に示す選択信号SLに相当するものであり、前記Ｙデコーダ１３に入力されるコラムアドレス信号の上位ビットに基づいて生成される。すなわち、同一データが書き込まれるダブルセルが、メモリセルアレイ１１をコラム方向に２分割したセルアレイＡとセルアレイＢに配置される。
【００８４】
従って、一方のセルが選択されるとき、第一の発生部２８ａからビット線選択信号が出力され、他方のセルが選択されるとき、第二の発生部２８ｂからビット線選択信号が出力される。
【００８５】
図７は、前記ラッチ回路４ａ，４ｂとデータ訂正部５の具体的構成を示す。ラッチ回路４ａは、前記分配信号発生部の第一の発生部２８ａの出力信号DS0〜DS7と、リードアンプ２から出力される読み出しデータrdataと、選択信号SLAとが入力される。
【００８６】
ラッチ回路４ｂは、前記分配信号発生部の第二の発生部２８ｂの出力信号DS8〜DS15と、リードアンプ２から出力される読み出しデータrdataと、選択信号SLBとが入力される。
【００８７】
ラッチ回路４ａ，４ｂは、図８に示す回路をそれぞれ８ビット分備えたものである。すなわち、読み出しデータrdataがＮＭＯＳトランジスタＴｎ２６を介してインバータ回路２９ａ，２９ｂで構成されるラッチ部に入力される。
【００８８】
前記ＮＭＯＳトランジスタＴｎ２６のゲートには第一の発生部２８ａの出力信号DS0〜DS7あるいは第二の発生部２８ｂの出力信号DS8〜DS15がそれぞれ入力される。
【００８９】
前記ラッチ部の入力端子は、ＮＭＯＳトランジスタＴｎ２７を介してグランドに接続され、同トランジスタＴｎ２７のゲートには、選択信号SLAあるいは選択信号SLBが入力される。
【００９０】
そして、各ラッチ回路４ａ，４ｂの出力信号がＮＡＮＤ回路で構成されるデータ訂正部５に入力され、そのデータ訂正部５から訂正後の読み出しデータRDが出力される。
【００９１】
前記選択信号SLA，SLBを生成する選択信号生成部を図６に示す。動作試験時にＨレベルとなるテスト信号TESTがインバータ回路３１ａを介してＮＯＲ回路３２ａ，３２ｂに入力される。また、セルアレイ選択信号CASLがＮＯＲ回路３２ａに入力されるともに、インバータ回路３１ｂを介してＮＯＲ回路３２ｂに入力される。そして、ＮＯＲ回路３２ａ，３２ｂから選択信号SLA，SLBが出力される。
【００９２】
このような選択信号生成部では、動作試験時以外では、テスト信号TESTがＬレベルとなって選択信号SLA，SLBはいずれもＬレベルとなる。このとき、ラッチ回路４ａ，４ｂではＮＭＯＳトランジスタＴｎ２７がオフされ、ラッチ部が活性化される。
【００９３】
そして、ラッチ回路４ａ，４ｂでは第一の発生部２８ａの出力信号DS0〜DS7あるいは第二の発生部２８ｂの出力信号DS8〜DS15に対応するラッチ部で、読み出しデータrdataが順次反転信号としてラッチされて、読み出しデータrdatabが出力される。
【００９４】
このような動作により、各ラッチ回路４ａ，４ｂには、前記ダブルセルから順次読み出される読み出しデータrdataが順次ラッチされる。
ラッチ回路４ａ，４ｂの読み出しデータrdatabは、データ訂正部５にそれぞれ入力される。データ訂正部５はラッチ回路４ａ，４ｂから出力される読み出しデータrdatabがともにＨレベルの場合に限り、Ｌレベルの読み出しデータRDを出力する。
【００９５】
すなわち、ラッチ回路４ａ，４ｂに入力される読み出しデータrdataの少なくともいずれかがＨレベルであれば、Ｈレベルの読み出しデータRDが出力される。この結果、データ訂正部５では、図９に示す９４に動作する。
【００９６】
動作試験時にテスト信号TESTがＨレベルとなると、セルアレイ選択信号CASLに基づいて選択信号SLA，SLBの一方がＨレベル、他方がＬレベルとなる。すると、ラッチ回路４ａ，４ｂの出力信号rdatabは、一方がＨレベルに固定され、他方は読み出しデータrdataの反転信号となる。
【００９７】
このような動作により、動作試験時にはセルアレイ選択信号CASLをＨレベルとＬレベルに交互に切替えることにより、各ラッチ回路４ａ，４ｂにラッチされた読み出しデータrdataが順次読み出しデータRDとして出力される。
【００９８】
従って、ダブルセルを構成する各セルから読み出される読み出しデータをデータ訂正処理を行うことなく、読み出しデータRDとして出力することが可能となる。
【００９９】
図１において、前記ラッチ回路４ａ，４ｂの出力信号は、再書き込み制御部３３に出力される。また、データ訂正部５から出力される読み出しデータRDは、バッファ回路３４を介して前記ライトドライバ１９に出力する。
【０１００】
再書き込み制御部３３は、ラッチ回路４ａ，４ｂの出力信号が不一致であるとき、リード／ライト制御回路１４に制御信号を出力する。リード／ライト制御回路１４は、その制御信号に基づいて、図１３に示すように、誤データを出力したメモリセルあるいは冗長セルに対し再書き込み動作を行う。
【０１０１】
上記のように構成された不揮発性半導体記憶装置では、次に示す作用効果を得ることができる。
（１）同一データを書き込むダブルセルにデータを書き込むとき、フローティングゲートの電位を−３Ｖに充電することによりデータ「１」を書き込み、フローティングゲートの電位を−０．３Ｖとすることによりデータ「０」を書き込むようにした。
【０１０２】
すなわち、データ「１」「０」を書き込むとき、フローティングゲートの電位を０Ｖに対し非対称としたので、フローティングゲートの電荷のリークによるデータ遷移は、負電位から０Ｖへの１方向のみとなる。従って、データ読み出し動作時の誤データの判定が容易となり、読み出しデータの信頼性が向上する。
（２）ダブルセルの各セルの読み出しデータを共通のリードアンプで順次読み出すことができるので、１つのリードアンプでダブルセルの読み出し動作を行うことができる。従って、周辺回路の回路面積を縮小してダイサイズを縮小することができる。
（３）ダブルセルの読み出しデータが不一致であるとき、誤データを読み出したセルに対し正データを再書き込みするので、データの信頼性が向上する。また、再書き込みを行うセルは誤データを読み出したセルとは異なる冗長セルとすれば、さらに信頼性を向上させることができる。
（４）動作試験時には、ダブルセルから読み出したデータにデータ訂正動作を行わず、ダブルセルからそれぞれ独立してデータを読み出すことができる。従って、ダブルセルの各セルに対しそれぞれ動作試験を行って、各セル毎に冗長操作を行うことができるので、欠陥セルの冗長効率を向上させることができる。
（５）ECC回路を搭載することなく、読み出しデータの信頼性を向上させることができる。従って、周辺回路の回路面積を縮小してダイサイズを縮小することができる。
【０１０３】
上記実施の形態は、次に示すように変更することもできる。
・データ「１」「０」のフローティングゲートは、−３Ｖと−０．３Ｖに限定されるものではない。データ「０」は少なくとも０Ｖ付近であればよい。
（付記１）同一アドレスでアクセスされる複数のメモリセルに同一データを書き込み、読み出し動作時には複数のメモリセルから読み出したデータに基づいて読み出しデータを生成する不揮発性半導体記憶装置の制御方法であって、
前記複数のメモリセルのフローティングゲートには、データ「１」及びデータ「０」を書き込むとき、電荷のリーク方向が同一方向となる異なる電位で書き込むことを特徴とする不揮発性半導体記憶装置の制御方法。（１）
（付記２）前記複数のメモリセルのフローティングゲートには、データ「０」に対し略０Ｖ若しくは若干の負電圧を充電し、データ「１」に対しデータ「０」より絶対値の大きい負電圧を充電することを特徴とする付記１記載の不揮発性半導体記憶装置の制御方法。（２）
（付記３）セルアレイ上において離れてレイアウトされる前記複数のメモリセルからデータを読み出すことを特徴とする付記１又は２記載の不揮発性半導体記憶装置の制御方法。
（付記４）同一アドレスでアクセスされる複数のメモリセルに同一データを書き込み、読み出し動作時には複数のメモリセルから読み出したデータに基づいて読み出しデータを生成する不揮発性半導体記憶装置の制御方法であって、
前記複数のメモリセルから出力される複数のデータを１つのリードアンプで順次読み出し、前記リードアンプから順次出力される読み出しデータを複数のラッチ回路でラッチし、前記ラッチ回路でラッチしたデータに基づいてデータ訂正処理を行うことを特徴とする不揮発性半導体記憶装置の制御方法。（３）
（付記５）前記複数のメモリセルのフローティングゲートには、データ「１」及びデータ「０」を書き込むとき、電荷のリーク方向が同一方向となる異なる電位で書き込み、前記データ訂正処理は、複数のメモリセルから読み出したデータの少なくともいずれかが、データ「１」若しくはデータ「０」に対応する電位絶対値の高いデータであるとき、そのデータを正データとして出力することを特徴とする付記４記載の不揮発性半導体記憶装置の制御方法。（４）
（付記６）動作試験時には、前記ラッチ回路でラッチした各メモリセルのデータを、データ訂正処理を行うことなく出力することを特徴とする請求項３記載の不揮発性半導体記憶装置の制御方法。（５）
（付記７）前記データ訂正処理に基づいて誤データが検出されたとき、対応するメモリセルに対し正データを再書き込みすることを特徴とする請求項３記載の不揮発性半導体記憶装置の制御方法。（６）
（付記８）前記複数のメモリセルのフローティングゲートには、データ「０」に対し略０Ｖ若しくは若干の負電圧を充電し、データ「１」に対しデータ「０」より絶対値の大きい負電圧を充電することを特徴とする付記４乃至７のいずれかに記載の不揮発性半導体記憶装置の制御方法。
（付記９）同一アドレスでアクセスされる複数のメモリセルに同一データを書き込み、読み出し動作時には複数のメモリセルから読み出したデータに基づいて読み出しデータを生成する不揮発性半導体記憶装置であって、
前記複数のメモリセルのフローティングゲートには、データ「１」及びデータ「０」を書き込むとき、電荷のリーク方向が同一方向となる異なる電位で書き込む書き込み回路と、
複数のメモリセルから読み出したデータの少なくともいずれかが、データ「１」若しくはデータ「０」に対応する電位絶対値の高いデータであるとき、そのデータを正データとして出力するデータ訂正部と
を備えたことを特徴とする不揮発性半導体記憶装置。（７）
（付記１０）前記複数のメモリセルから出力される複数のデータを１つのリードアンプに順次出力するデコーダと、
前記リードアンプから順次出力される読み出しデータをラッチして前記データ訂正部に出力する複数のラッチ回路と
を備えたことを特徴とする付記９記載の不揮発性半導体記憶装置。（８）
（付記１１）前記データ訂正部は、テスト信号に基づいて前記ラッチ回路にラッチされたデータをデータ訂正処理を行うことなく出力する試験モードを設定可能としたことを特徴とする付記９又は１０記載の不揮発性半導体記憶装置。（９）
（付記１２）前記データ訂正部で誤データが検出されたとき、対応するメモリセルに対し正データを再書き込みする再書き込み制御部を備えたことを特徴とする付記９乃至１１のいずれかに記載の不揮発性半導体記憶装置。（１０）
（付記１３）前記データ訂正部で誤データが検出されたとき、冗長セルに対し正データを再書き込みする再書き込み制御部を備えたことを特徴とする付記９乃至１１のいずれかに記載の不揮発性半導体記憶装置。
【０１０４】
【発明の効果】
以上詳述したように、この発明はダイサイズを増大させることなく、読み出しデータの信頼性を向上させ得る不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】一実施の形態の不揮発性半導体記憶装置を示すブロック図である。
【図２】Ｙ選択ゲート回路を示す回路図である。
【図３】リードアンプを示す回路図である。
【図４】Ｙデコーダを示す回路図である。
【図５】分配信号発生部を示す回路図である。
【図６】選択信号生成部を示す回路図である。
【図７】ラッチ回路及びデータ訂正部を示すブロック図である。
【図８】ラッチ回路を示す回路図である。
【図９】データ訂正動作の原理を示す説明図である。
【図１０】フラッシュメモリのメモリセルを示す説明図である。
【図１１】フローティングゲートのリークを示す説明図である。
【図１２】ダブルセルの読み出し原理を示す説明図である。
【図１３】再書き込み動作の原理を示す説明図である。
【図１４】フローティングゲートの電荷のリークを示す説明図である。
【符号の説明】
１デコーダ
２リードアンプ
４ａ，４ｂラッチ回路
５データ訂正部
Ｃ１，Ｃ２メモリセル
FG フローティングゲート

Claims

同一アドレスでアクセスされる複数のメモリセルに同一データを書き込み、読み出し動作時には複数のメモリセルから読み出したデータに基づいて読み出しデータを生成する不揮発性半導体記憶装置の制御方法であって、
前記複数のメモリセルのフローティングゲートには、データ「１」及びデータ「０」を書き込むとき、電荷のリーク方向が同一方向となる異なる電位で書き込むことを特徴とする不揮発性半導体記憶装置の制御方法。
前記複数のメモリセルのフローティングゲートには、データ「０」に対し略０Ｖ若しくは若干の負電圧を充電し、データ「１」に対しデータ「０」より絶対値の大きい負電圧を充電することを特徴とする請求項１記載の不揮発性半導体記憶装置の制御方法。
同一アドレスでアクセスされる複数のメモリセルに同一データを書き込み、読み出し動作時には複数のメモリセルから読み出したデータに基づいて読み出しデータを生成する不揮発性半導体記憶装置の制御方法であって、
前記複数のメモリセルから出力される複数のデータを１つのリードアンプで順次読み出し、前記リードアンプから順次出力される読み出しデータを複数のラッチ回路でラッチし、前記ラッチ回路でラッチしたデータに基づいてデータ訂正処理を行うことを特徴とする不揮発性半導体記憶装置の制御方法。
前記複数のメモリセルのフローティングゲートには、データ「１」及びデータ「０」を書き込むとき、電荷のリーク方向が同一方向となる異なる電位で書き込み、前記データ訂正処理は、複数のメモリセルから読み出したデータの少なくともいずれかが、データ「１」若しくはデータ「０」に対応する電位絶対値の高いデータであるとき、そのデータを正データとして出力することを特徴とする請求項３記載の不揮発性半導体記憶装置の制御方法。
動作試験時には、前記ラッチ回路でラッチした各メモリセルのデータを、データ訂正処理を行うことなく出力することを特徴とする請求項３記載の不揮発性半導体記憶装置の制御方法。
前記データ訂正処理に基づいて誤データが検出されたとき、対応するメモリセルに対し正データを再書き込みすることを特徴とする請求項３記載の不揮発性半導体記憶装置の制御方法。
同一アドレスでアクセスされる複数のメモリセルに同一データを書き込み、読み出し動作時には複数のメモリセルから読み出したデータに基づいて読み出しデータを生成する不揮発性半導体記憶装置であって、
前記複数のメモリセルのフローティングゲートには、データ「１」及びデータ「０」を書き込むとき、電荷のリーク方向が同一方向となる異なる電位で書き込む書き込み回路と、
複数のメモリセルから読み出したデータの少なくともいずれかが、データ「１」若しくはデータ「０」に対応する電位絶対値の高いデータであるとき、そのデータを正データとして出力するデータ訂正部と
を備えたことを特徴とする不揮発性半導体記憶装置。
前記複数のメモリセルから出力される複数のデータを１つのリードアンプに順次出力するデコーダと、
前記リードアンプから順次出力される読み出しデータをラッチして前記データ訂正部に出力する複数のラッチ回路と
を備えたことを特徴とする請求項７記載の不揮発性半導体記憶装置。
前記データ訂正部は、テスト信号に基づいて前記ラッチ回路にラッチされたデータをデータ訂正処理を行うことなく出力する試験モードを設定可能としたことを特徴とする請求項７又は８記載の不揮発性半導体記憶装置。
前記データ訂正部で誤データが検出されたとき、対応するメモリセルに対し正データを再書き込みする再書き込み制御部を備えたことを特徴とする請求項７乃至９のいずれかに記載の不揮発性半導体記憶装置。