JP2018081736A - 記憶装置、半導体装置、電子機器、及びサーバシステム - Google Patents

記憶装置、半導体装置、電子機器、及びサーバシステム Download PDF

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Abstract

【課題】ソフトエラーによって破壊されたデータの修復をする。
【解決手段】第１のメモリセル、第２のメモリセル、ビット線、第1のセンス線、第２のセンス線、センス回路、デジタルアナログ変換回路、及びアナログデジタル変換回路を有し、デジタルアナログ変換回路は、ビット線を介して、第１のメモリセルと、第２のメモリセルと、に、電気的に接続されている。センス回路には、第1のセンス線を介して第１のメモリセル、及び第２のセンス線を介して第２のメモリセルが電気的に接続されている。デジタルアナログ変換回路は、第１のメモリセルと、第２のメモリセルとに、第１の信号として電圧を与える機能を有している。第１のメモリセル、又は第２のメモリセルでソフトエラーが発生するとしても、センス回路は、第１のメモリセル、又は第２のメモリセルのいずれか大きな電圧を選択して出力することで、ソフトエラーによって破壊されたデータの修復をする機能を有する記憶装置。
【選択図】図１

Description

本発明の一態様は、記憶装置、半導体装置、電子機器、及びサーバシステムに関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、又はそれらの製造方法に関する。
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
半導体デバイスの微細化につれ、放射線等に起因するソフトエラーの問題が顕在化している。ソフトエラーは、ハードエラーと異なり、エラー発生後も新たなデータに更新され、再起動などによって正常に復帰してしまうためにエラーの要因特定が困難な場合が多い。このように論理回路や記憶装置に発生するソフトエラーは、コンピュータのプロセッサや制御用デジタル回路等の誤作動を引き起こす可能性を有し、誤作動を起こさないシステムが必要とされている。
デジタルデータの転送において、エラーの検出を行うために、巡回冗長検査（ｃｙｃｌｉｃ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ）を利用する方法が一般に知られている（特許文献１参照）。しかし、エラーの検出はできても、エラーの予防については十分ではない。また、ソフトエラーの主要因である中性子線を遮断することは難しく、その対策は困難である。
また、携帯可能な電子機器が広く使用されるにつれ、例えば、コンクリートで遮蔽された高層ビルの地下室（中性子線量またはα線量が低い）から、超高空を飛行する航空機もしくは宇宙ステーション（中性子線量またはα線量が高い）まで、電子機器を稼動させたまま短時間で移動できるようになり、ソフトエラーの発生確率も急激に変化するようになっている。そのため、使用環境に依存しないソフトエラーへの対応が求められる。
また、ソフトエラーは、航空機、医療機器、データベースサーバ、大容量ルータ、スーパーコンピュータなどの、高い信頼性が必要な機器だけに求められるものではなく、電子化の進む自動車や、デジタル家電など、情報の高密度化に伴いソフトエラーによるシステムの不安定性への対応が求められる。
従来の半導体メモリ装置である、ＤＲＡＭやＳＲＡＭは電源が切られるとデータも消えてしまうので望ましくない。ＥＥＰＲＯＭやフラッシュメモリは、フローティングゲートと呼ばれるものを、チャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを保持する。
しかしながら、従来のＥＥＰＲＯＭやフラッシュメモリは、フローティングゲートへの電荷の注入や除去の際に高い電圧を必要とし、また、そのせいもあって、ゲート絶縁膜の劣化が避けられず、無制限に書き込みや消去を繰り返せなかった。そこで、トランジスタのオフ電流が小さいことが知られている金属酸化物を半導体層に用いたトランジスタを用いることで、電源が切られても、データを保持できるメモリの構成が、特許文献２に開示されている。
チャネル形成領域に金属酸化物を有するトランジスタ（以下、「金属酸化物半導体トランジスタ」、又は「ＯＳトランジスタ」と呼ぶ場合がある。）が知られている。例えば、特許文献３には、ゲインセルの書き込みトランジスタがＯＳトランジスタである記憶装置が記載されている。ゲインセルは、蓄積した電荷量を読み出しトランジスタで増幅して、ビット線に供給できるため、キャパシタの容量を小さくすることが可能とされる。
米国特許公開２００５／０２２９０７５号明細書 特開２０１５−０３８７９９号公報 特開２０１１−１１９６７５号公報
半導体集積回路では、高密度化、高容量化が進む一方で小型化の要求があり、２次元的な集積化から３次元的な集積化への移行が進んでいる。しかし、高密度化、高容量化の進歩によりメモリセルサイズが小さくなると、中性子線量又はα線量の影響を受けやすくなり、ソフトエラーの発生頻度が高くなることが課題である。
ソフトエラーの対応の一つとして、メモリ回路に組み込まれた誤り訂正回路（ＥＣＣ回路：Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ ｃｉｒｃｕｉｔ）を用いることで、ソフトエラーによって発生する破損データを修復することができる。しかしながら、誤り訂正回路でも、破損データを修復しきれない条件があることが課題である。
上記問題に鑑み、本発明の一態様では、新規な構成の半導体装置を提供することを課題の一つとする。又は、新規な構成の誤り訂正回路を提供することを課題の一つとする。又は、システムの安定的な稼働を実現し、高信頼性を図ることを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、第１のメモリセル、第２のメモリセル、ビット線、デジタルアナログ変換回路、センス回路、第１のセンス線、第２のセンス線、アナログデジタル変換回路を有し、デジタルアナログ変換回路は、ビット線を介して第１のメモリセルと、第２のメモリセルとが電気的に接続され、センス回路には、第１のセンス線を介して第１のメモリセル、及び第２のセンス線を介して第２のメモリセルが電気的に接続され、デジタルアナログ変換回路は、第１のメモリセル及び第２のメモリセルに、第１の信号として電圧を与える機能を有し、センス回路は、第１のメモリセル、又は第２のメモリセルが有する第１の信号のいずれか大きな電圧を、第２の信号として選択する機能を有し、アナログデジタル変換回路は、第２の信号を電圧からデジタル信号に変換する機能を有する記憶装置である。
上記各構成において、第１のメモリセルと、第２のメモリセルは、多値のデータ電圧を保持する機能を有する記憶装置が好ましい。
上記各構成において、第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、ワード線と、ビット線と、第１のセンス線と、容量線とを有し、第１のトランジスタのゲートは、ワード線と電気的に接続され、第１のトランジスタのソースもしくはドレインの一方は、ビット線に電気的に接続され、第１のトランジスタのソースもしくはドレインの他方は、第２のトランジスタのゲートと、容量素子の電極の１方と、に、電気的に接続され、第２のトランジスタのソースもしくはドレインの一方は、ビット線に電気的に接続され、第２のトランジスタのソースもしくはドレインの他方は、第１のセンス線と電気的に接続され、容量素子の電極の他方は、容量線と電気的に接続された記憶装置が好ましい。
上記各構成において、第１のメモリセルが有する第１のトランジスタ、及び第２のトランジスタの半導体層の上に設けられた絶縁層の上に、第２のメモリセルが有するトランジスタの半導体層が設けられ、それぞれの半導体層の一部が重なり合う位置に配置されたことを特徴とする記憶装置が好ましい。
上記各構成において、第１のメモリセルが有する第１のトランジスタ、及び第２のトランジスタの半導体層と、第２のメモリセルが有するトランジスタの半導体層とは、同じ絶縁層の上に設けられたことを特徴とする記憶装置が好ましい。
上記各構成において、センス回路は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１の電圧変換素子と、第２の電圧変換素子と、第３の電圧変換素子と、フローティングノードと、第１の電源線と、第２の電源線と、を有し、第３のトランジスタのゲートは、第１の電圧変換素子を介して第１のセンス線と電気的に接続され、第４のトランジスタのゲートは、第２の電圧変換素子を介して第２のセンス線と電気的に接続され、第１の電源線は、第３のトランジスタのソースもしくはドレインの一方、及び第４のトランジスタのソースもしくはドレインの一方が電気的に接続され、アナログデジタル変換回路の入力端子には、第３のトランジスタのソースもしくはドレインの他方、第４のトランジスタのソースもしくはドレインの他方、第５のトランジスタのソースもしくはドレインの一方、及び第３の電圧変換素子の電極の一方が電気的に接続され、第２の電源線は、第５のトランジスタのソースもしくはドレインの他方、及び第３の電圧変換素子の電極の他方が電気的に接続され、フローティングノードは、アナログデジタル変換回路の入力端子に電気的に接続されることを特徴とする記憶装置が好ましい。
上記各構成において、第１乃至第３の電圧変換素子は、電流を電圧に変換する機能を有することを特徴とする記憶装置が好ましい。
上記各構成において、いずれかの記憶装置が有するトランジスタは、半導体層に金属酸化物を有する記憶装置が好ましい。
上記各構成において、半導体層に金属酸化物を有するトランジスタは、バックゲートを有することを特徴とする記憶装置が好ましい。
本発明の一態様では、新規な構成の半導体装置を提供することができる。又は、新規な構成の誤り訂正回路を提供することができる。又は、システムの安定的な稼働を実現し、高信頼性を図ることができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。したがって本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
（Ａ）記憶装置を説明するブロック図。（Ｂ）メモリセルを説明する回路図。 記憶装置の動作を説明するタイミングチャート。 記憶装置を説明するブロック図。 記憶装置を説明するブロック図。 電子機器を説明する図。 記憶装置の積層構造例を示す断面図。 （Ａ）トランジスタを説明する断面図。（Ｂ）トランジスタを説明する断面図。 ＯＳトランジスタの構成例を示す断面図。 表示装置の構成例を説明する断面図。 表示装置の作製方法の一例を説明する断面図。 表示装置の作製方法の一例を説明する断面図。 表示装置の作製方法の一例を説明する断面図。 表示装置の作製方法の一例を説明する断面図。 表示装置の作製方法の一例を説明する断面図。 表示装置の作製方法の一例を説明する断面図。 表示装置の作製方法の一例を説明する断面図。 表示装置の作製方法の一例を説明する断面図。 表示装置の作製方法の一例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 電子機器の構成例を説明する図。 ＯＳトランジスタの構成例を説明する図。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、チャネル領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。したがって、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、又は、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、又は、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、又は１２５℃におけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、又は２０Ｖにおけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
（実施の形態１）
本実施の形態では、新規な誤り訂正回路を備えた多値メモリについて、図１乃至図５を用いて説明する。
図１（Ａ）は、新規な誤り訂正回路を備えた多値メモリを有する記憶装置１０００のブロック図を示している。図１（Ａ）のブロック図では、複数のメモリ層を有している。図１（Ａ）で示したメモリ層は、複数のメモリセルを有し、それぞれのメモリ層は異なる半導体層を有している。また、回路層は、メモリへのデータの書き込みと、メモリからのデータの読み出しをする回路と、を含み、メモリ層とは異なる半導体層を有している。
図１（Ａ）は、第１のメモリ層、第２のメモリ層、及び第３のメモリ層の３層で構成した例を示しているが、メモリ層は２層以上で構成することが望ましい。もしくは、メモリ層を第１のメモリ層で構成してもよい。第１のメモリ層のみで構成した例は、図４で詳細な説明をする。
また、図１（Ａ）とは異なる構成として、回路層と、第１のメモリ層とが、同じ半導体層で構成されていてもよい。したがって、回路層と、第１のメモリ層が同じ半導体層で構成され、その上に第２のメモリ層が設けられ、さらにその上に第３のメモリ層が構成されていてもよい。
回路層は、シリコンを半導体層に用いたトランジスタを有し、メモリ層は、金属酸化物を半導体層に用いることが好ましい。金属酸化物は、スパッタリング法にて成膜することができるため、回路層の上にメモリ層を設けることが容易である。金属酸化物を半導体層に用いたトランジスタは、低いオフ電流を実現できることが知られており、メモリ層に用いるには好適である。金属酸化物を半導体層に有するトランジスタについては、実施の形態２にてさらに詳細な説明をする。
図１（Ａ）の詳細な説明の前に、図１（Ｂ）を用いてメモリセル１０を説明する。メモリセル１０は、複数のメモリセルによって構成されている。図１（Ａ）及び図１（Ｂ）で示した例では、メモリセル１０は、メモリセル１０ａ、メモリセル１０ｂ、及びメモリセル１０ｃの３つメモリセルで構成されている。
一例として、メモリセル１０ａについて説明する。メモリセル１０ａは、トランジスタ１１ａと、トランジスタ１２ａと、容量素子１３ａと、を有している。またメモリセル１０ａは、ワード線ＷＬと、ビット線ＢＬと、センス線ＳＬと、容量線ＷＬＣと、が電気的に接続されている。
トランジスタ１１ａのソースもしくはドレインの一方は、ビット線ＢＬに電気的に接続されている。トランジスタ１１ａのソースもしくはドレインの他方は、トランジスタ１２ａのゲートと、容量素子１３ａの電極の１方と、に、電気的に接続されている。トランジスタ１２ａのソースもしくはドレインの一方は、ビット線ＢＬに電気的に接続されている。トランジスタ１２ａのソースもしくはドレインの他方は、センス線ＳＬと電気的に接続されている。容量素子１３ａの電極の他方は、容量線ＷＬＣと電気的に接続されている。
メモリセル１０ａは、トランジスタ１１ａのソースもしくはドレインの他方と、トランジスタ１２ａのゲートと、容量素子１３ａの電極の１方と、が電気的に接続されたフローティングノードＦＤ３ａを有している。トランジスタ１１ａもしくはトランジスタ１２ａ、又はトランジスタ１１ａ及びトランジスタ１２ａは、金属酸化物を半導体層に用いたトランジスタを用いることで、オフ電流を小さくすることができる。したがって、フローティングノードＦＤ３ａに書き込まれたデータは、記憶装置１０００の電源がオフになっても、データを保持することができる。
メモリセル１０ａ、メモリセル１０ｂ、及びメモリセル１０ｃは、ワード線ＷＬ［ｍ］と、ビット線ＢＬ［ｎ］と、センス線ＳＬ［ｎ］と、容量線ＷＬＣと、が電気的に接続されている。したがって、メモリセル１０にデータを書くときは、メモリセル１０ａ、メモリセル１０ｂ、及びメモリセル１０ｃに同じデータが書き込むことができる。また、メモリセル１０からデータを読み出すときは、メモリセル１０ａ、メモリセル１０ｂ、及びメモリセル１０ｃのいずれのメモリセルからデータを読んでも同じデータを得ることができる。
したがって、トランジスタ１１は、メモリセル１０への書き込み用トランジスタとしての機能を有し、トランジスタ１２は読み出し用のトランジスタとしての機能を有している。
図１（Ａ）に説明を戻す。図１（Ａ）で示した記憶装置１０００は、図１（Ｂ）で説明したメモリセル１０と、センス回路２１ａと、デジタルアナログ変換回路２５と、アナログデジタル変換回路２６と、インバータ１４と、スイッチ１５と、を有している。
デジタルアナログ変換回路２５は、メモリセル１０ａと、メモリセル１０ｂと、メモリセル１０ｃと、ビット線ＢＬ［ｎ］を介して電気的に接続されている。
まず、センス回路２１ａの入力について説明をする。センス回路２１ａは、センス線ＳＬａ［ｎ］を介してメモリセル１０ａと電気的に接続されている。センス回路２１ａは、センス線ＳＬｂ［ｎ］を介してメモリセル１０ｂと電気的に接続されている。センス回路２１ａは、センス線ＳＬｃ［ｎ］を介してメモリセル１０ｃと電気的に接続されている。
センス線ＳＬ［ｎ］は、スイッチ１５を介してセンス線ＳＬａ［ｎ］と、センス線ＳＬｂ［ｎ］と、センス線ＳＬｃ［ｎ］とに電気的に接続されている。スイッチ１５は、センス線ＳＬ［ｎ］に与えられた信号がインバータ１４により反転された信号によって、スイッチのオン又はオフを制御することができる。したがって、メモリセル１０にデータを書くときは、スイッチ１５はオンにすることができ、センス回路２１ａがメモリセル１０のデータを読むときは、スイッチ１５はオフにすることができる。
さらに、メモリセル１０のデータを読むときは、スイッチ１５がオフになることで、センス線ＳＬａ［ｎ］と、センス線ＳＬｂ［ｎ］と、センス線ＳＬｃ［ｎ］と、はフローティングノードになり、メモリセル１０が有する読み出し用トランジスタ１２による電圧変換素子２３の駆動負荷を小さくすることができる。駆動のタイミングについては、図２のタイミングチャートを用いて詳細な説明をする。
センス線ＳＬａ［ｎ］は、センス回路２１ａが有するトランジスタ２２ａのゲートに、電圧変換素子２３ａを介して電気的に接続される。また、センス線ＳＬｂ［ｎ］は、トランジスタ２２ｂのゲートに電圧変換素子２３ｂを介して電気的に接続される。また、センス線ＳＬｃ［ｎ］は、トランジスタ２２ｃのゲートに、電圧変換素子２３ｃを介して電気的に接続される。
図１（Ａ）は、一例として電圧変換素子２３ａとして容量素子が用いられた例を示している。容量素子を用いることで、容量素子の電極の一方と、トランジスタ２２ａのゲートを電気的に接続するノードがフローティングノードＦＤ２になり、ブートストラップ回路を構成することができる。したがって、電圧変換素子２３ａは、容量素子の大きさを適宜選択することで、効率よく電流値から電圧値へ変換することができる。
よって、読み出し用トランジスタ１２ａからセンス線ＳＬａ［ｎ］に与えられる電流が小さいときでも、その電流に応じた容量の容量素子を充電することでフローティングノードＦＤ２の電圧を制御することができる。トランジスタ２２ａのゲート容量が、電圧変換素子２３ａの容量より大きくても、フローティングノードＦＤ２を制御することで、トランジスタ２２ａのゲートの電圧を制御することができ、トランジスタ２２ａのドレイン電流を制御することができる。
ただし、電圧変換素子２３ａは、必ずしも設けなくてもよい。トランジスタ２２ａのゲート容量を直接充電することで、トランジスタ２２ａが流すことのできるドレイン電流の大きさを制御してもよい。
次に、センス回路２１ａの出力について説明をする。センス回路２１ａが有するフローティングノードＦＤ１は、アナログデジタル変換回路２６に電気的に接続されている。またフローティングノードＦＤ１は、トランジスタ２２ａのソースもしくはドレインの一方に電気的に接続されている。またフローティングノードＦＤ１は、トランジスタ２２ｂのソースもしくはドレインの一方に電気的に接続されている。またフローティングノードＦＤ１は、トランジスタ２２ｃのソースもしくはドレインの一方に電気的に接続されている。トランジスタ２２ａ、トランジスタ２２ｂ、及びトランジスタ２２ｃのソースもしくはドレインの他方は、電源線２７に電気的に接続されている。
さらに、フローティングノードＦＤ１は、トランジスタ２２ｇのソースもしくはドレインの一方と電気的に接続されている。また、電圧変換素子２４の電極の一方と電気的に接続されている。トランジスタ２２ｇのソースもしくはドレインの他方と、電圧変換素子２４の電極の他方とは、電源線２８と電気的に接続されている。
図１（Ａ）は、電圧変換素子２４が、容量素子で構成された例を示している。電圧変換素子２４は、トランジスタ２２ａ、トランジスタ２２ｂ、及びトランジスタ２２ｃによって与えられるドレイン電流から、メモリセル１０に書き込まれたデータを、電圧として得ることができる。ただし、アナログデジタル変換回路では、メモリセル１０が有する、並列に処理されるメモリセルの数に応じて適宜判定条件を調整することが好ましい。
また、トランジスタ２２ｇは、フローティングノードＦＤ１の電圧値を、電源線２８に与えられた電圧値にすることができる。したがって、フローティングノードＦＤ１に与えられた電圧値をリセットする機能を有している。
上記構成により、メモリセル１０において、中性子線又はα線の影響等によって、メモリセルでソフトエラーが発生したときでも、読み出すメモリセルのデータは、ソフトエラーが発生していないメモリセルのデータで補完することができる。
ビット線ＢＬの電位は時々刻々と変動するが、図１（Ａ）に示す記憶装置１０００では、ホールド期間（後述する）は、そうでない期間よりも圧倒的に長い。中性子線又はα線の影響等によるソフトエラーは、記憶装置１０００の動作とは無関係に発生するので、ほとんど、ホールド期間で発生すると考えてよい。ソフトエラーが発生すると、トランジスタ１１を介して、ビット線ＢＬとフローティングノードＦＤ３とが導通し、フローティングノードＦＤ３の電圧は、ビット線ＢＬの電圧と等しくなる（あるいは、ビット線ＢＬの電圧に近くなる）。
記憶装置１０００では、ホールド期間に、ビット線ＢＬに“Ｌ”が与えられる。メモリセル１０ａ乃至１０ｃに“Ｈ”（＞“Ｌ”）のデータが保持されており、かつ、メモリセル１０ｂに中性子線又はα線の影響等でトランジスタ１１ｂを介して、ビット線ＢＬとフローティングノードＦＤ３ｂとが導通した（すなわち、ソフトエラーが発生した）とすると、メモリセル１０ｂのデータは“Ｈ”から“Ｌ“（あるいは、“Ｈ”と“Ｌ“の間の値）に変化する。
一方、メモリセル１０ａ乃至１０ｃに“Ｌ”のデータが保持されており、かつ、メモリセル１０ｂに中性子線又はα線の影響等でトランジスタ１１ｂを介して、ビット線ＢＬとフローティングノードＦＤ３ｂとが導通したとしても、メモリセル１０ｂのデータは“Ｌ”のままである。
つまり、ソフトエラーでデータが変動したとしても、“Ｈ”から“Ｌ“（あるいは、“Ｈ”と“Ｌ“の間の値）に変化することがほとんどであり、“Ｌ”から“Ｈ“（あるいは、“Ｈ”と“Ｌ“の間の値）に変化することは考慮しなくてもよい。
すなわち、当初、同じデータを書き込まれた複数のメモリセルのうちの一で、中性子線又はα線の影響等でトランジスタ１１を介して、ビット線ＢＬとフローティングノードＦＤ３とが導通し、かつ、それがどのメモリセルであるか不明であるとしても、データの変動は、“Ｈ”が書き込まれたメモリセルでのみ起こりえ、しかも、“Ｈ”から“Ｌ“（あるいは、“Ｈ”と“Ｌ“の間の値）のみである。一方、その他は書き込まれたデータ（すなわち、“Ｈ”が書き込まれていれば“Ｈ”、“Ｌ”が書き込まれていれば“Ｌ”）のままである。ゆえに、これら複数のメモリセルのデータの最大のもの（すなわち、“Ｈ”が書き込まれていれば“Ｈ”、“Ｌ”が書き込まれていれば“Ｌ”）が真のデータであると判断できる。
メモリセルに多値のデータ電圧を書き込む方式でも同様で、例えば、複数のメモリセルに同じ多値のデータ電圧ＶＤを書き込み、そのうち一のデータが変動したとし、かつ、それがどのメモリセルであるか不明であるとしても、データの変動は書き込まれた多値のデータ電圧ＶＤから“０“（あるいは、書き込まれた多値のデータ電圧ＶＤと“０“の間の値）のみであり、一方、その他は書き込まれた多値のデータ電圧ＶＤのままである。ゆえに、これら複数のメモリセルのデータの最大のもの（すなわち、書き込まれた多値のデータ電圧ＶＤ）が真のデータであると判断できる。
以上の例では、ホールド期間にビット線ＢＬに”Ｌ”が与えられる場合であるが、ホールド期間にビット線ＢＬに”Ｈ”が与えられる場合でも、同様に考えることができる。ただし、この場合は、ソフトエラーが発生すると、そのメモリセルのデータは本来あるべきデータからビット線ＢＬの電圧に近くなるので、上記とは逆のことが起こる。
すなわち、この場合は、“Ｌ”から“Ｈ“（あるいは、“Ｈ”と“Ｌ“の間の値）に変化することがほとんどであり、“Ｈ”から“Ｌ“（あるいは、“Ｈ”と“Ｌ“の間の値）に変化することは考慮しなくてもよい。したがって、ホールド期間にビット線ＢＬが”Ｈ“に保持される場合には、複数のメモリセルのデータの最小のものが真のデータであると判断できる。
いずれの場合も、メモリセル１０ａと、メモリセル１０ｃの保持データにより、メモリセル１０ｂに対してソフトエラーによるデータの破壊があったとしても、正しいデータを読み出すことができる。したがって、誤り訂正回路（ＥＣＣ回路）を設けるよりも、簡便に破損データを修復することができる。
さらに、第１のメモリ層の上に第２のメモリ層を設けることができるため、複数の誤り訂正用メモリセルを用いても、回路面積が大きくならない。したがって高密度、高容量なメモリを有する記憶装置１０００を実現することができる。
図２は、図１（Ａ）で示したブロック図のタイミングチャートを一例として示す。メモリセル１０（ｍ、ｎ）を制御するタイミングについて説明をする。Ｔ０−Ｔ１の期間は初期状態を示している。また、ｍ及びｎは、１以上の整数である。
Ｔ１−Ｔ２の期間は、メモリセル１０（ｍ、ｎ）へデータの書き込み期間を示している。メモリセル１０（ｍ、ｎ）へデータを書き込むために、ワード線ＷＬ［ｍ］に与えられる信号が“Ｌ”から“Ｈ”に変化させる。また、ビット線ＢＬ［ｎ］に与えられる信号が“Ｌ”から“Ｈ”に変化させる。また、センス線ＳＬ［ｎ］に与えられる信号が“Ｌ”から“Ｈ”に変化させる。
ワード線ＷＬ［ｍ］と、センス線ＳＬ［ｎ］と、に高い電圧ＶＨが与えられる。ビット線ＢＬ［ｎ］には、データ電圧ＶＤＨが与えられる。図２では、データ電圧ＶＤが与えられた例を示している。フローティングノードＦＤ３にもデータ電圧ＶＤが与えられている。もしくは、ビット線ＢＬ［ｎ］には、多値のデータ電圧ＶＤを与えてもよい。多値のデータ電圧ＶＤを与えることで、メモリセル１０（ｍ、ｎ）は多値メモリとして機能することができる。
データ電圧ＶＤから読み出し用トランジスタ１２の閾値電圧低いデータ電圧ＶＤ１がセンス線ＳＬ［ｎ］に与えられる。フローティングノードＦＤ２は、センス線ＳＬ［ｎ］に与えられたデータ電圧ＶＤ１が、電圧変換素子２３を介して与えられている
センス線ＳＬ［ｎ］に与えられる信号を“Ｈ”にすることで、読み出し用トランジスタ１２のソース及びドレインを同じ電位にさせることができる。よって、フローティングノードＦＤ３に、容量素子１３と、トランジスタ１２のゲート容量で合成容量を形成することができる。データを保持する容量素子は大きいことが好ましい。フローティングノードＦＤ３ａ乃至ＦＤ３ｃには、デジタルアナログ変換回路２５から、ビット線ＢＬ［ｎ］を介してデータが書き込むことができる。
Ｔ２−Ｔ３の期間は、メモリセル１０（ｍ、ｎ）にはアクセスされずデータが保持されているホールド期間を示す。ワード線ＷＬ［ｍ］、ビット線ＢＬ［ｎ］、センス線ＳＬ［ｎ］に与えられる信号は、“Ｌ”に変化させる。この期間にメモリセル１０ｂ（ｍ、ｎ）のフローティングノードＦＤ３ｂが中性子線又はα線の影響等でソフトエラーが発生したとして説明を続ける。フローティングノードＦＤ３ｂに保持されているデータ電圧ＶＤは、ソフトエラーによりデータの破壊が発生しデータ電圧ＶＤ２に変化した例を示している。
メモリセル１０（ｍ、ｎ）が中性子線又はα線の影響等を受けるとき、フローティングノードＦＤ３に保持された電荷がトランジスタ１１を介してリークすることで、フローティングノードＦＤ３の電圧値が低下し、データが破壊される。
Ｔ３−Ｔ４の期間は、センス回路によりデータを読み出す期間を示す。ビット線ＢＬ［ｎ］に与えられる信号が“Ｌ”から“Ｈ”に変化させる。センス線ＳＬは“Ｌ”を保持させることで、スイッチ１５が閉じることにより、センス線ＳＬａ［ｎ］及びＳＬｃ［ｎ］をフローティングにさせることができる。
したがって、トランジスタ１２のゲートに与えられたフローティングノードＦＤ３の電圧値により、トランジスタ１２のソースもしくはドレインの他方に接続されたセンス線ＳＬ［ｎ］にドレイン電流が与えられ、電圧変換素子２３により電圧値に変換され、フローティングノードＦＤ２にはデータ電圧ＶＤ１が与えられる。
センス線ＳＬａ［ｎ］乃至ＳＬｃ［ｎ］に与えられたそれぞれの電圧値によって、トランジスタ２２ａ乃至トランジスタ２２ｃのそれぞれのドレイン電流を、フローティングノードＦＤ１に与えることができる。例えば、センス線ＳＬａ［ｎ］及びＳＬｃ［ｎ］には、データ電圧ＶＤ１が与えられる。しかし、センス線ＳＬｂ［ｎ］には、ソフトエラーが発生し、データ電圧ＶＤ１からデータ電圧ＶＤ２に変化している。したがってデータ電圧ＶＤ２から読み出し用トランジスタ１２ｂの閾値電圧低いデータ電圧ＶＤ３が与えられる。
トランジスタ２２ａ乃至トランジスタ２２ｃにより与えられたドレイン電流は、電圧変換素子２４により電圧値に変換され、アナログデジタル変換回路２６に与えられる。アナログデジタル変換回路２６は、フローティングノードＦＤ１に与えられた電圧値を、必要に応じたビット幅のデジタル信号に変換し出力する機能を有している。
Ｔ４−Ｔ５の期間はフローティングノードＦＤ１をリセットすることができる。トランジスタ２２ｇのゲートに、任意のタイミングでリセット信号ＲＳＴを与えることができる。トランジスタ２２ｇのゲートに“Ｈ”の信号を与えることで、電圧変換素子２４に保持された電荷を解放することができる。ただし、フローティングノードＦＤ１をリセットされても、メモリセル１０（ｍ、ｎ）のデータは保持されている。
Ｔ５−Ｔ６の期間は、２回目のメモリセル１０（ｍ、ｎ）へデータの書き込みのタイミングを示している。ソフトエラーが発生したメモリセル１０ｂ（ｍ、ｎ）のフローティングノードＦＤ３ｂのデータは、新しいデータで更新することができる。
したがって、メモリセル１０（ｍ、ｎ）が、複数のメモリセルを並列処理することで、新規の誤り訂正回路を追加することなく、ソフトエラーなどによりデータが破壊されても、正しいデータを読み出すことができる。さらに、新しいデータにて更新することができる。また、ソフトエラーが発生したメモリセルに対して正しいデータで更新することもできる。
図３は、図１（Ａ）とは異なるセンス回路２１ｂの例を示す。図１（Ａ）と異なる点は、図１（Ａ）で示したフローティングノードＦＤ２に、リセット用のトランジスタ２２ｄ、トランジスタ２２ｅ、及びトランジスタ２２ｆを介して電源線２８と電気的に接続されている。
したがって、フローティングノードＦＤ２に、予期せぬ電荷が残ってしまっていても、リセットのタイミングで解放することができる。さらに、センス線ＳＬａ［ｎ］及びＳＬｃ［ｎ］と、フローティングノードＦＤ２と、を同じ電位にすることで、読み出し用トランジスタ１２の出力を正確にセンス回路２１ｂに与えることができる。
図４は、図１（Ａ）とは異なる配置のメモリセル１０及びセンス回路２１ｃの例を示す。図１（Ａ）と異なる点は、図４の記憶装置１０００ａは、メモリ層が１層で構成されている点である。メモリセル１０では、同じ絶縁膜の上に配置された半導体層にトランジスタが設けられている。
図４のセンス回路２１ｃは、センス線ＳＬａ［ｎ］乃至ＳＬｃ［ｎ］と、トランジスタ２２ａ乃至２２ｃのそれぞれのゲートと、が、電気的に接続されている。図１（Ａ）で示した電圧変換素子２３を設けないことで、図１（Ａ）で示したセンス回路２１ａよりも、さらに高密度な配置にすることができる。
センス回路２１ｃは、電圧変換素子２９に抵抗素子を用いた例を示している。抵抗素子に、トランジスタ２２ａ乃至トランジスタ２２ｃのドレイン電流を流すことで、ノードＮＤ１に電圧値を生成する。電圧変換素子２４は、複数の電圧値を生成できるようにプログラムできる可変抵抗素子を用いてもよい。
また、図４では、ノードＮＤ１には、リセット信号を設けなくてもよい。必要であれば、アナログデジタル変換回路にリセット信号を与えることで、任意のタイミングでアナログデジタル変換回路の出力をリセットすることができる。
したがって、センス回路２１ｃは、トランジスタ、電圧変換素子、リセット信号などを減らすことで、図１（Ａ）で示したセンス回路２１ａよりも、さらに高密度な配置にすることができる。
図５は、上記で説明した記憶装置１０００を有した電子機器の一例として、表示装置を備えた電子機器５１０と、サーバシステム５２０と、を示す。電子機器５１０と、サーバシステム５２０は、ネットワーク５３０に接続されている。サーバシステム５２０は、電子機器５１０で実行されるアプリケーションプログラムに対して情報を提供することができる。
電子機器５１０は、プロセッサ５１１と、記憶装置５１２と、通信モジュール５１３と、入力装置５１４と、出力装置５１５と、タッチセンサモジュール５１６と、表示モジュール５１７と、記憶装置５１８とを有している。
表示モジュール５１７は、ディスプレイコントローラ５１７ａと、フレームメモリ５１７ｂと、ディスプレイ５１７ｃを有している。ディスプレイ５１７ｃは、反射型の表示素子を有した表示部５１７ｄと、発光型の表示素子を有した表示部５１７ｅとを有している。図５では、ディスプレイ５１７ｃが、二つの表示部を有した例を示したが、いずれか一の表示部を有していればよい。また、透過型の表示素子を有した表示部を有していてもよい。
入力装置５１４は、センサ（力、変位、位置、速度、加速度、角速、度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、ジョイスティック、キーボード、ハードウェアボタン、ポインティングデバイス、撮像装置、音声入力装置、視点入力装置、姿勢検出装置などがある。
出力装置５１５は、外部記憶装置、外付け表示装置などがある。
記憶装置５１２は、プログラム及びデータが保持されている。プログラムは、プロセッサを介して記憶装置５１２と、通信モジュール５１３と、入力装置５１４と、出力装置５１５と、タッチセンサモジュール５１６と、表示モジュール５１７と、記憶装置５１８を使用することができる。記憶装置５１２及び記憶装置５１８は、電子機器５１０の電源が切られても、データが保持することができる。
再度、電子機器５１０の電源が起動されたときに、プログラムの起動時間を早くすることができる。よって、記憶装置５１２のメモリセルのデータがソフトエラーによって破壊されても、本実施の形態の記憶装置を用いることで、プログラムは修復されたデータを用いて起動処理を行うことができる。
プログラムが、プロセッサを介して、計算処理、周辺機器の制御、又は表示装置において表示の更新などを行うときに、記憶装置５１２のメモリセルのデータがソフトエラーによって破壊されると誤動作になることがある。本実施の形態の記憶装置を用いることで、プログラムは修復されたデータを用いて誤動作の発生を抑制することができる。
また、表示モジュール５１７が有するフレームメモリ５１７ｂに用いてもよい。フレームメモリ５１７ｂに用いることで、メモリセルのデータがソフトエラーによって破壊されても、修復されたデータを用いて表示をすることができる。
記憶装置５１２及び記憶装置５１８のメモリセルのデータがソフトエラーにより破壊されると、医療機器、原子力施設、航空機、宇宙ステーションなどで使用される電子機器５１０は誤動作を起こし、表示装置は正しく情報を表示することができない。したがって、電子機器５１０が有するメモリセルでソフトエラーが発生すると、誤動作を起こし重大な事故につながることがある。本実施の形態の記憶装置を用いることで、プログラムは修復されたデータを用いて誤動作の発生を抑制することができる。
また記憶装置５１８は、セキュリティー性の高い個体識別番号やパスワードなどのデータを保持しておくことが好ましい。プログラムが使用する記憶領域は、アクセス回数が多く劣化することが知られている。そのため、セキュリティー性の高いデータを保持するため、記憶装置５１８を用いることが好ましい。
ただし、セキュリティー性の高いデータはアクセス回数が少ないため、ソフトエラーが発生していても気づきにくい。したがって、本実施の形態の記憶装置を用いることで、プログラムは修復されたセキュリティー性の高いデータ提供することができ、正しく認証処理等をすることができる。
次に、サーバシステム５２０について説明する。サーバシステム５２０は、プロセッサ５２１と、記憶装置５２２と、通信モジュール５２３と、記憶装置ユニット５２４とを有している。記憶装置５２２にはサーバ制御用のプログラムが保持されている。サーバ制御用のプログラムは、プロセッサを用いて、複数の記憶装置ユニット５２４を制御することができる。
記憶装置ユニット５２４は、複数の記憶装置１０００をモジュール化し一つのユニットを構成している。記憶装置ユニット５２４は、図５では記載していないが、プロセッサを有することが好ましい。記憶装置ユニット５２４が有するプロセッサは、複数の記憶装置モジュールを制御することができる。したがって、記憶装置ユニット５２４は、大規模なデータを保持及び処理することができる。サーバシステム５２０は、複数の記憶装置ユニット５２４ａ乃至５２４ｎを有することができる。ｎは２以上の整数である。
大規模なサーバシステムでは、複数の記憶装置ユニット５２４を有しているため、使用するメモリセルの数も多くなる。よって、ソフトエラーが発生する確率も上昇する。本実施の形態の記憶装置を用いることで、サーバシステムのプログラムは、修復されたデータを用いて誤動作の発生を抑制することができる。
図５に示す電子機器５１０における、記憶装置５１２、記憶装置５１８、フレームメモリ５１７ｂ、及びサーバシステム５２０における、記憶装置５２２、記憶装置ユニット５２４ａ乃至５２４ｎは、本実施の形態で説明した記憶装置に、それぞれ、対応する。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、ＳｉトランジスタとＯＳトランジスタとで構成される半導体装置について説明する。ここでは、実施の形態１の記憶装置１０００を例に、このような半導体装置の構造について説明する。
＜＜メモリセルの積層構造＞＞
図６を参照して、記憶装置１０００の構造について説明する。図６には、代表的にメモリセル１０の断面構造を示している。記憶装置１０００は、単結晶シリコンウエハ５５００と、層ＬＸ１―層ＬＸ６の積層を有する。さらに、層ＬＸ６上に、層ＯＸ１−層ＯＸ９の積層を有する。層ＬＸ１−層ＬＸ６、さらに、層ＯＸ１−層ＯＸ９には、配線、電極、プラグ等が設けられている。
層ＬＸ１には、トランジスタ２２等のセンス回路などを構成するＳｉトランジスタが設けられている。Ｓｉトランジスタのチャネル形成領域は単結晶シリコンウエハ５５００に設けられている。
層ＬＸ５には、電圧変換素子２３ａ乃至２３ｃが設けられている。電圧変換素子２３ａ乃至２３ｃを層ＬＸ５よりも下層に設けることが可能である。図１（Ａ）で示した電圧変換素子は、容量素子を用いている。層ＯＸ２に設けられるＯＳトランジスタの構造は、後述するＯＳトランジスタ５００１（図７Ａ参照）と同様である。異なるＯＳトランジスタの構造は後述するＯＳトランジスタ５００２（図７Ｂ参照）に示している。
層ＯＸ２には、トランジスタ１１ａ及びトランジスタ１２ａのＯＳトランジスタが設けられている。ＯＳトランジスタのバックゲート電極は層ＯＸ１に設けられている。
層ＯＸ３には、容量素子１３ａが設けられている。
層ＯＸ５には、トランジスタ１１ｂ及びトランジスタ１２ｂのＯＳトランジスタが設けられている。ＯＳトランジスタのバックゲート電極は層ＯＸ４に設けられている。
層ＯＸ６には、容量素子１３ｂが設けられている。
層ＯＸ８には、トランジスタ１１ｃ及びトランジスタ１２ｃのＯＳトランジスタが設けられている。ＯＳトランジスタのバックゲート電極は層ＯＸ７に設けられている。
層ＯＸ９には、容量素子１３ｃが設けられている。
したがって、層ＯＸ２、層ＯＸ５、層ＯＸ８は異なる半導体層でトランジスタが形成されている。半導体層に用いる金属酸化物の組成を変えることで、中性子線又はα線に対してそれぞれのトランジスタが異なる耐性を有していてもよい。
なお、図６は記憶装置１０００の積層構造例を説明するための断面図であり、記憶装置１０００を特定の切断線で切った断面図ではない。次に、図７（Ａ）、図７（Ｂ）、乃び図８を参照して、ＯＳトランジスタの構成例を説明する。
＜＜ＯＳトランジスタの構成例１＞＞
図７（Ａ）にＯＳトランジスタの構成例を示す。図７（Ａ）に示すＯＳトランジスタ５００１は、金属酸化物トランジスタである。図７（Ａ）の左側の図は、ＯＳトランジスタ５００１のチャネル長方向の断面図であり、右側の図は、ＯＳトランジスタ５００１のチャネル幅方向の断面構造を示す図である。
ＯＳトランジスタ５００１は絶縁表面に形成される。ここでは、絶縁層５０２１上に形成されている。ＯＳトランジスタ５００１は、絶縁層５０２８、５０２９で覆われている。ＯＳトランジスタ５００１は、絶縁層５０２２−５０２７、５０３０―５０３２、金属酸化物層５０１１−５０１３、導電層５０５０−５０５４を有する。
なお、図中の絶縁層、金属酸化物層、導電層等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
金属酸化物層５０１１−５０１３をまとめて酸化物層５０１０と呼ぶ。図７（Ａ）に示すように、酸化物層５０１０は金属酸化物層５０１１、金属酸化物層５０１２、金属酸化物層５０１３の順に積層している部分を有する。ＯＳトランジスタ５００１がオン状態のとき、チャネルは酸化物層５０１０の金属酸化物層５０１２に主に形成される。
ＯＳトランジスタ５００１のゲート電極は導電層５０５０で構成され、ソース電極又はドレイン電極として機能する一対の電極は、導電層５０５１、５０５２で構成される。導電層５０５０−５０５２はそれぞれバリア層として機能する絶縁層５０３０−５０３２に覆われている。バックゲート電極は導電層５０５３と導電層５０５４との積層で構成される。ＯＳトランジスタ５００１はバックゲート電極を有さない構造としてもよい。後述するＯＳトランジスタ５００２も同様である。
ゲート（フロントゲート）側のゲート絶縁層は絶縁層５０２７で構成され、バックゲート側のゲート絶縁層は、絶縁層５０２４−５０２６の積層で構成される。絶縁層５０２８は層間絶縁層である。絶縁層５０２９はバリア層である。
金属酸化物層５０１３は、金属酸化物層５０１１、５０１２、導電層５０５１、５０５２でなる積層体を覆っている。絶縁層５０２７は金属酸化物層５０１３を覆っている。導電層５０５１、５０５２はそれぞれ、金属酸化物層５０１３、絶縁層５０２７を介して、導電層５０５０と重なる領域を有する。
導電層５０５０―５０５４に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、又は上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
例えば、導電層５０５０は、窒化タンタル、又はタングステン単層である。あるいは、導電層５０５０が２層構造、及び３層構造の場合、次のような組み合わせがある。先に記載した導電体が絶縁層５０２７側の層を構成する。（アルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン）、（窒化タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、窒化チタン）。
導電層５０５１と導電層５０５２は同じ層構造をもつ。例えば、導電層５０５１が単層である場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンなどの金属、又はこれを主成分とする合金構成すればよい。導電層５０５１が２層構造、及び３層構造の場合、次のような組み合わせがある。先に記載した導電体が絶縁層５０２７側の層を構成する。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タングステン、銅）、（銅−マグネシウム−アルミニウム合金、銅）、（チタン、銅）、（チタン又は窒化チタン、アルミニウム又は銅、チタン又は窒化チタン）、（モリブデン又は窒化モリブデン、アルミニウム又は銅、モリブデン又は窒化モリブデン）。
例えば、導電層５０５３は、水素に対するバリア性を有する導電層（例えば、窒化タンタル層）とし、導電層５０５４は、導電層５０５３よりも導電率の高い導電層（例えばタングステン）とすることが好ましい。このような構造であることで、導電層５０５３と導電層５０５４の積層は配線としての機能と、酸化物層５０１０への水素の拡散を抑制する機能とをもつ。
絶縁層５０２１−５０３２に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５０２１−５０３２はこれらの絶縁材料でなる単層、又は積層して構成される。絶縁層５０２１−５０３２を構成する層は、複数の絶縁材料を含んでいてもよい。
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
ＯＳトランジスタ５００１において、酸素及び水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５０１０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５０１０から酸素が放出されること、酸化物層５０１０への水素の侵入を抑えることができるので、ＯＳトランジスタ５００１の信頼性、電気特性を向上できる。
例えば、絶縁層５０２９をバリア層として機能させ、かつ絶縁層５０２１、５０２２、５０２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。酸化物層５０１０と導電層５０５０の間に、バリア層をさらに設けてもよい。もしくは、金属酸化物層５０１３として、酸素及び水素に対してバリア性をもつ金属酸化物層を設けてもよい。
絶縁層５０３０は、導電層５０５０の酸化を防ぐバリア層であることが好ましい。絶縁層５０３０が酸素に対してバリア性を有することで、絶縁層５０２８等から離脱した酸素による導電層５０５０の酸化を抑制することができる。例えば、絶縁層５０３０には、酸化アルミニウムなどの金属酸化物を用いることができる。
絶縁層５０２１−５０３２の構成例を記す。この例では、絶縁層５０２１、５０２２、５０２５、５０２９、５０３０―５０３２は、それぞれ、バリア層として機能する。絶縁層５０２６―５０２８は過剰酸素を含む酸化物層である。絶縁層５０２１は窒化シリコンであり、絶縁層５０２２は酸化アルミニウムであり、絶縁層５０２３は酸化窒化シリコンである。バックゲート側のゲート絶縁層（５０２４−５０２６）は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（５０２７）は、酸化窒化シリコンである。層間絶縁層（５０２８）は、酸化シリコンである。絶縁層５０２９、５０３０―５０３２は酸化アルミニウムである。
図７（Ａ）は、酸化物層５０１０が３層構造の例であるが、これに限定されない。酸化物層５０１０は、例えば、金属酸化物層５０１１又は金属酸化物層５０１３のない２層構造とすることができるし、金属酸化物層５０１１―５０１３の何れか１層だけで構成してもよい。又は、酸化物層５０１０を４層以上の金属酸化物層で構成してもよい。
＜＜ＯＳトランジスタの構成例２＞＞
図７（Ｂ）にＯＳトランジスタの構成例を示す。図７（Ｂ）に示すＯＳトランジスタ５００２は、ＯＳトランジスタ５００１の変形例である。図７（Ｂ）の左側にはＯＳトランジスタ５００２のチャネル長方向の断面図を、右側にはチャネル幅方向の断面図を示す。
ＯＳトランジスタ５００２では、金属酸化物層５０１１、５０１２とでなる積層の上面及び側面が、金属酸化物層５０１３と絶縁層５０２７とでなる積層によって覆われている。そのため、ＯＳトランジスタ５００２においては、絶縁層５０３１、５０３２は必ずしも設けなくてもよい。
＜＜ＯＳトランジスタの構成例３＞＞
図８にＯＳトランジスタの構成例を示す。図８に示すＯＳトランジスタ５００３は、ＯＳトランジスタ５００１の変形例であり、主に、ゲート電極の構造が異なる。図８の左側にはＯＳトランジスタ５００３のチャネル長方向の断面図を、右側にはチャネル幅方向の断面図を示す。
絶縁層５０２８に形成された開口部には、金属酸化物層５０１３、絶縁層５０２７、導電層５０５０が設けられている。つまり、絶縁層５０２８の開口部を利用して、ゲート電極が自己整合的に形成されている。よって、ＯＳトランジスタ５００２では、ゲート電極（５０５０）は、ゲート絶縁層（５０１７）を介してソース電極及びドレイン電極（５０５１、５０５２）と重なる領域を有していない。そのためゲートーソース間の寄生容量、ゲートードレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５０２８の開口によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの作製が容易である。
＜＜ＯＳトランジスタの構成例４＞＞
図２３にＯＳトランジスタの構成例を示す。図２３で示すトランジスタについては、実施の形態５にて詳細な説明をする。
ＯＳトランジスタのチャネル形成領域は、ＣＡＣ−ＯＳ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。
ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（オン／オフさせる機能）をＣＡＣ−ＯＳに付与することができる。ＣＡＣ−ＯＳにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
ＣＡＣ−ＯＳは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳは異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳをトランジスタのチャネル形成領域に用いることで、ＯＳトランジスタに高い電流駆動力、及び高い電界効果移動度を与えることができる。
また、結晶性によって金属酸化物半導体を分類すると、単結晶金属酸化物半導体と、それ以外の非単結晶金属酸化物半導体とに分けられる。非単結晶金属酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶金属酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質金属酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などがある。
また、ＯＳトランジスタのチャネル形成領域は、ＣＡＡＣ−ＯＳ、ｎｃ−ＯＳなどの結晶部を有する金属酸化物で構成されることが好ましい。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質金属酸化物半導体との間の構造を有する金属酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。
本明細書等において、ＣＡＣは金属酸化物半導体の機能又は材料を表し、ＣＡＡＣは金属酸化物半導体の結晶構造を表している。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態３）
図５で示した電子機器５１０に用いられる表示モジュールについて説明する。表示モジュールは、ディスプレイ５１７ｃとして、自発光型の表示素子と、反射型の表示素子を組み合わせたハイブリッド型の表示装置を使う例を示す。
本実施の形態の表示装置は、反射型の表示素子を有する第１の画素が設けられた第１の表示パネルと、発光素子を有する第２の画素が設けられた第２の表示パネルとが、接着層を介して貼り合わされた構成を有する。本実施の形態では反射型の表示素子として液晶素子を使うが電気泳動表示素子などでも良い。反射型の表示素子は、反射光の光量を制御することにより階調を表現することができる。発光素子は、発する光の光量を制御することにより階調を表現することができる。
表示装置は、例えば反射光のみを利用して表示を行うこと、発光素子からの光のみを利用して表示を行うこと、及び、反射光と発光素子からの光の両方を利用して表示を行うことができる。
第１の表示パネルは視認側に設けられ、第２の表示パネルは視認側とは反対側に設けられる。第１の表示パネルは、最も接着層側に位置する第１の樹脂層を有する。また第２の表示パネルは、最も接着層側に位置する第２の樹脂層を有する。
また、第１の表示パネルの表示面側に第３の樹脂層を設け、第２の表示パネルの裏面側（表示面側とは反対側）に第４の樹脂層を設けることが好ましい。これにより、表示装置を極めて軽くすることが可能で、また表示装置を割れにくくすることが可能となる。
第１の樹脂層乃至第４の樹脂層（以下、まとめて樹脂層とも表記する）は、極めて薄いことを特徴とする。より具体的には、それぞれ厚さが０．１μｍ以上３μｍ以下とすることが好ましい。そのため、２つの表示パネルを積層した構成であっても、厚さを薄くすることができる。また、第２の画素の発光素子が発する光の経路上に位置する樹脂層による光の吸収が抑制され、より高い効率で光を取り出すことができ、消費電力を小さくすることができる。
樹脂層は、例えば以下のように形成することができる。すなわち、支持基板上に低粘度の熱硬化性の樹脂材料を塗布し、熱処理により硬化させて樹脂層を形成する。そして樹脂層上に、構造物を形成する。その後、樹脂層と、支持基板との間で剥離を行うことにより、樹脂層の一方の面を露出させる。
支持基板と樹脂層とを剥離する際、これらの密着性を低下させる方法として、レーザ光を照射することが挙げられる。例えば、レーザ光に線状のレーザを用い、これを走査することにより、レーザ光を照射してもよい。これにより、支持基板の面積を大きくした際の工程時間を短縮することができる。レーザ光としては、波長３０８ｎｍのエキシマレーザを好適に用いることができる。密着性を低下させる方法はレーザ光に限らず、熱処理など別の手段を用いても良い。
樹脂層に用いることのできる材料としては、代表的には熱硬化性のポリイミドが挙げられる。特に感光性のポリイミドを用いることが好ましい。感光性のポリイミドは、表示パネルの平坦化膜等に好適に用いられる材料であるため、形成装置や材料を共有することができる。そのため本発明の一態様の構成を実現するために新たな装置や材料を必要としない。
また、樹脂層に感光性の樹脂材料を用いることにより、露光及び現像処理を施すことで、樹脂層を加工することが可能となる。例えば、開口部を形成することや、不要な部分を除去することができる。さらに露光方法や露光条件を最適化することで、表面に凹凸形状を形成することも可能となる。例えばハーフトーンマスクやグレートーンマスクを用いた露光技術や、多重露光技術などを用いればよい。
なお、非感光性の樹脂材料を用いてもよい。このとき、樹脂層上にレジストマスクやハードマスクを形成して開口部や凹凸形状を形成する方法を用いることもできる。
またこのとき、発光素子からの光の経路上に位置する樹脂層を、部分的に除去することが好ましい。すなわち、第１の樹脂層及び第２の樹脂層に、発光素子と重なる開口部を設ける。これにより、発光素子からの光の一部が樹脂層に吸収されることに伴う色再現性の低下や、光取り出し効率の低下を抑制することができる。
又は、樹脂層の発光素子からの光の経路上に位置する部分が、他の部分よりも薄くなるように、樹脂層に凹部が形成された構成としてもよい。すなわち、樹脂層は厚さの異なる２つの部分を有し、厚さの薄い部分が発光素子と重なる構成とすることもできる。この構成としても、樹脂層による発光素子からの光の吸収を低減できる。
また、第１の表示パネルが第３の樹脂層を有する場合、上記と同様に発光素子と重なる開口部を設けることが好ましい。これにより、さらに色再現性や光取り出し効率を向上させることができる。
また、第１の表示パネルが第３の樹脂層を有する場合、反射型の液晶素子における光の経路上に位置する第３の樹脂層の一部を除去することが好ましい。すなわち、第３の樹脂層に、反射型の液晶素子と重なる開口部を設ける。これにより、反射型の液晶素子の反射率を向上させることができる。
樹脂層に開口部を形成する場合、支持基板上に光吸収層を形成し、当該光吸収層上に開口部を有する樹脂層を形成し、さらに開口部を覆う透光性の層を形成する。光吸収層は、光を吸収して加熱されることで、水素又は酸素などのガスを放出する層である。したがって、支持基板側から光を照射し、光吸収層からガスを放出させることで、光吸収層と支持基板の界面、又は光吸収層と透光性の層との間の密着性が低下し、剥離を生じさせることができる。又は、光吸収層自体が破断して、剥離させることができる。
又は、以下の方法を用いることもできる。すなわち、樹脂層の開口部となる部分を、部分的に薄く形成し、上述した方法により支持基板と樹脂層とを剥離する。そして樹脂層の剥離した表面にプラズマ処理等を行うことで、樹脂層を薄膜化すると、樹脂層の薄い部分に開口を形成することができる。
また、第１の画素及び第２の画素は、それぞれトランジスタを有することが好ましい。さらに、当該トランジスタのチャネルを形成する半導体として、酸化物半導体を用いることが好ましい。酸化物半導体はトランジスタの作製工程にかかる最高温度を低温化（例えば４００℃以下、好ましくは３５０℃以下）しても、高いオン電流を実現でき、また高い信頼性を確保することができる。また、酸化物半導体を用いることで、トランジスタの被形成面側に位置する樹脂層に用いる材料として、高い耐熱性が要求されないため、材料の選択の幅を広げることができる。例えば、平坦化膜として用いる樹脂材料と兼ねることもできる。
ここで、例えば低温ポリシリコン（ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ））を用いた場合では、高い電界効果移動度が得られるものの、レーザ結晶化工程、結晶化の前処理のベーク工程、不純物の活性化のためのベーク工程などが必要であり、トランジスタの作製工程にかかる最高温度が上記酸化物半導体を用いた場合よりも高い（例えば５００℃以上、又は５５０℃以上、又は６００℃以上）。そのため、トランジスタの被形成面側に位置する樹脂層には高い耐熱性が必要となる。さらに、レーザ結晶化工程において、当該樹脂層にもレーザが照射されるため、当該樹脂層は比較的厚く形成する必要がある（例えば１０μｍ以上、又は２０μｍ以上）。
一方、酸化物半導体を用いた場合では、耐熱性の高い特殊な材料が不要で、かつ厚く形成する必要がないため、表示パネル全体に対する当該樹脂層にかかるコストの割合を小さくできる。
また、酸化物半導体は、バンドギャップが広く（例えば２．５ｅＶ以上、または３．０ｅＶ以上）、光を透過する性質を有する。そのため、支持基板と樹脂層の剥離工程において、レーザ光が酸化物半導体に照射されても吸収しにくいため、その電気的特性への影響を抑制できる。したがって、上述のように樹脂層を薄く形成することが可能となる。
本発明の一態様は、感光性のポリイミドに代表される低粘度な感光性樹脂材料を用いて薄く形成した樹脂層と、低温であっても電気特性に優れたトランジスタを実現できる酸化物半導体と、を組み合わせることにより、極めて生産性に優れた表示装置を実現できる。
続いて、画素の構成について説明する。第１の画素及び第２の画素は、それぞれマトリクス状に複数配置され、表示部を構成する。また、表示装置は、第１の画素を駆動する第１の駆動部と、第２の画素を駆動する第２の駆動部を有することが好ましい。第１の駆動部は第１の表示パネルに設けられ、第２の駆動部は第２の表示パネルに設けられていることが好ましい。
また、第１の画素と第２の画素は、同じ周期で表示領域内に配置されていることが好ましい。さらに、第１の画素及び第２の画素は表示装置の表示領域に混在して配置されていることが好ましい。これにより、後述するように複数の第１の画素のみで表示された画像と、複数の第２の画素のみで表示された画像、及び複数の第１の画素及び複数の第２の画素の両方で表示された画像のそれぞれは、同じ表示領域に表示することができる。
続いて、第１の表示パネル及び第２の表示パネルに用いることのできるトランジスタについて説明する。第１の表示パネルの第１の画素に設けられるトランジスタと、第２の表示パネルの第２の画素に設けられるトランジスタとは、同じ構成のトランジスタであってもよいし、それぞれ異なるトランジスタであってもよい。
トランジスタの構成としては、例えばボトムゲート構造のトランジスタが挙げられる。ボトムゲート構造のトランジスタは、半導体層よりも下側（被形成面側）にゲート電極を有する。また、例えばソース電極及びドレイン電極が、半導体層の上面及び側端部に接して設けられていることを特徴とする。
また、トランジスタの他の構成としては、例えばトップゲート構造のトランジスタが挙げられる。トップゲート構造のトランジスタは、半導体層よりも上側（被形成面側とは反対側）にゲート電極を有する。また、例えば第１のソース電極及び第１のドレイン電極が、半導体層の上面の一部及び側端部を覆う絶縁層上に設けられ、かつ当該絶縁層に設けられた開口を介して半導体層と電気的に接続されることを特徴とする。
また、トランジスタとして、半導体層を挟んで対向して設けられる第１のゲート電極及び第２のゲート電極を有していることが好ましい。
以下では、本発明の一態様の表示装置のより具体的な例について、図面を参照して説明する。
［構成例１］
図９に、ディスプレイ１１７の断面概略図を示す。ディスプレイ１１７は、表示パネル１００と表示パネル２００とが接着層５０によって貼り合わされた構成を有する。また、ディスプレイ１１７は、裏側（視認側とは反対側）に基板６１１と、表側（視認側）に基板６１２と、を有する。
表示パネル１００は、樹脂層１０１と樹脂層１０２との間に、トランジスタ１１０と、発光素子１２０と、を有する。表示パネル２００は、樹脂層２０１と樹脂層２０２との間にトランジスタ２１０と、液晶素子２２０と、を有する。樹脂層１０１は、接着層５１を介して基板６１１と貼り合わされている。また樹脂層２０２は、接着層５２を介して基板６１２と貼り合わされている。
また、樹脂層１０２、樹脂層２０１、及び樹脂層２０２は、それぞれ開口部が設けられている。図９に示す領域８１は、発光素子１２０と重なる領域であって、かつ樹脂層１０２の開口部、樹脂層２０１の開口部、及び樹脂層２０２の開口部と重なる領域である。
〔表示パネル１００〕
樹脂層１０１には、トランジスタ１１０、発光素子１２０、絶縁層１３１、絶縁層１３２、絶縁層１３３、絶縁層１３４、絶縁層１３５等が設けられている。また、樹脂層１０２には、遮光層１５３、及び着色層１５２等が設けられている。樹脂層１０１と樹脂層１０２とは、接着層１５１により接着されている。
トランジスタ１１０は、絶縁層１３１上に設けられ、ゲート電極として機能する導電層１１１と、ゲート絶縁層として機能する絶縁層１３２の一部と、半導体層１１２と、ソース電極又はドレイン電極の一方として機能する導電層１１３ａと、ソース電極又はドレイン電極の他方として機能する導電層１１３ｂと、を有する。
半導体層１１２は、酸化物半導体を含むことが好ましい。
絶縁層１３３及び絶縁層１３４は、トランジスタ１１０を覆って設けられている。絶縁層１３４は、平坦化層として機能する。
発光素子１２０は、導電層１２１と、ＥＬ層１２２と、導電層１２３と、が積層された構成を有する。導電層１２１は可視光を反射する機能を有し、導電層１２３は、可視光を透過する機能を有する。したがって、発光素子１２０は、被形成面側とは反対側に光を射出する上面射出型（トップエミッション型ともいう）の発光素子である。
導電層１２１は、絶縁層１３４及び絶縁層１３３に設けられた開口を介して導電層１１３ｂと電気的に接続されている。絶縁層１３５は、導電層１２１の端部を覆い、かつ導電層１２１の上面が露出するように開口が設けられている。ＥＬ層１２２及び導電層１２３は、絶縁層１３５及び導電層１２１の露出した部分を覆って、順に設けられている。
樹脂層１０２の樹脂層１０１側には、絶縁層１４１が設けられている。また絶縁層１４１の樹脂層１０１側には、遮光層１５３と、着色層１５２とが設けられている。着色層１５２は、発光素子１２０と重なる領域に設けられている。遮光層１５３は、発光素子１２０と重なる部分に開口を有する。
絶縁層１４１は、樹脂層１０２の開口部を覆って設けられている。また絶縁層１４１の樹脂層１０２の開口部と重なる部分は、接着層５０と接している。
〔表示パネル２００〕
樹脂層２０１には、トランジスタ２１０、導電層２２１、配向膜２２４ａ、絶縁層２３１、絶縁層２３２、絶縁層２３３、絶縁層２３４等が設けられている。また、樹脂層２０２には、絶縁層２０４、導電層２２３、配向膜２２４ｂ等が設けられている。また配向膜２２４ａと配向膜２２４ｂとの間に液晶２２２が挟持されている。樹脂層２０１と樹脂層２０２とは、図示しない領域で接着層により接着されている。
トランジスタ２１０は、絶縁層２３１上に設けられ、ゲート電極として機能する導電層２１１と、ゲート絶縁層として機能する絶縁層２３２の一部と、半導体層２１２と、ソース電極又はドレイン電極の一方として機能する導電層２１３ａと、ソース電極又はドレイン電極の他方として機能する導電層２１３ｂと、を有する。
半導体層２１２は、酸化物半導体を含むことが好ましい。
絶縁層２３３及び絶縁層２３４は、トランジスタ２１０を覆って設けられている。絶縁層２３４は、平坦化層として機能する。
液晶素子２２０は、導電層２２１と、導電層２２３と、これらの間に位置する液晶２２２と、により構成されている。導電層２２１は可視光を反射する機能を有し、導電層２２３は、可視光を透過する機能を有する。したがって、液晶素子２２０は反射型の液晶素子である。
導電層２２１は、絶縁層２３４及び絶縁層２３３に設けられた開口を介して導電層２１３ｂと電気的に接続されている。配向膜２２４ａは、導電層２２１及び絶縁層２３４の表面を覆って設けられている。
樹脂層２０２の樹脂層２０１側には、導電層２２３と配向膜２２４ｂとが積層されて設けられている。なお、樹脂層２０２と導電層２２３との間に絶縁層２０４が設けられている。また、液晶素子２２０の反射光を着色するための着色層を設けてもよい。
絶縁層２３１は、樹脂層２０１の開口部を覆って設けられている。また、絶縁層２３１の樹脂層２０２の開口部と重なる部分は、接着層５０と接して設けられている。また、絶縁層２０４は、樹脂層２０２の開口部を覆って設けられている。また、絶縁層２０４の樹脂層２０２の開口部と重なる部分は、接着層５２と接して設けられている。
〔ディスプレイ１１７〕
ディスプレイ１１７は、上面から見たときに、発光素子１２０が、反射型の液晶素子２２０と重ならない部分を有する。これにより、図９に示すように、発光素子１２０からは、着色層１５２によって着色された発光６２１が、視認側に射出される。また、液晶素子２２０では、導電層２２１により外光が反射された反射光６２２が液晶２２２を介して射出される。
発光素子１２０から射出された発光６２１は、樹脂層１０２の開口部、樹脂層２０１の開口部、及び樹脂層２０２の開口部を通って視認側に射出される。したがって、樹脂層１０２、樹脂層２０１、及び樹脂層２０２が可視光の一部を吸収する場合であっても、発光６２１の光路上にこれら樹脂層が存在しないため、光取り出し効率や、色再現性を高いものとすることができる。
なお、基板６１２が偏光板、又は円偏光板として機能する。又は、基板６１２よりも外側に、偏光板又は円偏光板を設けてもよい。
ここでは、表示パネル２００が着色層を有さず、カラー表示を行わない構成としているが、樹脂層２０２側に着色層を設け、カラー表示可能な構成としてもよい。
以上が構成例についての説明である。
［作製方法例］
以下では、図９で例示したディスプレイ１１７の作製方法の例について、図面を参照して説明する。
なお、表示装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ）法や、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法を使ってもよい。
また、表示装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成することができる。
また、表示装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いて加工することができる。又は、遮蔽マスクを用いた成膜方法により、島状の薄膜を形成してもよい。又は、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。フォトリソグラフィ法としては、加工したい薄膜上に感光性のレジスト材料を塗布し、これをフォトマスク用いて露光した後、現像することによりレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法と、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法と、がある。
フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、又はこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、又はＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線又は電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、光や電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
薄膜のエッチングには、ドライエッチング法、ウエットエッチング法、サンドブラスト法などを用いることができる。
〔樹脂層の形成〕
まず、支持基板６１を準備する。支持基板６１としては、搬送が容易となる程度に剛性を有する材料であり、かつ作製工程にかかる温度に対して耐熱性を有する材料を用いることができる。例えば、ガラス、石英、セラミック、サファイヤ、有機樹脂、半導体、金属又は合金などの材料を用いることができる。ガラスとしては、例えば、無アルカリガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等を用いることができる。
続いて、支持基板６１上に、樹脂層１０１を形成する（図１０（Ａ））。
まず、樹脂層１０１となる材料を支持基板６１上に塗布する。塗布は、スピンコート法を用いると大型の基板に均一に薄い樹脂層１０１を形成できるため好ましい。
他の塗布方法として、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法を用いてもよい。
当該材料は、熱により重合が進行する熱硬化性（熱重合性ともいう）を発現する重合性モノマーを有する。さらに、当該材料は、感光性を有することが好ましい。また当該材料は、粘度を調整するための溶媒が含まれていることが好ましい。
当該材料には、重合後にポリイミド樹脂、アクリル樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂となる、重合性モノマーを含むことが好ましい。すなわち、形成された樹脂層１０１は、これら樹脂材料を含む。特に当該材料に、イミド結合を有する重合性モノマーを用いることで、ポリイミド樹脂に代表される樹脂を樹脂層１０１に用いると、耐熱性や耐候性を向上させることができるため好ましい。
塗布に用いる当該材料の粘度は、５ｃＰ以上５００ｃＰ未満、好ましくは粘度が５ｃＰ以上１００ｃＰ未満、より好ましくは粘度が１０ｃＰ以上５０ｃＰ以下であることが好ましい。材料の粘度が低いほど、塗布が容易となる。また、材料の粘度が低いほど、気泡の混入を抑制でき、良質な膜を形成できる。また材料の粘度が低いほど、薄く均一に塗布することが可能なため、より薄い樹脂層１０１を形成することができる。
続いて、支持基板６１を加熱し、塗布した材料を重合させることで樹脂層１０１を形成する。このとき、加熱により材料中の溶媒は除去される。また加熱は、後のトランジスタ１１０の作製工程にかかる最高温度よりも高い温度で加熱することが好ましい。例えば３００℃以上６００℃以下、好ましくは３５０℃以上５５０℃以下、より好ましくは４００℃以上５００℃以下、代表的には４５０℃で加熱することが好ましい。樹脂層１０１の形成時に、表面が露出した状態でこのような温度で加熱することにより、樹脂層１０１から脱離しうるガスを除去することができるため、トランジスタ１１０の作製工程中にガスが脱離することを抑制できる。
樹脂層１０１の厚さは、０．０１μｍ以上１０μｍ未満であることが好ましく、０．１μｍ以上３μｍ以下であることがより好ましく、０．５μｍ以上１μｍ以下であることがさらに好ましい。低粘度の溶液を用いることで、樹脂層１０１を薄く均一に形成することが容易となる。
また、樹脂層１０１の熱膨張係数は、０．１ｐｐｍ／℃以上２０ｐｐｍ／℃以下であることが好ましく、０．１ｐｐｍ／℃以上１０ｐｐｍ／℃以下であることがより好ましい。樹脂層１０１の熱膨張係数が低いほど、加熱による膨張又は収縮に伴う応力により、トランジスタ等が破損することを抑制できる。
また、トランジスタ１１０の半導体層１１２に酸化物半導体膜を用いる場合には、低温で形成できるため、樹脂層１０１に高い耐熱性が要求されない。樹脂層１０１等の耐熱性は、例えば加熱による重量減少率、具体的には５％重量減少温度等により評価できる。樹脂層１０１等の５％重量減少温度は、４５０℃以下、好ましくは４００℃以下、より好ましくは４００℃未満、さらに好ましくは３５０℃未満とすることができる。また、トランジスタ１１０等の形成工程にかかる最高温度を、３５０℃以下とすることが好ましい。
ここで、樹脂層１０１に感光性の材料を用いた場合、フォトリソグラフィ法により、一部を除去することが可能となる。具体的には、材料を塗布した後に溶媒を除去するための熱処理（プリベーク処理ともいう）を行い、その後露光を行う。続いて、現像処理を施すことで、不要な部分を除去することができる。また、その後に熱処理（ポストベーク処理ともいう）を行うことが好ましい。２回目の熱処理を、上記で示した温度で行えばよい。
上記方法で樹脂層１０１に開口部を設けることにより、以下のような構成を実現できる。例えば、開口部を覆うように導電層を配置することで、後述する剥離工程後に、裏面側に一部が露出した電極（裏面電極、貫通電極とも言う）を形成することができる。当該電極は、外部接続端子として用いることもできる。また、例えば２つの表示パネルを貼り合せるためのマーカー部に樹脂層１０１を設けない構成とすることで、位置合わせ精度を高めることができる。
〔絶縁層１３１の形成〕
続いて、樹脂層１０１上に絶縁層１３１を形成する（図１０（Ｂ））。
絶縁層１３１は、樹脂層１０１に含まれる不純物が、後に形成するトランジスタや発光素子に拡散することを防ぐバリア層として用いることができる。そのためバリア性の高い材料を用いることが好ましい。
絶縁層１３１としては、例えば窒化シリコン膜、酸化窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜などの無機絶縁材料を用いることができる。また、上述の２以上の絶縁膜を積層して用いてもよい。特に、樹脂層１０１側から窒化シリコン膜と酸化シリコン膜の積層膜を用いることが好ましい。
また、樹脂層１０１の表面に凹凸がある場合、絶縁層１３１は当該凹凸を被覆することが好ましい。また、絶縁層１３１が当該凹凸を平坦化する平坦化層としての機能を有していてもよい。例えば、絶縁層１３１として、有機絶縁材料と無機絶縁材料を積層して用いることが好ましい。有機絶縁材料としては、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等の有機樹脂を用いることができる。
絶縁層１３１は、例えば室温以上４００℃以下、好ましくは１００℃以上３５０℃以下、より好ましくは１５０℃以上３００℃以下の温度で形成することが好ましい。
〔トランジスタの形成〕
続いて、図１０（Ｃ）に示すように、絶縁層１３１上にトランジスタ１１０を形成する。ここではトランジスタ１１０の一例として、ボトムゲート構造のトランジスタを作製する場合の例を示している。
絶縁層１３１上に導電層１１１を形成する。導電層１１１は、導電膜を成膜した後、レジストマスクを形成し、当該導電膜をエッチングした後にレジストマスクを除去することにより形成できる。
続いて、絶縁層１３２を形成する。絶縁層１３２は、絶縁層１３１に用いることのできる無機絶縁膜を援用できる。
続いて、半導体層１１２を形成する。半導体層１１２は、半導体膜を成膜した後、レジストマスクを形成し、当該半導体膜をエッチングした後にレジストマスクを除去することにより形成できる。
半導体膜は、成膜時の基板温度を室温以上３００℃以下、好ましくは室温以上２２０℃以下、より好ましくは、室温以上２００℃以下、さらに好ましくは室温以上１７０℃以下の温度で形成する。ここで成膜時の基板温度が室温であるとは、基板を加熱しないことを指す。このとき、成膜時に基板が受けるエネルギーにより、室温よりも高い温度になる場合も含む。また、室温とは例えば１０℃以上３０℃以下の温度範囲を指し、代表的には２５℃とする。
半導体膜としては、酸化物半導体を用いることが好ましい。特にシリコンよりもバンドギャップの大きな酸化物半導体を適用することが好ましい。シリコンよりもバンドギャップが広く、かつキャリア密度の小さい半導体材料を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
また、酸化物半導体として、バンドギャップが２．５ｅＶ以上、好ましくは２．８ｅＶ以上、より好ましくはバンドギャップが３．０ｅＶ以上の材料を用いることが好ましい。このような酸化物半導体を用いることにより、後述する剥離工程におけるレーザ光等の光の照射において、当該光が半導体膜を透過するため、トランジスタの電気特性への悪影響が生じにくくなる。
特に、本発明の一態様に用いる半導体膜は、不活性ガス（例えばＡｒ）及び酸素ガスのいずれか一方又は両方を含む雰囲気下にて基板を加熱した状態で、スパッタリング法によって成膜することが好ましい。
成膜時の基板温度は室温以上２００℃以下、好ましくは室温以上１７０℃以下の温度とすることが好ましい。基板の温度を高めることにより、配向性を有する結晶部がより多く形成され、電気的な安定性に優れた半導体膜を形成できる。このような半導体膜を用いることで、電気的な安定性に優れたトランジスタを実現できる。また、基板温度を低くする、又は加熱しない状態で成膜することで、配向性を有する結晶部の割合が小さく、キャリア移動度の高い半導体膜を形成できる。このような半導体膜を用いることで、高い電界効果移動度を示すトランジスタを実現できる。
また、成膜時の酸素の流量比（酸素分圧）を、０％以上１００％未満、好ましくは０％以上５０％以下、より好ましくは０％以上３３％以下、さらに好ましくは０％以上１５％以下とすることが好ましい。酸素流量を低減することにより、キャリア移動度の高い半導体膜を形成でき、より高い電界効果移動度を示すトランジスタを実現できる。
成膜時の基板温度と、成膜時の酸素流量を上述の範囲とすることで、配向性を有する結晶部と、配向性を有さない結晶部とが混在した半導体膜を得ることができる。また、基板温度と酸素流量を上述の範囲内で最適化することにより、配向性を有する結晶部と配向性を有さない結晶部の存在割合を制御することが可能となる。
半導体膜の成膜に用いることの可能な酸化物ターゲットとしては、Ｉｎ−Ｇａ−Ｚｎ系酸化物に限られず、例えば、Ｉｎ−Ｍ−Ｚｎ系酸化物（Ｍは、Ａｌ、Ｙ、またはＳｎ）を適用することができる。
また、複数の結晶粒を有する多結晶酸化物を含むスパッタリングターゲットを用いて、結晶部を含む半導体膜を成膜すると、多結晶酸化物を含まないスパッタリングターゲットを用いた場合に比べて、結晶性を有する半導体膜が得られやすい。
特に、膜の厚さ方向（膜面方向、膜の被形成面、又は膜の表面に垂直な方向ともいう）に配向性を有する結晶部と、このような配向性を有さずに無秩序に配向する結晶部が混在した半導体膜を適用したトランジスタは、電気特性の安定性を高くできる、チャネル長を微細にすることが容易となる、などの特徴がある。一方、配向性を有さない結晶部のみで構成される半導体膜を適用したトランジスタは、電界効果移動度を高めることができる。なお、後述するように、酸化物半導体中の酸素欠損を低減することにより、高い電界効果移動度と高い電気特性の安定性を両立したトランジスタを実現することができる。
このように、酸化物半導体膜を用いることで、ＬＴＰＳで必要であった高い温度での加熱処理や、レーザ結晶化処理が不要であり、極めて低温で半導体層１１２を形成できる。そのため、樹脂層１０１を薄く形成することが可能となる。
続いて、導電層１１３ａ及び導電層１１３ｂを形成する。導電層１１３ａ及び導電層１１３ｂは、導電膜を成膜した後、レジストマスクを形成し、当該導電膜をエッチングした後にレジストマスクを除去することにより形成できる。
なお、導電層１１３ａ及び導電層１１３ｂの加工の際に、レジストマスクに覆われていない半導体層１１２の一部がエッチングにより薄膜化する場合がある。半導体層１１２として配向性を有する結晶部を含む酸化物半導体膜を用いると、この薄膜化を抑制できるため好ましい。
以上のようにして、トランジスタ１１０を作製できる。トランジスタ１１０は、チャネルが形成される半導体層１１２に、酸化物半導体を含むトランジスタである。またトランジスタ１１０において、導電層１１１の一部はゲートとして機能し、絶縁層１３２の一部はゲート絶縁層として機能し、導電層１１３ａ及び導電層１１３ｂは、それぞれソース又はドレインのいずれか一方として機能する。
〔絶縁層１３３の形成〕
続いて、トランジスタ１１０を覆う絶縁層１３３を形成する。絶縁層１３３は、絶縁層１３２と同様の方法により形成することができる。
絶縁層１３３は例えば室温以上４００℃以下、好ましくは１００℃以上３５０℃以下、より好ましくは１５０℃以上３００℃以下の温度で形成することが好ましい。温度が高いほど緻密でバリア性の高い絶縁膜とすることができる。
また、絶縁層１３３として、酸素を含む雰囲気下で上述のような低温で成膜した酸化シリコン膜や酸化窒化シリコン膜等の酸化物絶縁膜を用いることが好ましい。また当該酸化シリコンや酸化窒化シリコン膜上に窒化シリコン膜などの酸素を拡散、透過しにくい絶縁膜を積層して形成することが好ましい。酸素を含む雰囲気下で低温で形成した酸化物絶縁膜は、加熱により多くの酸素を放出しやすい絶縁膜とすることができる。このような酸素を放出する酸化物絶縁膜と、酸素を拡散、透過しにくい絶縁膜を積層した状態で、加熱処理を行うことにより、半導体層１１２に酸素を供給することができる。その結果、半導体層１１２中の酸素欠損、及び半導体層１１２と絶縁層１３３の界面の欠陥を修復し、欠陥準位を低減することができる。これにより、極めて信頼性の高い半導体装置を実現できる。
以上の工程により、可撓性を有する樹脂層１０１上にトランジスタ１１０と、これを覆う絶縁層１３３を形成することができる。なお、この段階において、後述する方法を用いて樹脂層１０１と支持基板６１とを分離することで、表示素子を有さないフレキシブルデバイスを作製することもできる。例えば、トランジスタ１１０や、トランジスタ１１０に加えて容量素子、抵抗素子、及び配線などを形成することで、半導体回路を有するフレキシブルデバイスを作製することができる。
〔絶縁層１３４の形成〕
続いて、絶縁層１３３上に絶縁層１３４を形成する。絶縁層１３４は、後に形成する表示素子の被形成面を有する層であるため、平坦化層として機能する層であることが好ましい。絶縁層１３４は、絶縁層１３１に用いることのできる有機絶縁膜又は無機絶縁膜を援用できる。
絶縁層１３４は、樹脂層１０１と同様に、感光性及び熱硬化性を有する樹脂材料を用いることが好ましい。特に、絶縁層１３４と樹脂層１０１とに、同じ材料を用いることが好ましい。これにより、絶縁層１３４と樹脂層１０１の材料や、これらを形成するための装置を共通化することが可能となる。
また、絶縁層１３４は、樹脂層１０１と同様に、０．０１μｍ以上１０μｍ未満であることが好ましく、０．１μｍ以上３μｍ以下であることがより好ましく、０．５μｍ以上１μｍ以下であることがさらに好ましい。低粘度の溶液を用いることで、絶縁層１３４を薄く均一に形成することが容易となる。
〔発光素子１２０の形成〕
続いて、絶縁層１３４及び絶縁層１３３に、導電層１１３ｂ等に達する開口を形成する。
その後、導電層１２１を形成する。導電層１２１は、その一部が画素電極として機能する。導電層１２１は、導電膜を成膜した後、レジストマスクを形成し、当該導電膜をエッチングした後にレジストマスクを除去することにより形成できる。
続いて、図１０（Ｄ）に示すように、導電層１２１の端部を覆う絶縁層１３５を形成する。絶縁層１３５は、絶縁層１３１に用いることのできる有機絶縁膜又は無機絶縁膜を援用できる。
絶縁層１３５は、樹脂層１０１と同様に、感光性及び熱硬化性を有する樹脂材料を用いることが好ましい。特に、絶縁層１３５と樹脂層１０１とに、同じ材料を用いることが好ましい。これにより、絶縁層１３５と樹脂層１０１の材料や、これらを形成するための装置を共通化することが可能となる。
また、絶縁層１３５は、樹脂層１０１と同様に、０．０１μｍ以上１０μｍ未満であることが好ましく、０．１μｍ以上３μｍ以下であることがより好ましく、０．５μｍ以上１μｍ以下であることがさらに好ましい。低粘度の溶液を用いることで、絶縁層１３５を薄く均一に形成することが容易となる。
続いて、図１０（Ｅ）に示すように、ＥＬ層１２２及び導電層１２３を形成する。
ＥＬ層１２２は、蒸着法、塗布法、印刷法、吐出法などの方法で形成することができる。ＥＬ層１２２を画素毎に作り分ける場合、メタルマスクなどのシャドウマスクを用いた蒸着法、又はインクジェット法等により形成することができる。ＥＬ層１２２を画素毎に作り分けない場合には、メタルマスクを用いない蒸着法を用いることができる。ここでは、メタルマスクを用いない蒸着法により形成した例を示している。
導電層１２３は、蒸着法やスパッタリング法等を用いて形成することができる。
以上のようにして、発光素子１２０を形成することができる。発光素子１２０は、一部が画素電極として機能する導電層１２１、ＥＬ層１２２、及び一部が共通電極として機能する導電層１２３が積層された構成を有する。
〔光吸収層１０３ａの形成〕
支持基板６２を準備する。支持基板６２は、支持基板６１の記載を援用することができる。
続いて、支持基板６２上に、光吸収層１０３ａを形成する（図１１（Ａ））。光吸収層１０３ａは、後の光７０の照射工程において、当該光７０を吸収し、発熱することにより、水素又は酸素等を放出する層である。
光吸収層１０３ａとしては、例えば加熱により水素が放出される、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いることができる。水素化アモルファスシリコン膜は、例えばＳｉＨ４を成膜ガスに含むプラズマＣＶＤ法により成膜することができる。また、さらに水素を多く含有させるため、成膜後に水素を含む雰囲気下で加熱処理をしてもよい。
又は、光吸収層１０３ａとして、加熱により酸素が放出される酸化物膜を用いることもできる。特に、酸化物半導体膜又は不純物準位を有する酸化物半導体膜（酸化物導電膜ともいう）は、酸化シリコン膜等の絶縁膜に比べてバンドギャップが狭く、光を吸収しやすいため好ましい。酸化物半導体を用いる場合、上述した半導体層１１２の形成方法、及び後述する半導体層に用いることのできる材料を援用できる。酸化物膜は、例えば酸素を含む雰囲気下でプラズマＣＶＤ法やスパッタリング法等により成膜することができる。特に酸化物半導体膜を用いる場合には、酸素を含む雰囲気下でスパッタリング法により成膜することが好ましい。また、さらに酸素を含有させるため、成膜後に酸素を含む雰囲気下で加熱処理をしてもよい。
又は、光吸収層１０３ａに用いることのできる酸化物膜として、酸化物絶縁膜を用いてもよい。例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜等を用いることもできる。例えば、このような酸化物絶縁膜を、酸素を含む雰囲気下にて、低温（例えば２５０℃以下、好ましくは２２０℃以下）で成膜することで、酸素を過剰に含有した酸化物絶縁膜を形成することができる。成膜は、例えばスパッタリング法又はプラズマＣＶＤ法等を用いることができる。
〔樹脂層１０２の形成〕
続いて、光吸収層１０３ａ上に、開口部を有する樹脂層１０２を形成する（図１１（Ｂ））。樹脂層１０２の形成方法及び材料については、開口部を形成する部分以外は樹脂層１０１と同様の方法及び材料を用いることができる。
樹脂層１０２の形成は、まず感光性の材料を光吸収層１０３ａ上に塗布して薄膜を形成し、プリベーク処理を行う。続いて、フォトマスクを用いて当該材料を露光し、現像処理を行うことで、開口部を有する樹脂層１０２を形成することができる。その後、ポストベーク処理を行い、材料を十分に重合させるとともに、膜中のガスを除去する。
〔絶縁層１４１の形成〕
続いて、樹脂層１０２、及び樹脂層１０２の開口部を覆って絶縁層１４１を形成する（図１１（Ｃ））。絶縁層１４１の一部は、光吸収層１０３ａと接して設けられる。絶縁層１４１は、樹脂層１０２に含まれる不純物が、後に形成するトランジスタや発光素子に拡散することを防ぐバリア層として用いることができる。そのためバリア性の高い材料を用いることが好ましい。
絶縁層１４１の形成方法及び材料については、絶縁層１３１の記載を援用できる。
〔遮光層、着色層の形成〕
続いて、絶縁層１４１上に遮光層１５３及び着色層１５２を形成する（図１１（Ｄ））。
遮光層１５３は、金属材料又は樹脂材料を用いることができる。金属材料を用いる場合には、導電膜を成膜した後に、フォトリソグラフィ法等を用いて不要な部分を除去することにより形成できる。また金属材料、顔料又は染料を含む感光性の樹脂材料を用いた場合は、フォトリソグラフィ法等により形成することができる。
また、着色層１５２は、感光性の材料を用いることで、フォトリソグラフィ法等により島状に加工することができる。
以上により、樹脂層１０２上に絶縁層１４１、遮光層１５３及び着色層１５２を形成することができる。なお、樹脂層１０１側の作製工程と、樹脂層１０２側の作製工程は、互いに独立して行うことができるため、その順序は問われない。又はこれら２つの工程を並行して行ってもよい。
〔貼り合せ〕
続いて、図１１（Ｅ）に示すように、支持基板６１と支持基板６２とを、接着層１５１を用いて貼り合せる。貼り合せは、樹脂層１０２の開口部と、発光素子１２０とが重なるように行う。そして、接着層１５１を硬化させる。これにより、発光素子１２０を接着層１５１で封止することができる。
接着層１５１は、硬化型の材料を用いることが好ましい。例えば光硬化性を示す樹脂、反応硬化性を示す樹脂、熱硬化性を示す樹脂等を用いることができる。特に、溶媒を含まない樹脂材料を用いることが好ましい。
以上の工程により、表示パネル１００を作製することができる。図１１（Ｅ）に示す時点では、表示パネル１００は、支持基板６１及び支持基板６２に挟持された状態である。
〔光吸収層１０３ｂの形成〕
支持基板６３を準備し、支持基板６３上に光吸収層１０３ｂを形成する。支持基板６３は、支持基板６１の記載を援用できる。
光吸収層１０３ｂは、上記光吸収層１０３ａと同様の材料、及び方法により形成することができる。
〔樹脂層２０１の形成〕
続いて、光吸収層１０３ｂ上に、開口部を有する樹脂層２０１を形成する。樹脂層２０１の形成方法及び材料については、樹脂層１０２と同様の方法及び材料を用いることができる。
〔絶縁層２３１の形成〕
続いて、樹脂層２０１、及び樹脂層２０１の開口部を覆って絶縁層２３１を形成する（図１２（Ａ））。絶縁層２３１の形成方法及び材料については、絶縁層１３１の記載を援用できる。
〔トランジスタ２１０の形成〕
続いて、図１２（Ｂ）に示すように、絶縁層２３１上に、トランジスタ２１０を形成する。
トランジスタ２１０は、導電層２１１、絶縁層２３２、半導体層２１２、ならびに導電層２１３ａ及び導電層２１３ｂを、順に形成することにより形成する。各層の形成方法は、上記トランジスタ１１０の形成方法の記載を援用できる。
トランジスタ２１０は、チャネルが形成される半導体層２１２に、酸化物半導体を含むトランジスタである。またトランジスタ２１０において、導電層２１１の一部はゲートとして機能し、絶縁層２３２の一部はゲート絶縁層として機能し、導電層２１３ａ及び導電層２１３ｂは、それぞれソース又はドレインのいずれか一方として機能する。
〔導電層２２１、配向膜２２４ａの形成〕
続いて、絶縁層２３４及び絶縁層２３３に、導電層２１３ｂに達する開口を形成する。
その後、導電層２２１を形成する。導電層２２１は、その一部が画素電極として機能する。導電層２２１は、導電膜を成膜した後、レジストマスクを形成し、当該導電膜をエッチングした後にレジストマスクを除去することにより形成できる。
続いて、図１２（Ｃ）に示すように、導電層２２１及び絶縁層２３４上に配向膜２２４ａを形成する。配向膜２２４ａは、樹脂等の薄膜を成膜した後に、ラビング処理を行うことにより形成できる。
以上の工程により、樹脂層２０１上に、トランジスタ２１０、導電層２２１及び配向膜２２４ａ等を形成することができる。
〔光吸収層１０３ｃの形成〕
支持基板６４を準備し、支持基板６４上に光吸収層１０３ｃを形成する。支持基板６４は、支持基板６１の記載を援用することができる。
光吸収層１０３ｃは、上記光吸収層１０３ａと同様の材料、及び方法により形成することができる。
〔樹脂層２０２の形成〕
続いて、光吸収層１０３ｃ上に、開口部を有する樹脂層２０２を形成する。樹脂層２０２の形成方法及び材料については、樹脂層１０１と同様の方法及び材料を用いることができる。
〔絶縁層２０４の形成〕
続いて、樹脂層２０２、及び樹脂層２０２の開口部を覆って絶縁層２０４を形成する（図１２（Ｄ））。絶縁層２０４の形成方法及び材料については、絶縁層１３１の記載を援用できる。
〔導電層２２３、配向膜２２４ｂの形成〕
続いて、絶縁層２０４上に導電層２２３を形成する。導電層２２３は、導電膜を成膜することにより形成することができる。なお、導電層２２３は、メタルマスクなどのシャドウマスクを用いたスパッタリング法等の方法により、樹脂層２０２の外周部に導電層２２３が設けられないように形成してもよい。又は、導電膜を成膜した後にフォトリソグラフィ法等によりパターニングを行った後、不要な部分をエッチングにより除去してもよい。
続いて、導電層２２３上に配向膜２２４ｂを形成する（図１２（Ｅ））。配向膜２２４ｂは、配向膜２２４ａと同様の方法により形成できる。
以上により、樹脂層２０２上に絶縁層２０４、導電層２２３、及び配向膜２２４ｂを形成することができる。なお、樹脂層２０１側の作製工程と、樹脂層２０２側の作製工程は、互いに独立して行うことができるため、その順序は問われない。又はこれら２つの工程を並行して行ってもよい。
〔貼り合せ〕
続いて、図１２（Ｆ）に示すように、支持基板６３と支持基板６４とを、液晶２２２を挟んで貼り合せる。このとき、樹脂層２０１の開口部と、樹脂層２０２の開口部とが重なるように、貼り合せを行う。またこのとき、樹脂層２０１と樹脂層２０２とを、外周部において図示しない接着層により接着する。
例えば、樹脂層２０１と樹脂層２０２のいずれか一方、又は両方に、これらを接着する接着層（図示しない）を形成する。接着層は、画素が配置されている領域を囲むように形成する。接着層は、例えばスクリーン印刷法や、ディスペンス法等により形成することができる。接着層としては、熱硬化性樹脂や紫外線硬化樹脂等を用いることができる。また、紫外線により仮硬化した後に、熱を加えることにより硬化する樹脂などを用いてもよい。又は、接着層として、紫外線硬化性と熱硬化性の両方を有する樹脂などを用いてもよい。
続いて、液晶２２２をディスペンス法等により接着層に囲まれた領域に滴下する。続いて、液晶２２２を挟むように支持基板６３と支持基板６４とを貼り合せ、接着層を硬化する。貼り合せは、減圧雰囲気下で行うと支持基板６３と支持基板６４との間に気泡等が混入することを防ぐことができるため好ましい。
なお、液晶２２２の滴下後に、画素が配置されている領域や、当該領域の外側に粒状のギャップスペーサを散布してもよいし、当該ギャップスペーサを含む液晶２２２を滴下してもよい。また、液晶２２２は、支持基板６３と支持基板６４を貼り合せた後に、減圧雰囲気下において、接着層に設けた隙間から注入する方法を用いてもよい。
以上の工程により、表示パネル２００を作製することができる。図１２（Ｆ）に示す時点では、表示パネル２００は、支持基板６３及び支持基板６４に挟持された状態である。
〔支持基板６２の分離〕
続いて、図１３（Ａ）に示すように、表示パネル１００の支持基板６２側から、支持基板６２を介して光吸収層１０３ａに光７０を照射する。
光７０としては、好適にはレーザ光を用いることができる。特に、線状のレーザ光を用いることが好ましい。
なお、レーザ光と同等のエネルギーの光を照射可能であれば、フラッシュランプ等を用いてもよい。
光７０は、少なくともその一部が支持基板６２を透過し、かつ光吸収層１０３ａに吸収される波長の光を選択して用いる。また、光７０は、樹脂層１０２に吸収される波長の光を用いることが好ましい。特に、光７０の波長としては、可視光線から紫外線の波長領域の光を用いることが好ましい。例えば波長が２００ｎｍ以上４００ｎｍ以下の光、好ましくは波長が２５０ｎｍ以上３５０ｎｍ以下の光を用いることが好ましい。特に、波長３０８ｎｍのエキシマレーザを用いると、生産性に優れるため好ましい。エキシマレーザは、ＬＴＰＳにおけるレーザ結晶化にも用いるため、既存のＬＴＰＳ製造ラインの装置を流用することができ、新たな設備投資を必要としないため好ましい。また、Ｎｄ：ＹＡＧレーザの第三高調波である波長３５５ｎｍのＵＶレーザなどの固体ＵＶレーザ（半導体ＵＶレーザともいう）を用いてもよい。また、ピコ秒レーザ等のパルスレーザーを用いてもよい。
光７０として、線状のレーザ光を用いる場合には、支持基板６１と光源とを相対的に移動させることで光７０を走査し、剥離したい領域に亘って光７０を照射する。この段階では、樹脂層１０２が配置される全面に亘って照射すると、樹脂層１０２全体が剥離可能となり、後の分離の工程で支持基板６２の外周部をスクライブ等により分断する必要がない。又は、樹脂層１０２が配置される領域の外周部に光７０を照射しない領域を設けると、光７０の照射時に樹脂層１０２と支持基板６２とが分離してしまうことを抑制できるため好ましい。
光７０の照射により、光吸収層１０３ａが加熱され、光吸収層１０３ａから水素又は酸素等が放出される。このとき放出される水素又は酸素等は、ガス状となって放出される。放出されたガスは光吸収層１０３ａと樹脂層１０２の界面近傍、又は光吸収層１０３ａと支持基板６２の界面近傍に留まり、これらを引き剥がす力が生じる。その結果、光吸収層１０３ａと樹脂層１０２の密着性、又は光吸収層１０３ａと支持基板６２の密着性が低下し、容易に剥離可能な状態とすることができる。
また、光吸収層１０３ａから放出されるガスの一部が、光吸収層１０３ａ中に留まる場合もある。そのため、光吸収層１０３ａが脆化し、光吸収層１０３ａの内部で分離しやすい状態となる場合がある。
また、光吸収層１０３ａとして、酸素を放出する膜を用いた場合、光吸収層１０３ａから放出された酸素により、樹脂層１０２の一部が酸化され、脆化する場合がある。これにより、樹脂層１０２と光吸収層１０３ａとの界面で剥離しやすい状態とすることができる。
また、樹脂層１０２の開口部と重なる領域においても、上記と同じ理由により、光吸収層１０３ａと絶縁層１４１との界面、光吸収層１０３ａと支持基板６２の界面の密着性が低下し、剥離しやすい状態となる。又は、光吸収層１０３ａが脆化し、分離しやすい状態となる場合もある。
一方、光７０を照射していない領域は、密着性は高いままである。
ここで、光吸収層１０３ａと、半導体層１１２とにそれぞれ酸化物半導体膜を用いた場合、光７０としては、当該酸化物半導体膜が吸収しうる波長の光を用いる。しかしながら、トランジスタ１１０の上側には、光吸収層１０３ａと樹脂層１０２とが積層されて配置されている。さらに、十分に加熱処理が施された樹脂層１０２は酸化物半導体膜よりも光を吸収しやすい傾向があり、厚さが薄くても十分に光を吸収することができる。したがって、光７０のうち光吸収層１０３ａで吸収しきれずに透過する光が存在しても、樹脂層１０２によって吸収されるため、これが半導体層１１２に到達することが抑制される。その結果、トランジスタ１１０の電気特性の変動はほとんど生じない。
続いて、支持基板６２と樹脂層１０２とを分離する（図１３（Ｂ１））。
分離は、支持基板６１をステージに固定した状態で、支持基板６２に垂直方向に引っ張る力をかけることにより行うことができる。例えば支持基板６２の上面の一部を吸着し、上方に引っ張ることにより、引き剥がすことができる。ステージは、支持基板６１を固定できればどのような構成でもよいが、例えば真空吸着、静電吸着などが可能な吸着機構を有していてもよいし、支持基板６１を物理的に留める機構を有していてもよい。
また、分離は表面に粘着性を有するドラム状の部材を支持基板６２の上面に押し当て、これを回転させることにより行ってもよい。このとき、剥離方向にステージを動かしてもよい。
また、樹脂層１０２の外周部に光７０を照射しない領域を設けた場合、樹脂層１０２光を照射した部分の一部に切欠き部を形成し、剥離のきっかけとしてもよい。切欠き部は、例えば鋭利な刃物又は針状の部材を用いることや、支持基板６２と樹脂層１０２を同時にスクライブにより切断すること等により形成することができる。
図１３（Ｂ１）では、光吸収層１０３ａと樹脂層１０２の界面、及び光吸収層１０３ａと絶縁層１４１の界面で剥離が生じている例を示している。
また、図１３（Ｂ２）では、光吸収層１０３ａの一部である光吸収層１０３ａａが、樹脂層１０２及び絶縁層１４１の表面に接して残存している例を示している。例えば、光吸収層１０３ａの内部で分離（破断）が生じている場合に相当する。なお、光吸収層１０３ａと支持基板６２との界面で剥離が生じる場合には、光吸収層１０３ａの全部が樹脂層１０２及び絶縁層１４１に接して残存する場合がある。
このように、光吸収層１０３ａａ（または光吸収層１０３ａ）が残存した場合、これを除去することが好ましい。光吸収層１０３ａａの除去は、ドライエッチング法、ウエットエッチング法、サンドブラスト法などを用いることができるが、特にドライエッチング法を用いることが好ましい。なお、光吸収層１０３ａａを除去する際に、樹脂層１０２の一部、及び絶縁層１４１の一部がエッチングにより薄くなる場合がある。
なお、光吸収層１０３ａに透光性を有する絶縁性材料を用いた場合には、残存した光吸収層１０３ａａを残したままの状態としてもよい。
〔支持基板６３の分離〕
続いて、図１４（Ａ）に示すように、表示パネル２００の支持基板６３側から、支持基板６３を介して光吸収層１０３ｂに光７０を照射する。
光７０の照射方法については、上記の記載を援用できる。
続いて、支持基板６３と樹脂層２０１とを分離する（図１４（Ｂ））。分離は、上記の記載を援用することができる。図１４（Ｂ）では、光吸収層１０３ｂと樹脂層２０１との界面、及び光吸収層１０３ｂと絶縁層２３１の界面で分離が生じている例を示している。
〔表示パネル１００と表示パネル２００の貼り合せ〕
続いて、図１５（Ａ）に示すように、表示パネル１００の樹脂層１０２と、表示パネル２００の樹脂層２０１とを、接着層５０によって貼り合せる。接着層５０としては、上記接着層１５１の記載を援用できる。
表示パネル１００と表示パネル２００とは、樹脂層１０２の開口部と、樹脂層２０１の開口部と、樹脂層２０２の開口部と、発光素子１２０とがそれぞれ重なるように貼り合せることが重要である。
このとき、表示パネル１００と表示パネル２００の位置ずれが生じてしまうと、発光素子１２０からの光が、表示パネル２００の遮光性の部材に遮られてしまう場合がある。また、発光素子１２０からの光の光路上に、樹脂層２０１又は樹脂層２０２が位置してしまう場合がある。そのため、表示パネル１００と表示パネル２００には、それぞれ位置合わせ用のマーカーが形成されていることが好ましい。また、本作製方法例によれば、貼り合せの段階において、支持基板６１と支持基板６４を有しているため、可撓性を有する表示パネル同士を貼り合せる場合と比較して、位置合わせの精度を高めることが可能で、表示装置の高精細化が可能となる。例えば５００ｐｐｉを超える精細度の表示装置を実現することができる。
〔支持基板６１の分離〕
続いて、支持基板６１側から、支持基板６１を介して樹脂層１０１に光を照射する。光の照射方法については、光７０に関する記載を援用できる。光の照射により、樹脂層１０１の支持基板６１側の表面近傍、又は樹脂層１０１の内部の一部が改質され、支持基板６１と樹脂層１０１との密着性が低下する。
その後、図１５（Ｂ）に示すように支持基板６１と樹脂層１０１とを分離する。
図１５（Ｂ）には、支持基板６１側に樹脂層１０１の一部である樹脂層１０１ａが残存している例を示す。光の照射条件によっては、樹脂層１０１の内部で分離（破断）が生じ、このように樹脂層１０１ａが残存する場合がある。又は、樹脂層１０１の表面の一部が融解する場合にも、同様に支持基板６１側に樹脂層１０１ａの一部が残存することがある。なお、支持基板６１と樹脂層１０１の界面で剥離する場合、支持基板６１側に樹脂層１０１ａが残存しないことがある。
支持基板６１側に残存する樹脂層１０１ａの厚さは、例えば、１００ｎｍ以下、具体的には４０ｎｍ以上７０ｎｍ以下程度とすることができる。残存した樹脂層１０１ａを除去することで、支持基板６１は再利用が可能である。例えば、支持基板６１にガラスを用い、樹脂層１０１にポリイミド樹脂を用いた場合は、発煙硝酸等を用いて樹脂層１０１ａを除去することができる。
分離は、支持基板６４をステージ等に固定した状態で行うことができる。分離方法については、上記の記載を援用できる。
〔基板６１１の貼り合せ〕
続いて、図１６（Ａ）に示すように、接着層５１を用いて樹脂層１０１と基板６１１とを貼り合せる。
接着層５１は、上記接着層１５１の記載を援用できる。
基板６１１及び後述する基板６１２としては、樹脂材料を用いると、同じ厚さであってもガラス等を用いた場合に比べて、表示装置を軽量化できる。また、可撓性を有する程度に薄い材料を用いると、より軽量化できるため好ましい。また、樹脂材料を用いることで、表示装置の耐衝撃性を向上させることができ、割れにくい表示装置を実現できる。
また、基板６１１は視認側とは反対側に位置する基板であるため、可視光に対して透光性を有していなくてもよい。そのため、金属材料を用いることもできる。金属材料は熱伝導性が高く、基板全体に熱を容易に伝導できるため、表示装置の局所的な温度上昇を抑制することができる。
〔支持基板６４の分離〕
続いて、支持基板６４側から、支持基板６４を介して光吸収層１０３ｃに光を照射する。その後、図１６（Ｂ）に示すように支持基板６４と樹脂層２０２とを分離する。図１６（Ｂ）では、光吸収層１０３ｃと樹脂層２０２の界面、及び光吸収層１０３ｃと絶縁層２０４の界面において剥離が生じている例を示している。
光の照射方法については、光７０に関する記載を援用できる。
分離は、基板６１１をステージ等に固定した状態で行うことができる。分離方法については、上記の記載を援用できる。
〔基板６１２の貼り合せ〕
続いて、接着層５２を用いて樹脂層２０２と基板６１２とを貼り合せる。
接着層５２は、上記接着層１５１の記載を援用できる。
基板６１２は、視認側に位置する基板であるため、可視光に対して透光性を有する材料を用いることができる。
以上の工程により、ディスプレイ１１７を作製することができる。
［作製方法例の変形例］
以下では、光吸収層を用いずに、開口部を有する樹脂層を形成する方法について説明する。
なお、ここでは、表示パネル１００の樹脂層１０２を例に挙げて説明するが、同様の方法を表示パネル２００が有する樹脂層２０１及び樹脂層２０２にも適用できる。
〔変形例１〕
まず、図１７（Ａ）に示すように凹部を有する樹脂層１０２を形成する。
まず、樹脂層１０２となる材料を支持基板６２上に塗布し、プリベーク処理を行う。続いて、フォトマスクを用いて露光を行う。このとき、樹脂層１０２を開口する条件よりも露光量を減らすことで、樹脂層１０２に凹部を形成することができる。例えば、樹脂層１０２を開口する露光条件よりも、短い露光時間で露光する、露光光の強度を弱める、焦点をずらす、樹脂層１０２を厚く形成するなどの方法が挙げられる。
また、樹脂層１０２に開口部と凹部の両方を形成したい場合には、ハーフトーンマスク、又はグレートーンマスクを用いた露光技術、又は２以上のフォトマスクを用いた多重露光技術を用いればよい。
このようにして露光を行った後、現像処理を施すことで凹部が形成された樹脂層１０２を形成することができる。またその後にポストベーク処理を行う。
続いて、図１７（Ｂ）に示すように、樹脂層１０２の上面及び凹部を覆って絶縁層１４１を形成する。
図１７（Ｃ）は、支持基板６１と支持基板６２とを貼り合せた後に、光７０を照射する工程における図である。光７０を照射することで樹脂層１０２と支持基板６２との密着性が低下する。
図１７（Ｄ）は、支持基板６２を剥離した後の状態における断面概略図である。
その後、樹脂層１０２の表面側の一部を、絶縁層１４１の表面が露出するようにエッチングすることで、図１７（Ｅ）に示すように、開口部を有する樹脂層１０２を形成することができる。エッチングは、例えば酸素を含む雰囲気下でのプラズマ処理（アッシング処理）を用いると、制御性が高まり、均一にエッチングできるため好ましい。
なお、樹脂層１０２をエッチングせずに、図１７（Ｄ）に示した状態のままとしてもよい。この構成でも、発光素子１２０からの光の経路上に位置する樹脂層１０２の厚さが他の部分よりも薄いため、光の吸収が抑制され、光取り出し効率を高めることができる。
〔変形例２〕
まず、図１８（Ａ）に示すように、支持基板６２に樹脂層１０２ｂと、開口を有する樹脂層１０２ｃとを、積層して形成する。
樹脂層１０２ｂは、上記樹脂層１０１と同様に形成することができる。また樹脂層１０２ｃは、上記樹脂層１０２、樹脂層２０１等と同様に形成することができる。
ここで、先に形成する樹脂層１０２ｂに対して十分に加熱処理を施し、重合させておくことが好ましい。これにより、樹脂層１０２ｂと樹脂層１０２ｃに同じ材料を用いた場合であっても、後に形成する樹脂層１０２ｃとなる材料を塗布した時に、これに含まれる溶媒に樹脂層１０２ｂが溶けてしまうことを抑制できる。
図１８（Ｂ）は支持基板６１と支持基板６２とを貼り合せた後に、光７０を照射する工程における図である。光７０を照射することで樹脂層１０２ｃと支持基板６２との密着性が低下する。
図１８（Ｃ）は、支持基板６２を剥離した後の状態における断面概略図である。
その後、樹脂層１０２ｃを、絶縁層１４１の表面が露出するようにエッチングすることで、図１８（Ｄ）に示すように、開口部を有する樹脂層１０２を形成することができる。エッチングは、例えば酸素を含む雰囲気下でのプラズマ処理（アッシング処理）を用いると、制御性が高まり、均一にエッチングできるため好ましい。
なお、樹脂層１０２ｂと樹脂層１０２ｃとに同じ材料を用いると、材料や装置を共通化できるため生産性を向上させることができる。また、これらに異なる材料を用いると、エッチング速度の選択比を大きくできるため、加工条件の自由度を広げることができる。
なお、樹脂層１０２ｂをエッチングせずに、図１８（Ｃ）に示した状態のままとしてもよい。この構成でも、発光素子１２０からの光の経路上に位置する樹脂層１０２の厚さが他の部分よりも薄いため、光の吸収が抑制され、光取り出し効率を高めることができる。
以上が作製方法例の変形例についての説明である。
［構成例の変形例］
以下では、図９で示した構成例と比較して、一部の構成の異なる構成例について説明する。
図９では、発光素子１２０からの光の経路上に位置する樹脂層に、開口部を設ける構成としたが、反射型の液晶素子２２０における光の経路上に位置する樹脂層にも開口部を設けてもよい。
図１９には、領域８１に加えて領域８２を有する例を示している。領域８２は、樹脂層２０２の開口部、及び液晶素子２２０と重なる領域である。
なお、図１９では樹脂層２０２に、発光素子１２０及び液晶素子２２０の両方と重なる１つの開口部が設けられている例を示したが、発光素子１２０と重なる開口部と、液晶素子２２０と重なる開口部とが別々に設けられた構成としてもよい。
［トランジスタについて］
図９で例示したディスプレイ１１７は、トランジスタ１１０とトランジスタ２１０の両方に、ボトムゲート構造のトランジスタを適用した場合の例である。
トランジスタ１１０は、ゲート電極として機能する導電層１１１が、半導体層１１２よりも被形成面側（樹脂層１０１側）に位置する。また、絶縁層１３２が導電層１１１を覆って設けられている。また半導体層１１２は、導電層１１１を覆って設けられている。半導体層１１２の導電層１１１と重なる領域が、チャネル形成領域に相当する。また、導電層１１３ａ及び導電層１１３ｂは、それぞれ半導体層１１２の上面及び側端部に接して設けられている。
なお、トランジスタ１１０は、導電層１１１よりも半導体層１１２の幅が大きい場合の例を示している。このような構成により、導電層１１１と導電層１１３ａ又は導電層１１３ｂの間に半導体層１１２が配置されるため、導電層１１１と導電層１１３ａ又は導電層１１３ｂとの間の寄生容量を小さくすることができる。
トランジスタ１１０は、チャネルエッチ型のトランジスタであり、トランジスタの占有面積を縮小することが比較的容易であるため、高精細な表示装置に好適に用いることができる。
トランジスタ２１０は、トランジスタ１１０と共通の特徴を有している。
ここで、トランジスタ１１０及びトランジスタ２１０に適用可能な、トランジスタの構成例について説明する。
図２０（Ａ）に示したトランジスタ１１０ａは、トランジスタ１１０と比較して、導電層１１４及び絶縁層１３６を有する点で相違している。導電層１１４は、絶縁層１３３上に設けられ、半導体層１１２と重なる領域を有する。また絶縁層１３６は、導電層１１４及び絶縁層１３３を覆って設けられている。
導電層１１４は、半導体層１１２を挟んで導電層１１１とは反対側に位置している。導電層１１１を第１のゲート電極とした場合、導電層１１４は、第２のゲート電極として機能することができる。導電層１１１と導電層１１４に同じ電位を与えることで、トランジスタ１１０ａのオン電流を高めることができる。また導電層１１１及び導電層１１４の一方にしきい値電圧を制御するための電位を与え、他方に駆動のための電位を与えることで、トランジスタ１１０ａのしきい値電圧を制御することができる。
ここで、導電層１１４として、酸化物を含む導電性材料を用いることが好ましい。これにより、導電層１１４を構成する導電膜の成膜時に、酸素を含む雰囲気下で成膜することで、絶縁層１３３に酸素を供給することができる。好適には、成膜ガス中の酸素ガスの割合を９０％以上１００％以下の範囲とすることが好ましい。絶縁層１３３に供給された酸素は、後の熱処理により半導体層１１２に供給され、半導体層１１２中の酸素欠損の低減を図ることができる。
特に、導電層１１４には低抵抗化された酸化物半導体を用いることが好ましい。このとき、絶縁層１３６に水素を放出する絶縁膜、例えば窒化シリコン膜等を用いることが好ましい。絶縁層１３６の成膜中、又はその後の熱処理によって導電層１１４中に水素が供給され、導電層１１４の電気抵抗を効果的に低減することができる。
図２０（Ｂ）に示すトランジスタ１１０ｂは、トップゲート構造のトランジスタである。
トランジスタ１１０ｂは、ゲート電極として機能する導電層１１１が、半導体層１１２よりも上側（被形成面側とは反対側）に設けられている。また、絶縁層１３１上に半導体層１１２が形成されている。また半導体層１１２上には、絶縁層１３２及び導電層１１１が積層して形成されている。また、絶縁層１３３は、半導体層１１２の上面及び側端部、絶縁層１３２の側面、及び導電層１１１を覆って設けられている。導電層１１３ａ及び導電層１１３ｂは、絶縁層１３３上に設けられている。導電層１１３ａ及び導電層１１３ｂは、絶縁層１３３に設けられた開口を介して、半導体層１１２の上面と電気的に接続されている。
なお、ここでは絶縁層１３２が、導電層１１１と重ならない部分に存在しない場合の例を示しているが、絶縁層１３２が半導体層１１２の上面及び側端部を覆って設けられていてもよい。
トランジスタ１１０ｂは、導電層１１１と導電層１１３ａ又は導電層１１３ｂとの物理的な距離を離すことが容易なため、これらの間の寄生容量を低減することが可能である。
図２０（Ｃ）に示すトランジスタ１１０ｃは、トランジスタ１１０ｂと比較して、導電層１１５及び絶縁層１３７を有している点で相違している。導電層１１５は絶縁層１３１上に設けられ、半導体層１１２と重なる領域を有する。また絶縁層１３７は、導電層１１５及び絶縁層１３１を覆って設けられている。
導電層１１５は、上記導電層１１４と同様に第２のゲート電極として機能する。そのため、オン電流を高めることや、しきい値電圧を制御することなどが可能である。
ここで、ディスプレイ１１７において、表示パネル１００が有するトランジスタと、表示パネル２００が有するトランジスタとを、異なるトランジスタで構成してもよい。一例としては、発光素子１２０と電気的に接続するトランジスタは、比較的大きな電流を流す必要があるためトランジスタ１１０ａやトランジスタ１１０ｃを適用し、その他のトランジスタには、トランジスタの占有面積を低減するために、トランジスタ１１０を適用することができる。
一例として、図２１には、図９のトランジスタ２１０に代えてトランジスタ１１０ａを適用し、トランジスタ１１０に代えてトランジスタ１１０ｃを適用した場合の例を示している。
以上がトランジスタについての説明である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置を適用可能な携帯可能な電子機器について説明する。
図２２（Ａ）、図２２（Ｂ）に、携帯情報端末８００の一例を示す。携帯情報端末８００は、筐体８０１、筐体８０２、表示部８０３、表示部８０４、及びヒンジ部８０５等を有する。
筐体８０１と筐体８０２は、ヒンジ部８０５で連結されている。携帯情報端末８００は、図２２（Ａ）に示すように折り畳んだ状態から、図２２（Ｂ）に示すように筐体８０１と筐体８０２を開くことができる。
例えば表示部８０３及び表示部８０４に、文書情報を表示することが可能であり、電子書籍端末としても用いることができる。また、表示部８０３及び表示部８０４に静止画像や動画像を表示することもできる。
このように、携帯情報端末８００は、持ち運ぶ際には折り畳んだ状態にできるため、汎用性に優れる。
なお、筐体８０１及び筐体８０２には、電源ボタン、操作ボタン、外部接続ポート、スピーカ、マイク等を有していてもよい。
図２２（Ｃ）に携帯情報端末の一例を示す。図２２（Ｃ）に示す携帯情報端末８１０は、筐体８１１、表示部８１２、操作ボタン８１３、外部接続ポート８１４、スピーカ８１５、マイク８１６、カメラ８１７等を有する。
携帯情報端末８１０は、表示部８１２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部８１２に触れることで行うことができる。
また、操作ボタン８１３の操作により、電源のＯＮ、ＯＦＦ動作や、表示部８１２に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
また、携帯情報端末８１０の内部に、ジャイロセンサ又は加速度センサ等の検出装置を設けることで、携帯情報端末８１０の向き（縦か横か）を判断して、表示部８１２の画面表示の向きを自動的に切り替えるようにすることができる。また、画面表示の向きの切り替えは、表示部８１２を触れること、操作ボタン８１３の操作、又はマイク８１６を用いた音声入力等により行うこともできる。
携帯情報端末８１０は、例えば、電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具体的には、スマートフォンとして用いることができる。携帯情報端末８１０は、例えば、移動電話、電子メール、文章閲覧及び作成、音楽再生、動画再生、インターネット通信、ゲームなどの種々のアプリケーションを実行することができる。
図２２（Ｄ）に、カメラの一例を示す。カメラ８２０は、筐体８２１、表示部８２２、操作ボタン８２３、シャッターボタン８２４等を有する。またカメラ８２０には、着脱可能なレンズ８２６が取り付けられている。
ここではカメラ８２０として、レンズ８２６を筐体８２１から取り外して交換することが可能な構成としたが、レンズ８２６と筐体が一体となっていてもよい。
カメラ８２０は、シャッターボタン８２４を押すことにより、静止画、又は動画を撮像することができる。また、表示部８２２はタッチパネルとしての機能を有し、表示部８２２をタッチすることにより撮像することも可能である。
なお、カメラ８２０は、ストロボ装置や、ビューファインダーなどを別途装着することができる。又は、これらが筐体８２１に組み込まれていてもよい。
本発明の半導体装置を本実施の形態の携帯可能な電子機器に用いた場合、使用する環境により放射線によるソフトエラーの発生確率が高まるような場合においても、本発明を利用することで容易に環境の変化に対応することができる。なお、本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
以下では、本発明の一態様に係るトランジスタ３５０を有する半導体装置の一例について説明する。
図２３（Ａ）は、トランジスタ３５０を有する半導体装置の上面図である。また、図２３（Ｂ）は、図２３（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ３５０のチャネル長方向の断面図でもある。また、図２３（Ｃ）は、図２３（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ３５０のチャネル幅方向の断面図でもある。図２３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図２３（Ａ）から（Ｃ）に示すように、トランジスタ３５０は、基板（図示せず）の上に配置された絶縁層４０２と、絶縁層４０２の上に配置された酸化物半導体膜４０６ａと、酸化物半導体膜４０６ａの上面の少なくとも一部に接して配置された酸化物半導体膜４０６ｂと、酸化物半導体膜４０６ｂの上に配置された絶縁層４１２と、絶縁層４１２の上に配置された導電層４０４ａと、導電層４０４ａの上に配置された導電層４０４ｂと、導電層４０４ｂの上に配置された絶縁層４１９と、絶縁層４１２、導電層４０４ａ、及び導電層４０４ｂ、及び絶縁層４１９の側面に接して配置された絶縁層４１８と、酸化物半導体膜４０６ｂの上面に接し、かつ絶縁層４１８の側面に接して配置された絶縁層４０９と、を有する。ここで、図２３（Ｂ）に示すように、絶縁層４１８の上面は、絶縁層４１９の上面と略一致することが好ましい。また、絶縁層４０９は、絶縁層４１９、導電層４０４、絶縁層４１８、及び酸化物半導体膜４０６を覆って設けられることが好ましい。
以下において、酸化物半導体膜４０６ａと酸化物半導体膜４０６ｂをまとめて酸化物半導体膜４０６という場合がある。なお、トランジスタ３５０では、酸化物半導体膜４０６ａ及び酸化物半導体膜４０６ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物半導体膜４０６ｂのみを設ける構成にしてもよい。また、導電層４０４ａと導電層４０４ｂをまとめて導電層４０４という場合がある。なお、トランジスタ３５０では、導電層４０４ａ及び導電層４０４ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層４０４ｂのみを設ける構成にしてもよい。
また、トランジスタ３５０は、基板の上に絶縁層４３２を配置する構成にしてもよい。また、絶縁層４０１の上に配置された絶縁層４３０と、絶縁層４３０に埋め込まれるように配置された導電層４４０と、を有する構成にしてもよい。また、絶縁層４３０の上に絶縁層４０１を配置し、絶縁層４０１の上に絶縁層３０１を配置する構成にしてもよい。また、トランジスタ３５０は、絶縁層４０１及び絶縁層３０１に埋め込まれるように配置された導電層３１０を有する構成にしてもよい。ここで、導電層３１０は、導電層４４０の上に接して設けられ、酸化物半導体膜４０６及び導電層４０４と重なるように配置されることが好ましい。また、絶縁層３０１と導電層３１０の上に配置された絶縁層３０２と、絶縁層３０２の上に配置された絶縁層３０３と、を有し、絶縁層３０３の上に絶縁層４０２を配置する構成にしてもよい。
導電層４４０は、絶縁層４３０の開口の内壁に接して導電層４４０ａが形成され、さらに内側に導電層４４０ｂが形成されている。ここで、導電層４４０ａ及び導電層４４０ｂの上面の高さと、絶縁層４３０の上面の高さは同程度にできる。なお、トランジスタ３５０では、導電層４４０ａ及び導電層４４０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層４４０ｂのみを設ける構成にしてもよい。
導電層３１０は、絶縁層４０１及び絶縁層３０１の開口の内壁に接して導電層３１０ａが形成され、さらに内側に導電層３１０ｂが形成されている。よって、導電層３１０ａは導電層４４０ｂに接する構成が好ましい。ここで、導電層３１０ａ及び導電層３１０ｂの上面の高さと、絶縁層３０１の上面の高さは同程度にできる。なお、トランジスタ３５０では、導電層３１０ａ及び導電層３１０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層３１０ｂのみを設ける構成にしてもよい。
導電層４０４は、トップゲートとして機能でき、導電層３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
導電層４４０は、導電層４０４と同様にチャネル幅方向に延伸されており、導電層３１０、すなわちバックゲートに電位を印加する配線として機能する。ここで、バックゲートの配線として機能する導電層４４０の上に積層して、絶縁層４０１及び絶縁層３０１に埋め込まれた導電層３１０を設けることにより、導電層４４０と導電層４０４の間に絶縁層４０１及び絶縁層３０１などが設けられ、導電層４４０と導電層４０４の間の寄生容量を低減し、絶縁耐圧を高めることができる。導電層４４０と導電層４０４の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電層４４０と導電層４０４の間の絶縁耐圧を高めることで、トランジスタ３５０の信頼性を向上させることができる。よって、絶縁層４０１及び絶縁層３０１の膜厚を大きくすることが好ましい。なお、導電層４４０の延伸方向はこれに限られず、例えば、トランジスタ３５０のチャネル長方向に延伸されてもよい。
ここで、導電層３１０ａ及び導電層４４０ａは、水又は水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウム又は酸化ルテニウムなどを用いることが好ましく、単層又は積層とすればよい。これにより、絶縁層４３２より下層から水素、水などの不純物が導電層４４０及び導電層３１０を通じて上層に拡散するのを抑制することができる。なお、導電層３１０ａ及び導電層４４０ａは、水素原子、水素分子、水分子、酸素原子、酸素分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物又は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電層３１０ａ及び導電層４４０ａが酸素の透過を抑制する機能を持つことにより、導電層３１０ｂ及び導電層４４０ｂが酸化して導電率が低下することを防ぐことができる。
また、導電層３１０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電層３１０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
また、導電層４４０ｂは、配線として機能するため、導電層３１０ｂより導電性が高い導電層を用いることが好ましく、例えば、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、図示しないが、導電層４４０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁層４３２及び絶縁層４０１は、下層から水又は水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁層４３２及び絶縁層４０１は、水又は水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁層４３２として酸化アルミニウムなどを用い、絶縁層４０１として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁層４３２及び絶縁層４０１より上層に拡散するのを抑制することができる。なお、絶縁層４３２及び絶縁層４０１は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。
また、絶縁層４３２及び絶縁層４０１は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁層４０２などに含まれる酸素が下方拡散するのを抑制することができる。
また、導電層４４０の上に導電層３１０を積層して設ける構成にすることにより、導電層４４０と導電層３１０の間に絶縁層４０１を設けることができる。ここで、導電層４４０ｂに銅など拡散しやすい金属を用いても、絶縁層４０１として窒化シリコンなどを設けることにより、当該金属が絶縁層４０１より上の層に拡散するのを防ぐことができる。
また、絶縁層３０３は、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウム又は酸化ハフニウムなどを用いることが好ましい。これにより、絶縁層３０３より下層から水素、水などの不純物が絶縁層３０３より上層に拡散するのを抑制することができる。さらに、絶縁層４０２などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁層４０２中の水、水素又は窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁層４０２の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁層４０２の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁層４０２は、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。
絶縁層４１２は、第１のゲート絶縁膜として機能でき、絶縁層３０２、絶縁層３０３、及び絶縁層４０２は、第２のゲート絶縁膜として機能できる。なお、トランジスタ３５０では、絶縁層３０２、絶縁層３０３、及び絶縁層４０２を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁層３０２、絶縁層３０３、及び絶縁層４０２のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。
酸化物半導体膜４０６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
ここで、酸化物半導体膜４０６ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物半導体膜４０６ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物半導体膜４０６ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物半導体膜４０６ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物半導体膜４０６ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物半導体膜４０６ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
以上のような金属酸化物を酸化物半導体膜４０６ａとして用いて、酸化物半導体膜４０６ａの伝導帯下端のエネルギーが、酸化物半導体膜４０６ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物半導体膜４０６ａの電子親和力が、酸化物半導体膜４０６ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。
ここで、酸化物半導体膜４０６ａ及び酸化物半導体膜４０６ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物半導体膜４０６ａと酸化物半導体膜４０６ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物半導体膜４０６ａと酸化物半導体膜４０６ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体膜４０６ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物半導体膜４０６ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体膜４０６ｂに形成されるナローギャップ部分となる。酸化物半導体膜４０６ａと酸化物半導体膜４０６ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
また、酸化物半導体膜４０６は、領域４２６ａ、領域４２６ｂ、及び領域４２６ｃを有する。領域４２６ａは、図２３（Ｂ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる。領域４２６ｂ及び領域４２６ｃは、絶縁層４０９の成膜により低抵抗化された領域であり、領域４２６ａより導電性が高い領域となる。領域４２６ｂ及び領域４２６ｃは、絶縁層４０９の成膜雰囲気に含まれる、水素又は窒素などの不純物元素が添加される。これにより、酸化物半導体膜４０６ｂの絶縁層４０９と重なる領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。
よって、領域４２６ｂ及び領域４２６ｃは、領域４２６ａより、水素及び窒素の少なくとも一方の濃度が大きくなることが好ましい。水素又は窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。ここで、領域４２６ａの水素又は窒素の濃度としては、酸化物半導体膜４０６ｂの絶縁層４１２と重なる領域の中央近傍（例えば、酸化物半導体膜４０６ｂの絶縁層４１２のチャネル長方向の両側面からの距離が概略等しい部分）の水素又は窒素の濃度を測定すればよい。
なお、領域４２６ｂ及び領域４２６ｃは、酸素欠損を形成する元素、又は酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４２６ｂ及び領域４２６ｃは、上記元素の一つ又は複数を含む構成にすればよい。
また、酸化物半導体膜４０６ａは、領域４２６ｂ及び領域４２６ｃにおいて、元素Ｍに対するＩｎの原子数比が、酸化物半導体膜４０６ｂの元素Ｍに対するＩｎの原子数比と同程度になることが好ましい。言い換えると、酸化物半導体膜４０６ａは、領域４２６ｂ及び領域４２６ｃにおける元素Ｍに対するＩｎの原子数比が、領域４２６ａにおける元素Ｍに対するＩｎの原子数比より大きいことが好ましい。ここで、酸化物半導体膜４０６は、インジウムの含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。このような構成にすることにより、トランジスタ３５０の作製工程において、酸化物半導体膜４０６ｂの膜厚が薄くなり、酸化物半導体膜４０６ｂの電気抵抗が大きくなった場合でも、領域４２６ｂ及び領域４２６ｃにおいて、酸化物半導体膜４０６ａが十分低抵抗化されており、酸化物半導体膜４０６の領域４２６ｂ及び領域４２６ｃはソース領域及びドレイン領域として機能させることができる。
図２３（Ｂ）に示す領域４２６ｂ及び領域４２６ｃは、酸化物半導体膜４０６の少なくとも絶縁層４０９と重なる領域に形成される。ここで、酸化物半導体膜４０６ｂの領域４２６ｂ及び領域４２６ｃの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、酸化物半導体膜４０６ｂの領域４２６ａはチャネル形成領域として機能できる。
なお、図２３（Ｂ）では、領域４２６ａ、領域４２６ｂ、及び領域４２６ｃが、酸化物半導体膜４０６ｂ及び酸化物半導体膜４０６ａに形成されているが、これらの領域は少なくとも酸化物半導体膜４０６ｂに形成されていればよい。また、図２３（Ｂ）などでは、領域４２６ａと領域４２６ｂの境界、及び領域４２６ａと領域４２６ｃの境界を酸化物半導体膜４０６の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域４２６ｂ及び領域４２６ｃが酸化物半導体膜４０６ｂの表面近傍では導電層４０４側に張り出し、酸化物半導体膜４０６ａの下面近傍では、絶縁層４０９側に後退する形状になる場合がある。
トランジスタ３５０では、領域４２６ｂ及び領域４２６ｃが、酸化物半導体膜４０６の絶縁層４０９と接する領域と、絶縁層４１８、及び絶縁層４１２の両端部近傍と重なる領域に形成される。このとき、領域４２６ｂ及び領域４２６ｃの導電層４０４と重なる部分は、所謂オーバーラップ領域（Ｌｏｖ領域ともいう）として機能する。Ｌｏｖ領域を有する構造とすることで、酸化物半導体膜４０６のチャネル形成領域と、ソース領域及びドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流及び移動度を大きくすることができる。
ただし、本実施の形態に示す半導体装置はこれに限られるものではない。領域４２６ｂ及び領域４２６ｃが、酸化物半導体膜４０６の絶縁層４０９及び絶縁層４１８と重なる領域に形成される構成にしてもよい。つまり、導電層４０４のチャネル長方向の幅と、領域４２６ａとの幅と、が概略一致している構成である。以上の構成とすることで、ソース領域及びドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流を大きくすることができる。また、以上の構成とすることで、チャネル長方向において、ソース領域及びドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。
このように、領域４２６ｂ及び領域４２６ｃの範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
絶縁層４１２は、酸化物半導体膜４０６ｂの上面に接して配置されることが好ましい。絶縁層４１２は、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。このような絶縁層４１２を酸化物半導体膜４０６ｂの上面に接して設けることにより、酸化物半導体膜４０６ｂに効果的に酸素を供給することができる。また、絶縁層４０２と同様に、絶縁層４１２中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁層４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１ｎｍ程度の膜厚にすればよい。
絶縁層４１２は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下又は１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁層４１２の面積当たりに換算して、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは２×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、より好ましくは４×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上であればよい。
絶縁層４１２、導電層４０４、及び絶縁層４１９は、酸化物半導体膜４０６ｂと重なる領域を有する。また、絶縁層４１２、導電層４０４ａ、導電層４０４ｂ、及び絶縁層４１９の側面は略一致することが好ましい。
導電層４０４ａとして、導電性酸化物を用いることが好ましい。例えば、酸化物半導体膜４０６ａ又は酸化物半導体膜４０６ｂとして用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値のものを用いることが好ましい。このような導電層４０４ａを設けることで、導電層４０４ｂへの酸素の透過を抑制し、酸化によって導電層４０４ｂの電気抵抗値が増加することを防ぐことができる。
また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁層４１２に酸素を添加し、酸化物半導体膜４０６ｂに酸素を供給することが可能となる。これにより、酸化物半導体膜４０６の領域４２６ａの酸素欠損を低減することができる。
導電層４０４ｂは、例えばタングステンなどの金属を用いることができる。また、導電層４０４ｂとして、導電層４０４ａに窒素などの不純物を添加して導電層４０４ａの導電性を向上できる導電層を用いてもよい。例えば導電層４０４ｂは、窒化チタンなどを用いることが好ましい。また、導電層４０４ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
ここで、ゲート電極の機能を有する導電層４０４が、絶縁層４１２を介して、酸化物半導体膜４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を覆うように設けられる。従って、ゲート電極としての機能を有する導電層４０４の電界によって、酸化物半導体膜４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を電気的に取り囲むことができる。導電層４０４の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、酸化物半導体膜４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面にチャネルを形成することができるので、ソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、酸化物半導体膜４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面が、導電層４０４の電界によって取り囲まれていることから、非導通時のリーク電流（オフ電流）を小さくすることができる。
導電層４０４ｂの上に絶縁層４１９が配置されることが好ましい。また、絶縁層４１９、導電層４０４ａ、導電層４０４ｂ、及び絶縁層４１２の側面は略一致することが好ましい。絶縁層４１９は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。これにより、絶縁層４１９の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは５ｎｍ以上５１０ｎｍ以下程度で成膜することができる。ここで、絶縁層４１９は、絶縁層４１８と同様に、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウム又は酸化ハフニウムなどを用いることが好ましい。
このような絶縁層４１９を設けることにより、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁層４１９と絶縁層４１８で導電層４０４の上面と側面を覆うことができる。これにより、導電層４０４を介して、水又は水素などの不純物が酸化物半導体膜４０６に混入することを防ぐことができる。このように、絶縁層４１８と絶縁層４１９はゲートを保護するゲートキャップとしての機能を有する。
絶縁層４１８は、絶縁層４１２、導電層４０４、及び絶縁層４１９の側面に接して設けられる。また、絶縁層４１８の上面は、絶縁層４１９の上面に略一致することが好ましい。絶縁層４１８は、ＡＬＤ法を用いて成膜することが好ましい。これにより、絶縁層４１８の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは１ｎｍ以上３ｎｍ以下程度、例えば１ｎｍで成膜することができる。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、絶縁層４１８は、炭素などの不純物を含む場合がある。例えば、絶縁層４０１がスパッタリング法で形成され、絶縁層４１８がＡＬＤ法で形成される場合、絶縁層４１８と絶縁層４０１を酸化アルミニウムで成膜しても、絶縁層４１８に含まれる炭素などの不純物が絶縁層４０１より多い場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
上記の通り、酸化物半導体膜４０６の領域４２６ｂ及び領域４２６ｃは、絶縁層４０９の成膜で添加された不純物元素によって形成される。トランジスタが微細化され、チャネル長が１０ｎｍ〜３０ｎｍ程度に形成されている場合、ソース領域又はドレイン領域に含まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。これに対して、本実施の形態に示すように、絶縁層４１８を形成することにより、酸化物半導体膜４０６の絶縁層４０９と接する領域どうしの間の距離を大きくすることができるので、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。さらに、ＡＬＤ法を用いて、絶縁層４１８を形成することで、微細化されたチャネル長と同程度以下の膜厚にし、必要以上にソース領域とドレイン領域の距離が広がって、抵抗が増大することをふせぐことができる。
ここで、絶縁層４１８は、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウム又は酸化ハフニウムなどを用いることが好ましい。これにより、絶縁層４１２中の酸素が外部に拡散することを防ぐことができる。また、絶縁層４１２の端部などから酸化物半導体膜４０６に水素、水などの不純物が浸入するのを抑制することができる。
絶縁層４１８は、ＡＬＤ法を用いて絶縁膜を成膜してから、異方性エッチングを行って、当該絶縁膜のうち、絶縁層４１２、導電層４０４、及び絶縁層４１９の側面に接する部分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶縁層を容易に形成することができる。また、このとき、導電層４０４の上に、絶縁層４１９を設けておくことで、当該異方性エッチングで絶縁層４１９が一部除去されても、絶縁層４１８の絶縁層４１２及び導電層４０４に接する部分を十分残存させることができる。
上記の半導体装置の作製方法においては、酸化物半導体膜４０６に接して絶縁層４０９を成膜することにより、領域４２６ｂ及び領域４２６ｃを形成したが、本実施の形態に係る半導体装置の作製方法はこれに限られるものではない。例えば、ドーパントを添加することで、領域４２６ｂ及び領域４２６ｃを形成してもよい。
ドーパントを添加する工程は、図２３に示す絶縁層４１８の形成の次に行う。図２３に示すように、絶縁層４１２、導電層４０４、及び絶縁層４１８をマスクとして、酸化物半導体膜４０６にドーパントを添加する。
ドーパントの添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種及びその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子又は分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物又は元素などと言い換えてもよい。
ドーパントとしては、上述の酸素欠損を形成する元素、又は酸素欠損と結合する元素などを用いればよい。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
また、上記の通り、酸化物半導体膜４０６は、インジウムの含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。よって、ドーパントとして酸化物半導体膜４０６のキャリア密度を向上させるインジウムなどの金属元素を用いることができる。ここで、インジウムが、酸化物半導体膜４０６ａに濃度のピークを持つように、ドーパントを添加することが好ましい。
このようにしてインジウムを添加し、酸化物半導体膜４０６ａは、領域４２６ｂ及び領域４２６ｃにおいて、元素Ｍに対するインジウムの原子数比が、酸化物半導体膜４０６ｂの元素Ｍに対するインジウムの原子数比と同程度になることが好ましい。言い換えると、酸化物半導体膜４０６ａは、領域４２６ｂ及び領域４２６ｃにおける元素Ｍに対するインジウムの原子数比が、領域４２６ａにおける元素Ｍに対するインジウムの原子数比より大きくなることが好ましい。
このようにインジウムを添加することにより、トランジスタ３５０の作製工程において、酸化物半導体膜４０６ｂの膜厚が薄くなり、酸化物半導体膜４０６ｂの電気抵抗が大きくなった場合でも、領域４２６ｂ及び領域４２６ｃにおいて、酸化物半導体膜４０６ａが十分低抵抗化されており、酸化物半導体膜４０６の領域４２６ｂ及び領域４２６ｃはソース領域及びドレイン領域として機能させることができる。
このようにして、酸化物半導体膜４０６に領域４２６ｂ及び領域４２６ｃを形成した後で、絶縁層４０９などと同様の、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。領域４２６ｂ及び領域４２６ｃの上にこのような絶縁層を設けることにより、水又は水素などの不純物、や酸素が領域４２６ｂ及び領域４２６ｃに混入して、キャリア密度が変化することを防ぐことができる。
絶縁層４０９は、絶縁層４１９、絶縁層４１８、酸化物半導体膜４０６及び絶縁層４０２を覆って設けられる。ここで、絶縁層４０９は、絶縁層４１９及び絶縁層４１８の上面に接し、かつ絶縁層４１８の側面に接して設けられる。絶縁層４０９は、上述の通り、水素又は窒素などの不純物を酸化物半導体膜４０６に添加して、領域４２６ｂ及び領域４２６ｃを形成する。このため、絶縁層４０９は、水素及び窒素の少なくとも一方を有することが好ましい。
また、絶縁層４０９は、酸化物半導体膜４０６ｂの上面に加えて、酸化物半導体膜４０６ｂの側面及び酸化物半導体膜４０６ａの側面に接して設けられることが好ましい。これにより、領域４２６ｂ及び領域４２６ｃにおいて、酸化物半導体膜４０６ｂの側面及び酸化物半導体膜４０６ａの側面まで低抵抗化することができる。
また、絶縁層４０９は、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁層４０９として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁層４０９を形成することで、絶縁層４０９を透過して酸素が浸入し、領域４２６ｂ及び領域４２６ｃの酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁層４０９を透過して水又は水素などの不純物が浸入し、領域４２６ｂ及び領域４２６ｃが過剰に領域４２６ａ側に拡張するのを防ぐことができる。
絶縁層４０９の上に絶縁層４１５を設けることが好ましい。絶縁層４１５は、絶縁層４０２などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。なお、絶縁層４１５の上に絶縁層４３２と同様の絶縁層を設けてもよい。
絶縁層４１５及び絶縁層４０９に形成された開口に導電層４５０ａ及び導電層４５１ａと、導電層４５０ｂ及び導電層４５１ｂと、が配置される。導電層４５０ａ及び導電層４５１ａと、導電層４５０ｂ及び導電層４５１ｂと、は、導電層４０４を挟んで対向して設けられることが好ましい。
ここで、絶縁層４１５及び絶縁層４０９の開口の内壁に接して導電層４５０ａが形成され、さらに内側に導電層４５１ａが形成されている。当該開口の底部の少なくとも一部には酸化物半導体膜４０６の領域４２６ｂが位置しており、導電層４５０ａは領域４２６ｂと接する。同様に、絶縁層４１５及び絶縁層４０９の開口の内壁に接して導電層４５０ｂが形成され、さらに内側に導電層４５１ｂが形成されている。当該開口の底部の少なくとも一部には酸化物半導体膜４０６の領域４２６ｃが位置しており、導電層４５０ｂは領域４２６ｃと接する。
図２３（Ｂ）に示すように、導電層４５０ｂは、少なくとも酸化物半導体膜４０６の上面と接し、さらに酸化物半導体膜４０６の側面と接することが好ましい。また、図２３（Ｂ）に示すように、導電層４５０ｂが、酸化物半導体膜４０６のチャネル長方向のＡ２側の側面と接する構成にしてもよい。このように、導電層４５０ｂが酸化物半導体膜４０６の上面に加えて、酸化物半導体膜４０６の側面と接する構成にすることにより、導電層４５０ｂと酸化物半導体膜４０６のコンタクト部の上面積を増やすことなく、コンタクト部の接触面積を増加させ、導電層４５０ｂと酸化物半導体膜４０６の接触抵抗を低減することができる。これにより、トランジスタのソース電極及びドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。なお、導電層４５０ａ及び導電層４５１ａについても上記と同様のことが言える。
ここで、導電層４５０ａはトランジスタ３５０のソース領域及びドレイン領域の一方として機能する領域４２６ｂと接しており、導電層４５０ｂはトランジスタ３５０のソース領域及びドレイン領域の他方として機能する領域４２６ｃと接している。よって、導電層４５０ａ及び導電層４５１ａはソース電極及びドレイン電極の一方として機能でき、導電層４５０ｂ及び導電層４５１ｂはソース電極及びドレイン電極の他方として機能できる。領域４２６ｂ及び領域４２６ｃは低抵抗化されているので、導電層４５０ａと領域４２６ｂの接触抵抗、及び導電層４５０ｂと領域４２６ｃの接触抵抗を低減し、トランジスタ３５０のオン電流を大きくすることができる。
ここで、導電層４５０ａ及び導電層４５０ｂは、導電層３１０ａなどと同様に、水又は水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム又は酸化ルテニウムなどを用いることが好ましく、単層又は積層とすればよい。これにより、絶縁層４１５より上層から水素、水などの不純物が導電層４５１ａ及び導電層４５１ｂを通じて酸化物半導体膜４０６に混入するのを抑制することができる。
また、導電層４５１ａ及び導電層４５１ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電層４５１ａ及び導電層４５１ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
なお、図２３（Ｃ）では、導電層４５０ａ及び導電層４５０ｂが、酸化物半導体膜４０６ａ及び酸化物半導体膜４０６ｂの両方と接しているが、これに限られず、例えば、酸化物半導体膜４０６ｂのみと接する構成にしてもよい。また、導電層４５０ａ、導電層４５１ａ、導電層４５０ｂ、及び導電層４５１ｂの上面の高さは同程度にできる。また、トランジスタ３５０では、導電層４５０ａと導電層４５１ａを積層にし、導電層４５０ｂと導電層４５１ｂを積層にする構成について示しているが、本発明はこれに限られるものではない。例えば、導電層４５１ａと導電層４５１ｂのみを設ける構成にしてもよい。
導電層４５１ａの上面に接して導電層４５２ａが配置され、導電層４５１ｂの上面に接して導電層４５２ｂが配置されることが好ましい。導電層４５２ａ及び導電層４５２ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電層４５２ａ及び導電層４５２ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、導電層４５２ａ及び導電層４５２ｂは、導電層４４０などと同様に、絶縁層に設けられた開口に埋め込むように形成してもよい。
もしくは、導電層４５１ａ及び導電層４５１ｂの上に、導電層４５２ａ及び導電層４５２ｂを配置するために、導電層４５１ａ及び導電層４５１ｂの上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
以上のように、本発明の一態様により、微細化又は高集積化が可能な半導体装置を提供することができる。又は、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。又は、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。又は、本発明の一態様により、オン電流の大きいトランジスタを提供することができる。又は、本発明の一態様により、信頼性の高い半導体装置を提供することができる。又は、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。又は、本発明の一態様により、生産性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
ＦＤ１ フローティングノード
ＦＤ２ フローティングノード
ＦＤ３ フローティングノード
ＦＤ３ａ フローティングノード
ＦＤ３ｂ フローティングノード
ＦＤ３ｃ フローティングノード
１０ メモリセル
１０ａ メモリセル
１０ｂ メモリセル
１０ｃ メモリセル
１１ トランジスタ
１１ａ トランジスタ
１１ｂ トランジスタ
１１ｃ トランジスタ
１２ トランジスタ
１２ａ トランジスタ
１２ｂ トランジスタ
１２ｃ トランジスタ
１３ 容量素子
１３ａ 容量素子
１３ｂ 容量素子
１３ｃ 容量素子
１４ インバータ
１５ スイッチ
２１ａ センス回路
２１ｂ センス回路
２１ｃ センス回路
２２ トランジスタ
２２ａ トランジスタ
２２ｂ トランジスタ
２２ｃ トランジスタ
２２ｄ トランジスタ
２２ｅ トランジスタ
２２ｆ トランジスタ
２２ｇ トランジスタ
２３ 電圧変換素子
２３ａ 電圧変換素子
２３ｂ 電圧変換素子
２３ｃ 電圧変換素子
２４ 電圧変換素子
２５ デジタルアナログ変換回路
２６ アナログデジタル変換回路
２７ 電源線
２８ 電源線
５０ 接着層
５１ 接着層
５２ 接着層
６１ 支持基板
６２ 支持基板
６３ 支持基板
６４ 支持基板
７０ 光
８１ 領域
８２ 領域
１００ 表示パネル
１０１ 樹脂層
１０１ａ 樹脂層
１０２ 樹脂層
１０２ｂ 樹脂層
１０２ｃ 樹脂層
１０３ａ 光吸収層
１０３ａａ 光吸収層
１０３ｂ 光吸収層
１０３ｃ 光吸収層
１１０ トランジスタ
１１０ａ トランジスタ
１１０ｂ トランジスタ
１１０ｃ トランジスタ
１１１ 導電層
１１２ 半導体層
１１３ａ 導電層
１１３ｂ 導電層
１１４ 導電層
１１５ 導電層
１１７ ディスプレイ
１２０ 発光素子
１２１ 導電層
１２２ ＥＬ層
１２３ 導電層
１３１ 絶縁層
１３２ 絶縁層
１３３ 絶縁層
１３４ 絶縁層
１３５ 絶縁層
１３６ 絶縁層
１３７ 絶縁層
１４１ 絶縁層
１５１ 接着層
１５２ 着色層
１５３ 遮光層
２００ 表示パネル
２０１ 樹脂層
２０２ 樹脂層
２０４ 絶縁層
２１０ トランジスタ
２１１ 導電層
２１２ 半導体層
２１３ａ 導電層
２１３ｂ 導電層
２２０ 液晶素子
２２１ 導電層
２２２ 液晶
２２３ 導電層
２２４ａ 配向膜
２２４ｂ 配向膜
２３１ 絶縁層
２３２ 絶縁層
２３３ 絶縁層
２３４ 絶縁層
３０１ 絶縁層
３０２ 絶縁層
３０３ 絶縁層
３１０ 導電層
３１０ａ 導電層
３１０ｂ 導電層
３５０ トランジスタ
４０１ 絶縁層
４０２ 絶縁層
４０４ 導電層
４０４ａ 導電層
４０４ｂ 導電層
４０６ 酸化物半導体膜
４０６ａ 酸化物半導体膜
４０６ｂ 酸化物半導体膜
４０９ 絶縁層
４１２ 絶縁層
４１５ 絶縁層
４１８ 絶縁層
４１９ 絶縁層
４２６ａ 領域
４２６ｂ 領域
４２６ｃ 領域
４３０ 絶縁層
４３２ 絶縁層
４４０ 導電層
４４０ａ 導電層
４４０ｂ 導電層
４５０ａ 導電層
４５０ｂ 導電層
４５１ａ 導電層
４５１ｂ 導電層
４５２ａ 導電層
４５２ｂ 導電層
５１０ 電子機器
５１１ プロセッサ
５１２ 記憶装置
５１３ 通信モジュール
５１４ 入力装置
５１５ 出力装置
５１６ タッチセンサモジュール
５１７ 表示モジュール
５１７ａ ディスプレイコントローラ
５１７ｂ フレームメモリ
５１７ｃ ディスプレイ
５１７ｄ 表示部
５１７ｅ 表示部
５１８ 記憶装置
５２０ サーバシステム
５２１ プロセッサ
５２２ 記憶装置
５２３ 通信モジュール
５２４ 記憶装置ユニット
５２４ａ 記憶装置ユニット
５２４ｎ 記憶装置ユニット
５３０ ネットワーク
６１１ 基板
６１２ 基板
６２１ 発光
６２２ 反射光
８００ 携帯情報端末
８０１ 筐体
８０２ 筐体
８０３ 表示部
８０４ 表示部
８０５ ヒンジ部
８１０ 携帯情報端末
８１１ 筐体
８１２ 表示部
８１３ 操作ボタン
８１４ 外部接続ポート
８１５ スピーカ
８１６ マイク
８１７ カメラ
８２０ カメラ
８２１ 筐体
８２２ 表示部
８２３ 操作ボタン
８２４ シャッターボタン
８２６ レンズ
１０００ 記憶装置
１０００ａ 記憶装置
５００１ ＯＳトランジスタ
５００２ ＯＳトランジスタ
５００３ ＯＳトランジスタ
５０１０ 酸化物層
５０１１ 金属酸化物層
５０１２ 金属酸化物層
５０１３ 金属酸化物層
５０２１ 絶縁層
５０２２ 絶縁層
５０２３ 絶縁層
５０２４ 絶縁層
５０２５ 絶縁層
５０２６ 絶縁層
５０２７ 絶縁層
５０２８ 絶縁層
５０２９ 絶縁層
５０３０ 絶縁層
５０３１ 絶縁層
５０３２ 絶縁層
５０５０ 導電層
５０５１ 導電層
５０５２ 導電層
５０５３ 導電層
５０５４ 導電層
５５００ 単結晶シリコンウエハ

Claims (12)

  1. 第1のメモリセル、第2のメモリセル、ビット線と、デジタルアナログ変換回路、センス回路、第1のセンス線、第2のセンス線、アナログデジタル変換回路を有し、
    前記デジタルアナログ変換回路は、前記ビット線を介して前記第1のメモリセルと、第２のメモリセルとが電気的に接続され、
    前記センス回路には、前記第１のセンス線を介して前記第１のメモリセル、及び前記第２のセンス線を介して前記第２のメモリセルが電気的に接続され、
    前記デジタルアナログ変換回路は、前記第1のメモリセル及び前記第２のメモリセルに、第１の信号として電圧を与える機能を有し、
    前記センス回路は、前記第1のメモリセル、又は前記第２のメモリセルが有する第1の信号のいずれか大きな電圧を、第２の信号として選択する機能を有し、
    前記アナログデジタル変換回路は、前記第２の信号を電圧からデジタル信号に変換する機能を有する記憶装置。
  2. 請求項１において、
    前記第１のメモリセルと、前記第２のメモリセルは、多値のデータ電圧を保持する機能を有する記憶装置。
  3. 請求項１又は請求項２において、
    前記第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、ワード線と、前記ビット線と、前記第１のセンス線と、容量線とを有し、
    前記第１のトランジスタのゲートは、前記ワード線と電気的に接続され、
    前記第１のトランジスタのソースもしくはドレインの一方は、前記ビット線に電気的に接続され、
    前記第１のトランジスタのソースもしくはドレインの他方は、前記第２のトランジスタのゲートと、前記容量素子の電極の１方と、に、電気的に接続され、
    前記第２のトランジスタのソースもしくはドレインの一方は、前記ビット線に電気的に接続され、
    前記第２のトランジスタのソースもしくはドレインの他方は、前記第１のセンス線と電気的に接続され、
    前記容量素子の電極の他方は、前記容量線と電気的に接続された記憶装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１のメモリセルが有する前記第1のトランジスタ、及び前記第２のトランジスタの半導体層の上に設けられた絶縁層の上に、前記第２のメモリセルが有するトランジスタの半導体層が設けられ、
    それぞれの半導体層の一部が重なり合う位置に配置されたことを特徴とする記憶装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１のメモリセルが有する前記第1のトランジスタ、及び前記第２のトランジスタの半導体層と、前記第２のメモリセルが有するトランジスタの半導体層とは、同じ絶縁層の上に設けられたことを特徴とする記憶装置。
  6. 請求項１において、
    前記センス回路は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１の電圧変換素子と、第２の電圧変換素子と、第３の電圧変換素子と、フローティングノードと、第１の電源線と、第２の電源線と、を有し、
    前記第３のトランジスタのゲートは、前記第１の電圧変換素子を介して前記第１のセンス線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２の電圧変換素子を介して前記第２のセンス線と電気的に接続され、
    前記第１の電源線は、前記第３のトランジスタのソースもしくはドレインの一方、及び前記第４のトランジスタのソースもしくはドレインの一方が電気的に接続され、
    前記アナログデジタル変換回路の入力端子には、前記第３のトランジスタのソースもしくはドレインの他方、前記第４のトランジスタのソースもしくはドレインの他方、前記第５のトランジスタのソースもしくはドレインの一方、及び前記第３の電圧変換素子の電極の一方が電気的に接続され、
    前記第２の電源線は、前記第５のトランジスタのソースもしくはドレインの他方、及び前記第３の電圧変換素子の電極の他方が電気的に接続され、
    前記フローティングノードは、前記アナログデジタル変換回路の入力端子に電気的に接続されることを特徴とする記憶装置。
  7. 請求項６において
    前記第１乃至第３の電圧変換素子は、電流を電圧に変換する機能を有することを特徴とする記憶装置。
  8. 請求項４又は請求項５において、前記第１のメモリセルが有する前記第１のトランジスタ及び前記第２のトランジスタの半導体層と、前記第２のメモリセルが有するトランジスタの半導体層はそれぞれ金属酸化物を有することを特徴とする記憶装置。
  9. 請求項８において、
    前記第１のメモリセルが有する前記第１のトランジスタ及び前記第２のトランジスタと、前記第２のメモリセルが有するトランジスタは、それぞれがバックゲートを有することを特徴とする記憶装置。
  10. 請求項１乃至請求項９のいずれか一の記憶装置と、プロセッサを有する半導体装置。
  11. 請求項１０に記載の半導体装置と、表示装置と、通信モジュールを有する電子機器。
  12. 請求項１１に記載の半導体装置と、プロセッサと、通信モジュールを有するサーバシステム。
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