JP2002244932A - 制御装置 - Google Patents
制御装置Info
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- JP2002244932A JP2002244932A JP2001039103A JP2001039103A JP2002244932A JP 2002244932 A JP2002244932 A JP 2002244932A JP 2001039103 A JP2001039103 A JP 2001039103A JP 2001039103 A JP2001039103 A JP 2001039103A JP 2002244932 A JP2002244932 A JP 2002244932A
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- Japan
- Prior art keywords
- data
- circuit
- nonvolatile memory
- inversion
- control device
- Prior art date
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- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- Accessory Devices And Overall Control Thereof (AREA)
- Control Or Security For Electrophotography (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 経年変化に対する信頼性を向上する制御装置
を提供する。 【解決手段】 本発明の第１の実施形態では、２つ以上
の書き換え可能な不揮発性メモリ（不揮発性メモリＡ１
０４、Ｂ１０５）から、そのデータに対する非対称性を
利用して読み出しデータを演算回路１０６により計算し
ている。この演算回路１０６をＡＮＤ回路として構成す
ることにより、ある不揮発性メモリが経年変化によって
消失しても、他の不揮発性メモリのデータから元の正し
いデータを読み出すことができる。また、同じサイズの
場合に訂正できるデータ量もＥＣＣによる訂正方式より
も多いので、経年変化に対するデータの信頼性を高める
ことができる。
を提供する。 【解決手段】 本発明の第１の実施形態では、２つ以上
の書き換え可能な不揮発性メモリ（不揮発性メモリＡ１
０４、Ｂ１０５）から、そのデータに対する非対称性を
利用して読み出しデータを演算回路１０６により計算し
ている。この演算回路１０６をＡＮＤ回路として構成す
ることにより、ある不揮発性メモリが経年変化によって
消失しても、他の不揮発性メモリのデータから元の正し
いデータを読み出すことができる。また、同じサイズの
場合に訂正できるデータ量もＥＣＣによる訂正方式より
も多いので、経年変化に対するデータの信頼性を高める
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、複写機やプリンタ
装置等の画像形成装置における制御装置及びそのの制御
方法に関する。
装置等の画像形成装置における制御装置及びそのの制御
方法に関する。
【０００２】
【従来の技術】例えば、従来例１として特開平０８−２
３５０７６号公報に開示される「半導体メモリ素子の冗
長アレイ」や従来例２として特開平０８−１３７７６３
号公報に開示される「フラッシュメモリ制御装置」など
がある。
３５０７６号公報に開示される「半導体メモリ素子の冗
長アレイ」や従来例２として特開平０８−１３７７６３
号公報に開示される「フラッシュメモリ制御装置」など
がある。
【０００３】
【発明が解決しようとする課題】プリンタなどの制御装
置には、その制御装置を動作させる制御プログラムが一
般的に不揮発性メモリに保存されている。近年、その制
御プログラムの不具合を修正可能とするため、書き換え
可能な不揮発性メモリ（例えば、フラッシュＲＯＭな
ど）を搭載していることが多い。
置には、その制御装置を動作させる制御プログラムが一
般的に不揮発性メモリに保存されている。近年、その制
御プログラムの不具合を修正可能とするため、書き換え
可能な不揮発性メモリ（例えば、フラッシュＲＯＭな
ど）を搭載していることが多い。
【０００４】フラッシュＲＯＭは、データ（”０”、”
１”）に対して非対称性があり、一般的に”１”から”
０”への書き換えは可能であるが、”０”から”１”へ
の書き換えはできないことが多い。これは半導体の記憶
素子に電荷があるなしの状態で”０”、”１”を表現し
ていて、書き込みによって電荷を取り除くことができな
いためである。
１”）に対して非対称性があり、一般的に”１”から”
０”への書き換えは可能であるが、”０”から”１”へ
の書き換えはできないことが多い。これは半導体の記憶
素子に電荷があるなしの状態で”０”、”１”を表現し
ていて、書き込みによって電荷を取り除くことができな
いためである。
【０００５】しかしながら、電荷は経年変化などで失わ
れていくため、最終的には”１”に戻ってしまうため、
書き込んだ（”０”）のデータが消失しまうこととな
る。
れていくため、最終的には”１”に戻ってしまうため、
書き込んだ（”０”）のデータが消失しまうこととな
る。
【０００６】従来例１のように、２つの書き換え可能不
揮発性メモリを用意して、同じデータを書き込み、読み
込み時に比較することで、データの破損が発生したこと
が検出できる。
揮発性メモリを用意して、同じデータを書き込み、読み
込み時に比較することで、データの破損が発生したこと
が検出できる。
【０００７】しかし、従来例２で使われているようなＥ
ＣＣ（誤り訂正符号）の技術が使われていないと上記方
法では訂正まですることができない。また、従来例２の
ＥＣＣ技術を活用したとしても、必要となる不揮発性メ
モリ容量が増えても訂正できるビットは限定されてしま
うといった問題点があった。
ＣＣ（誤り訂正符号）の技術が使われていないと上記方
法では訂正まですることができない。また、従来例２の
ＥＣＣ技術を活用したとしても、必要となる不揮発性メ
モリ容量が増えても訂正できるビットは限定されてしま
うといった問題点があった。
【０００８】従来例１では、２つ以上の不揮発性メモリ
により、データの消失の可能性を著しく削減できるが、
データの経年変化に対する信頼性は”０”が書き込まれ
たデータの量に比例して低くなってしまうという問題点
があった。
により、データの消失の可能性を著しく削減できるが、
データの経年変化に対する信頼性は”０”が書き込まれ
たデータの量に比例して低くなってしまうという問題点
があった。
【０００９】従来例２では、書き込みデータの消去状態
からの変化を減らすために、データ反転回路が必要にな
るが、この回路で反転の有無を記録するために必要とな
る不揮発性メモリの反転指定データが１ビットなので、
それ自身が消失してしまうと読み出したワードが正しく
なくなってしまうという問題点があった。
からの変化を減らすために、データ反転回路が必要にな
るが、この回路で反転の有無を記録するために必要とな
る不揮発性メモリの反転指定データが１ビットなので、
それ自身が消失してしまうと読み出したワードが正しく
なくなってしまうという問題点があった。
【００１０】本発明は、上記問題点に鑑みて成されたも
のであり、経年変化に対する信頼性を向上する制御装置
を提供することを目的とする。
のであり、経年変化に対する信頼性を向上する制御装置
を提供することを目的とする。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、制御プログラムを格納する
複数の不揮発性メモリと、複数の不揮発性メモリから同
時に読み込んだ値の演算結果を読み出しデータとする演
算回路と、を有し、演算回路をＡＮＤ回路として構成す
ることにより、一部データが破損しても複数の不揮発性
メモリに書き込まれたデータを正しく読み出せることを
特徴とする。
に、請求項１記載の発明は、制御プログラムを格納する
複数の不揮発性メモリと、複数の不揮発性メモリから同
時に読み込んだ値の演算結果を読み出しデータとする演
算回路と、を有し、演算回路をＡＮＤ回路として構成す
ることにより、一部データが破損しても複数の不揮発性
メモリに書き込まれたデータを正しく読み出せることを
特徴とする。
【００１２】請求項２記載の発明は、ブロック単位で消
去・書き換え可能な複数の不揮発性メモリと、データ読
み出し時にワード単位で出力データをビット反転指定が
可能なデータ反転回路と、を有し、データ反転回路は、
書き込み時に消去状態から変化するビットを少なくする
ことを特徴とする。
去・書き換え可能な複数の不揮発性メモリと、データ読
み出し時にワード単位で出力データをビット反転指定が
可能なデータ反転回路と、を有し、データ反転回路は、
書き込み時に消去状態から変化するビットを少なくする
ことを特徴とする。
【００１３】請求項３記載の発明は、ブロック単位で消
去・書き換え可能な複数の不揮発性メモリと、データ読
み出し時にワード単位で出力データをビット反転指定が
可能なデータ反転回路と、を有し、データ反転回路は、
多数決回路を設けることにより、使用するデータ出力反
転用の不揮発性メモリを冗長とすることを特徴とする。
去・書き換え可能な複数の不揮発性メモリと、データ読
み出し時にワード単位で出力データをビット反転指定が
可能なデータ反転回路と、を有し、データ反転回路は、
多数決回路を設けることにより、使用するデータ出力反
転用の不揮発性メモリを冗長とすることを特徴とする。
【００１４】
【発明の実施の形態】次に、添付図面を参照しながら本
発明の実施形態である制御装置を詳細に説明する。図１
から図３には、本発明に係る制御装置の実施の形態を示
す。
発明の実施形態である制御装置を詳細に説明する。図１
から図３には、本発明に係る制御装置の実施の形態を示
す。
【００１５】〈第１の実施形態〉図１は、本発明の第１
の実施形態である制御装置の概略構成を示すブロック図
である。図１において、本発明の第１の実施形態である
制御装置は、バス１０１と、ＣＰＵ１０２と、メモリ
（ＲＡＭ）１０３と、不揮発性メモリＡ１０４と、不揮
発性メモリＢ１０５と、演算回路１０６と、を有して構
成される。
の実施形態である制御装置の概略構成を示すブロック図
である。図１において、本発明の第１の実施形態である
制御装置は、バス１０１と、ＣＰＵ１０２と、メモリ
（ＲＡＭ）１０３と、不揮発性メモリＡ１０４と、不揮
発性メモリＢ１０５と、演算回路１０６と、を有して構
成される。
【００１６】図１に示される本発明の第１の実施形態で
は、２つの不揮発性メモリＡ１０４と不揮発性メモリ１
０５とを使用する。ＣＰＵ１０２がそれぞれの不揮発性
メモリからデータを読み出すときには、演算回路１０６
を通じてバス１０１に出力される。演算回路１０６が、
不揮発性メモリＡ１０４及び不揮発性メモリＢ１０５の
両方からデータを読み出して、それらの演算結果をＣＰ
Ｕ１０２に返す。
は、２つの不揮発性メモリＡ１０４と不揮発性メモリ１
０５とを使用する。ＣＰＵ１０２がそれぞれの不揮発性
メモリからデータを読み出すときには、演算回路１０６
を通じてバス１０１に出力される。演算回路１０６が、
不揮発性メモリＡ１０４及び不揮発性メモリＢ１０５の
両方からデータを読み出して、それらの演算結果をＣＰ
Ｕ１０２に返す。
【００１７】演算回路１０６は、２つとも同じデータを
書き込む場合、一方の値を他方の値と比較して異なると
きに誤りが検出できるが、どちらが正しいかを判断でき
ず訂正はできない。そこで、本実施形態による制御装置
では、フラッシュＲＯＭなどから構成される不揮発性メ
モリＡ１０４及び不揮発性メモリＢ１０５が、消去時
に”０”または”１”になる性質を利用した演算回路１
０６とする。つまり、消去時に”１”になる不揮発性メ
モリは”０”へ変更できるが、一旦”０”になった状態
から”１”に戻すことは一般的にできない。
書き込む場合、一方の値を他方の値と比較して異なると
きに誤りが検出できるが、どちらが正しいかを判断でき
ず訂正はできない。そこで、本実施形態による制御装置
では、フラッシュＲＯＭなどから構成される不揮発性メ
モリＡ１０４及び不揮発性メモリＢ１０５が、消去時
に”０”または”１”になる性質を利用した演算回路１
０６とする。つまり、消去時に”１”になる不揮発性メ
モリは”０”へ変更できるが、一旦”０”になった状態
から”１”に戻すことは一般的にできない。
【００１８】しかしながら、状態保持のための電荷のも
れにより、経年変化で”０”のビットが”１”に戻って
しまう可能性がある。よって、不揮発性メモリＡ１０４
と不揮発性メモリＢ１０５とに同じ値を書き込み、演算
回路１０６をＡＮＤ回路としておくことにより、経年変
化で一方が”０”が”１”になってしまった場合でも、
計算結果は不揮発性メモリＡ１０４と不揮発性メモリＢ
１０５とが同じ値のときと変わらず正しい値を出力す
る。
れにより、経年変化で”０”のビットが”１”に戻って
しまう可能性がある。よって、不揮発性メモリＡ１０４
と不揮発性メモリＢ１０５とに同じ値を書き込み、演算
回路１０６をＡＮＤ回路としておくことにより、経年変
化で一方が”０”が”１”になってしまった場合でも、
計算結果は不揮発性メモリＡ１０４と不揮発性メモリＢ
１０５とが同じ値のときと変わらず正しい値を出力す
る。
【００１９】本発明の第１の実施形態では、２つの不揮
発性メモリからなる構成を示したが、３つ以上の場合に
も演算回路１０６を各不揮発性メモリから読み出したデ
ータの全ＡＮＤの結果を読み出しデータとすることによ
り適用することができる。
発性メモリからなる構成を示したが、３つ以上の場合に
も演算回路１０６を各不揮発性メモリから読み出したデ
ータの全ＡＮＤの結果を読み出しデータとすることによ
り適用することができる。
【００２０】〈第２の実施形態〉図２は、本発明の第２
の実施形態である制御装置の概略構成を示すブロック図
である。図２において、本発明の第２の実施形態である
制御装置は、バス２０１と、ＣＰＵ２０２と、メモリ
（ＲＡＭ）２０３と、不揮発性メモリ２０４と、反転指
定用不揮発性メモリ２０５と、データ反転回路２０６
と、当該データ反転回路２０６内部に設けられたＮＯＲ
回路２０７と、を有して構成される。
の実施形態である制御装置の概略構成を示すブロック図
である。図２において、本発明の第２の実施形態である
制御装置は、バス２０１と、ＣＰＵ２０２と、メモリ
（ＲＡＭ）２０３と、不揮発性メモリ２０４と、反転指
定用不揮発性メモリ２０５と、データ反転回路２０６
と、当該データ反転回路２０６内部に設けられたＮＯＲ
回路２０７と、を有して構成される。
【００２１】ＣＰＵ２０２が不揮発性メモリ２０４から
データを１ワード読み出すときには、データ反転回路２
０６を通じてバス２０１に出力される。データ反転回路
２０６が、不揮発性メモリ２０４からデータを１ワー
ド、反転指定用不揮発性メモリ２０５から反転指示デー
タを１ビット、両方読み出してデータの各ビットと反転
指示データのＸＯＲ演算結果をデータとしてＣＰＵ２０
２に返す。
データを１ワード読み出すときには、データ反転回路２
０６を通じてバス２０１に出力される。データ反転回路
２０６が、不揮発性メモリ２０４からデータを１ワー
ド、反転指定用不揮発性メモリ２０５から反転指示デー
タを１ビット、両方読み出してデータの各ビットと反転
指示データのＸＯＲ演算結果をデータとしてＣＰＵ２０
２に返す。
【００２２】反転指定用不揮発性メモリ２０５は、不揮
発性メモリ２０４にデータを書き込むときに、そのワー
ドデータ内の”１”のビット数がワードを構成するビッ
ト数の半分を超えた場合に出力が”０”、ビット数の半
分以下だった場合に出力が”１”となるようなＮＯＲ回
路２０７の出力を不揮発性メモリ２０４のデータと同じ
アドレスに書き込んでおくと同時に、ＮＯＲ回路２０７
の出力は、書き込みデータ１ワードの各ビットとＸＯＲ
されて、不揮発性メモリ２０４に書き込まれる。
発性メモリ２０４にデータを書き込むときに、そのワー
ドデータ内の”１”のビット数がワードを構成するビッ
ト数の半分を超えた場合に出力が”０”、ビット数の半
分以下だった場合に出力が”１”となるようなＮＯＲ回
路２０７の出力を不揮発性メモリ２０４のデータと同じ
アドレスに書き込んでおくと同時に、ＮＯＲ回路２０７
の出力は、書き込みデータ１ワードの各ビットとＸＯＲ
されて、不揮発性メモリ２０４に書き込まれる。
【００２３】本発明の第２の実施形態によれば、不揮発
性メモリ２０４と反転指定用不揮発性メモリ２０５の各
アドレスに格納されているデータの”０”のビット数
は、”１”のビット数よりも多くすることができ、不揮
発性メモリの素子に蓄えられている電荷の消失によるデ
ータの消失の可能性を約半分に低くすることができる。
性メモリ２０４と反転指定用不揮発性メモリ２０５の各
アドレスに格納されているデータの”０”のビット数
は、”１”のビット数よりも多くすることができ、不揮
発性メモリの素子に蓄えられている電荷の消失によるデ
ータの消失の可能性を約半分に低くすることができる。
【００２４】〈第３の実施形態〉図３は、本発明の第３
の実施形態である制御装置の概略構成を示すブロック図
である。図３において、本発明の第３の実施形態である
制御装置は、バス３０１と、ＣＰＵ３０２と、メモリ
（ＲＡＭ）３０３と、不揮発性メモリ３０４と、反転指
定用不揮発性メモリ３０５と、データ反転回路３０６
と、当該データ反転回路３０６内部に設けられたＮＯＲ
回路３０７と、多数決回路３０８と、を有して構成され
る。
の実施形態である制御装置の概略構成を示すブロック図
である。図３において、本発明の第３の実施形態である
制御装置は、バス３０１と、ＣＰＵ３０２と、メモリ
（ＲＡＭ）３０３と、不揮発性メモリ３０４と、反転指
定用不揮発性メモリ３０５と、データ反転回路３０６
と、当該データ反転回路３０６内部に設けられたＮＯＲ
回路３０７と、多数決回路３０８と、を有して構成され
る。
【００２５】ＣＰＵ３０２が不揮発性メモリ３０４から
データを１ワード読み出すときには、データ反転回路３
０６を通じてバス３０１に出力される。データ反転回路
３０６が、不揮発性メモリ３０４からデータを１ワー
ド、反転指定用不揮発性メモリ３０５から反転指示デー
タをｎビット、両方読み出してデータの各ビットと反転
指示データｎビットのうち”１”のビット数より”０”
のビット数が多い場合には”０”、同じか少ない場合に
は”１”となる多数決回路３０８の結果をＸＯＲ演算し
た結果をデータとしてＣＰＵ３０２に返す。
データを１ワード読み出すときには、データ反転回路３
０６を通じてバス３０１に出力される。データ反転回路
３０６が、不揮発性メモリ３０４からデータを１ワー
ド、反転指定用不揮発性メモリ３０５から反転指示デー
タをｎビット、両方読み出してデータの各ビットと反転
指示データｎビットのうち”１”のビット数より”０”
のビット数が多い場合には”０”、同じか少ない場合に
は”１”となる多数決回路３０８の結果をＸＯＲ演算し
た結果をデータとしてＣＰＵ３０２に返す。
【００２６】反転指定用不揮発性メモリ３０５は、不揮
発性メモリ３０４にデータを書き込むときに、そのワー
ドデータ内の”１”のビット数がワードを構成するビッ
ト数の半分を超えた場合に出力が”０”、ビット数の半
分以下だった場合に出力が”１”となるようなＮＯＲ回
路３０７の出力を不揮発性メモリ３０４のデータと同じ
アドレスに書き込んでおくと同時に、ＮＯＲ回路３０７
の出力は、書き込みデータ１ワードの各ビットとＸＯＲ
されて、不揮発性メモリ３０４に書き込まれる。
発性メモリ３０４にデータを書き込むときに、そのワー
ドデータ内の”１”のビット数がワードを構成するビッ
ト数の半分を超えた場合に出力が”０”、ビット数の半
分以下だった場合に出力が”１”となるようなＮＯＲ回
路３０７の出力を不揮発性メモリ３０４のデータと同じ
アドレスに書き込んでおくと同時に、ＮＯＲ回路３０７
の出力は、書き込みデータ１ワードの各ビットとＸＯＲ
されて、不揮発性メモリ３０４に書き込まれる。
【００２７】本発明の第３の実施形態によれば、反転指
定用不揮発性メモリ３０５から冗長なデータを出力で
き、多数決回路３０８により冗長性を持たせられるの
で、本発明の第２の実施形態よりも信頼性を向上するこ
とができる。
定用不揮発性メモリ３０５から冗長なデータを出力で
き、多数決回路３０８により冗長性を持たせられるの
で、本発明の第２の実施形態よりも信頼性を向上するこ
とができる。
【００２８】なお、上述される各実施形態は、本発明の
好適な実施形態であり、本発明の主旨を逸脱しない範囲
内において種々変形して実施することが可能である。
好適な実施形態であり、本発明の主旨を逸脱しない範囲
内において種々変形して実施することが可能である。
【００２９】
【発明の効果】以上の説明より明らかなように、請求項
１記載の発明によれば、２つ以上の書き換え可能不揮発
性メモリから、そのデータに対する非対称性を利用して
読み出しデータを演算回路により計算しているので、あ
る不揮発性メモリが経年変化によって消失しても、他の
不揮発性メモリのデータから元の正しいデータを読み出
すことができる。また、同じサイズの場合の訂正できる
データ量もＥＣＣによる訂正方式よりも多いので、経年
変化に対するデータの信頼性を高めることができる。
１記載の発明によれば、２つ以上の書き換え可能不揮発
性メモリから、そのデータに対する非対称性を利用して
読み出しデータを演算回路により計算しているので、あ
る不揮発性メモリが経年変化によって消失しても、他の
不揮発性メモリのデータから元の正しいデータを読み出
すことができる。また、同じサイズの場合の訂正できる
データ量もＥＣＣによる訂正方式よりも多いので、経年
変化に対するデータの信頼性を高めることができる。
【００３０】請求項２記載の発明によれば、書き換え可
能不揮発性メモリの非対称性に合わせて、消去状態から
変更するデータのビット数を元のまま書き込む場合に比
べて約１／２に削減できるので、電荷が失われることで
データが消失する可能性を減らし、経年変化に対する信
頼性を高めることができる。
能不揮発性メモリの非対称性に合わせて、消去状態から
変更するデータのビット数を元のまま書き込む場合に比
べて約１／２に削減できるので、電荷が失われることで
データが消失する可能性を減らし、経年変化に対する信
頼性を高めることができる。
【００３１】請求項３記載の発明によれば、反転回路か
ら出力される情報に冗長性があるので、より信頼性を高
めることができる。
ら出力される情報に冗長性があるので、より信頼性を高
めることができる。
【図１】本発明の第１の実施形態である制御装置の概略
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の第２の実施形態である制御装置の概略
構成を示すブロック図である。
構成を示すブロック図である。
【図３】本発明の第３の実施形態である制御装置の概略
構成を示すブロック図である。
構成を示すブロック図である。
１０１ バス １０２ ＣＰＵ １０３ メモリ（ＲＡＭ） １０４ 不揮発性メモリＡ １０５ 不揮発性メモリＢ １０６ 演算回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 29/00 ６３１ Ｇ１１Ｃ 17/00 ６３９Ｚ
Claims (3)
- 【請求項１】 制御プログラムを格納する複数の不揮発
性メモリと、 前記複数の不揮発性メモリから同時に読み込んだ値の演
算結果を読み出しデータとする演算回路と、を有し、 前記演算回路をＡＮＤ回路として構成することにより、
一部データが破損しても前記複数の不揮発性メモリに書
き込まれたデータを正しく読み出せることを特徴とする
制御装置。 - 【請求項２】 ブロック単位で消去・書き換え可能な複
数の不揮発性メモリと、 データ読み出し時にワード単位で出力データをビット反
転指定が可能なデータ反転回路と、を有し、 前記データ反転回路は、書き込み時に消去状態から変化
するビットを少なくすることを特徴とする制御装置。 - 【請求項３】 ブロック単位で消去・書き換え可能な複
数の不揮発性メモリと、 データ読み出し時にワード単位で出力データをビット反
転指定が可能なデータ反転回路と、を有し、 前記データ反転回路は、多数決回路を設けることによ
り、使用するデータ出力反転用の前記不揮発性メモリを
冗長とすることを特徴とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001039103A JP2002244932A (ja) | 2001-02-15 | 2001-02-15 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001039103A JP2002244932A (ja) | 2001-02-15 | 2001-02-15 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002244932A true JP2002244932A (ja) | 2002-08-30 |
Family
ID=18901965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001039103A Pending JP2002244932A (ja) | 2001-02-15 | 2001-02-15 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002244932A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005076280A1 (ja) * | 2004-02-05 | 2005-08-18 | Renesas Technology Corp. | 半導体装置 |
| JP2008186515A (ja) * | 2007-01-30 | 2008-08-14 | Sharp Corp | 半導体記憶装置および電子機器 |
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