WO2014083811A1 - 半導体記憶装置およびその制御方法 - Google Patents

半導体記憶装置およびその制御方法 Download PDF

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mirror
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竹内　健
周平 田中丸
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    • G06F2211/1002—Indexing scheme relating to G06F11/1076
    • G06F2211/1009—Cache, i.e. caches used in RAID system with parity

Definitions

  • the present invention relates to a semiconductor memory device and a control method thereof, and more particularly to a semiconductor memory device including a nonvolatile memory and a control method thereof.
  • SSD Solid State Drive
  • the conventional storage system has a structure having many layers such as a server, a disk array, an SSD, and a NAND flash memory.
  • data is made redundant.
  • reliability has been improved by performing error correction.
  • RAID Redundant Arrays of Independent Disks
  • an object of the present invention made in view of such a point is to provide a semiconductor memory device that is highly reliable and that can efficiently control an SSD in one layer and a control method therefor.
  • a semiconductor memory device includes at least one of a primary memory, a mirror memory storing data corresponding to data stored in the primary memory, and a buffer memory. And a control device that controls the at least one memory, stores data in the at least one memory, and reads data from the at least one memory.
  • the control device includes an error correction encoding unit that performs error correction encoding on the data received from the host device, and page unit data is written to the error correction encoding unit.
  • a page RAID unit that calculates a parity bit in the bit line direction and stores the parity bit in the buffer memory, and a reverse mirror unit that stores data received from the page RAID unit in the primary memory and the mirror memory,
  • the primary memory stores the received data as it is, and the mirror memory stores a reverse mirror unit that changes the order of the received data, and an error reduction unit that reads data from the primary memory and the mirror memory.
  • An error reduction unit that outputs data obtained by estimation, an error correction decoding unit that performs error correction decoding on the data received from the error reduction unit, and an error acquired from the error correction decoding unit during error correction decoding
  • An error masking unit for receiving position information, storing the error position information in the buffer memory, the primary memory or the mirror memory; When parts are error correction decoding the data, the buffer memory, said from the primary memory or the mirror memory reads the error location information preferably comprises an error masking unit to be provided to the error correction decoding unit.
  • a semiconductor memory device includes a primary memory, a mirror memory in which data corresponding to data stored in the primary memory is stored, and received data in the primary memory and A control device for storing in the mirror memory, wherein the received data is stored as it is in the primary memory, and a page for storing the received data is controlled in the mirror memory based on a predetermined rule. And a control device for storing the data.
  • a semiconductor memory device includes a primary memory, a mirror memory in which data corresponding to data stored in the primary memory is stored, and received data in the primary memory and A reverse mirror unit for storing in the mirror memory, wherein the received data is stored in the primary memory as it is, and a reverse mirror unit for storing the data by changing the order of the received data in the mirror memory With.
  • a semiconductor memory device includes a primary memory, a mirror memory in which data corresponding to data stored in the primary memory is stored, and received data in the primary memory and A shift mirror unit for storing in the mirror memory, wherein the received data is stored in the primary memory as it is, and a shift mirror unit for shifting and storing the page for storing the received data in the mirror memory With.
  • a semiconductor memory device includes a primary memory, a mirror memory in which data corresponding to data stored in the primary memory is stored, the primary memory, and the mirror memory.
  • An error reduction unit for reading data wherein data is read from the primary memory as first data, data corresponding to the first data is read from the mirror memory as second data, and the first data If the first data and the second data match, the first data is output. If the first data and the second data do not match, the first data and the second data are output.
  • An error reduction unit that outputs data obtained by estimating that a bit error in a dominant direction has occurred in any of the data of 2.
  • a semiconductor memory device includes a buffer memory, an error correction encoding unit that performs error correction encoding on data received from a host device, and data in units of pages is the error correction code. And a RAID unit that calculates a parity bit in the bit line direction and stores the parity bit in the buffer memory each time data is written to the conversion unit.
  • a semiconductor storage device includes an error correction decoding unit that performs error correction decoding on received data, and an error position acquired from the error correction decoding unit during error correction decoding.
  • An error masking unit that receives information, stores the error position information in the memory, and when the error correction decoding unit performs error correction decoding of the data, reads the previous error position information from the memory, and And an error masking unit provided to the error correction decoding unit.
  • a method for controlling a semiconductor memory device includes a primary memory, a mirror memory storing data corresponding to data stored in the primary memory, and a buffer memory.
  • a method for controlling a semiconductor memory device comprising at least one memory, comprising: controlling the at least one memory to store data in the at least one memory; and controlling the at least one memory. Reading the data from the at least one memory.
  • the present invention it is possible to provide a semiconductor memory device that is highly reliable and that can efficiently control an SSD in one layer and a control method thereof.
  • FIG. 1 is a diagram showing a schematic configuration of a semiconductor memory device according to an embodiment of the present invention. It is a figure which shows schematic structure of the reverse mirror part which concerns on one Embodiment of this invention. It is a figure which shows an example of a structure of NAND flash memory. It is a graph which shows the dependence to upper page / lower page of write-in BER. It is a graph which shows the dependence to the page number of data retention BER. It is a figure which shows an example of a mode that data are stored in a primary memory and a mirror memory. It is an example of the data reading method in a write error main cause condition. It is an example of the data reading method in a data retention error main cause condition.
  • 6 is a graph comparing the dependence of the write BER on the number of rewrites.
  • 6 is a graph comparing the dependence of the write BER on the number of rewrites. It is the graph which compared the dependence to the frequency
  • FIG. 1 is a diagram showing a schematic configuration of a semiconductor memory device according to an embodiment of the present invention.
  • the semiconductor storage device includes a host device 1, a control device 2, a primary memory 3, a mirror memory 4, and a buffer memory 5.
  • the primary memory 3, the mirror memory 4, and the buffer memory 5 are simplified and illustrated one by one, but this is a simplified diagram, and the primary memory 3, the mirror memory 4, and the buffer memory 5 are illustrated. Each may be a plurality.
  • the primary memory 3, the mirror memory 4 and the buffer memory 5 do not have a hierarchical structure. Therefore, the control device 2 can collectively control the primary memory 3, the mirror memory 4, and the buffer memory 5 without duplicating the same function.
  • control device 2 performs processing such as error correction coding on the data received from the host device 1 and stores it in the primary memory 3. Further, the control device 2 stores data corresponding to the data stored in the primary memory 3 in the mirror memory 4 in order to store the data redundantly. Processing other than error correction encoding performed by the control device 2 will be described later.
  • control device 2 reads data from the primary memory 3 and the mirror memory 4.
  • the control device 2 performs processing such as error correction decoding on the received data, and provides the host device 1 with data subjected to processing such as error correction decoding. Processing other than error correction decoding performed by the control device 2 will be described later.
  • the primary memory 3 and the mirror memory 4 are nonvolatile memories, for example, NAND flash memories. In order to improve reliability, data corresponding to both the primary memory 3 and the mirror memory 4 is stored.
  • the buffer memory 5 is a memory used for temporarily storing data.
  • the buffer memory 5 is frequently written and read by the control device 2. Therefore, it is preferable to use a resistance change type memory (ReRAM: Resistance Random Access Memory) having the characteristics that the write / read time is short and the number of rewrites is large. However, it is not essential to be a ReRAM.
  • a NAND flash memory a DRAM (Dynamic Random Access Memory), a magnetoresistive memory (MRAM: Magnetoresistive Random Access Memory), a phase change memory (PCRAM: Phase Change Random)
  • Various memories can be used such as Access Memory) and ferroelectric memory (FeRAM: Ferroelectric Random Access Memory).
  • a memory different from the primary memory 3 and the mirror memory 4 is used as the buffer memory 5.
  • a part of the primary memory 3 and / or the mirror memory 4 is used as a buffer memory. It can also be used.
  • the control device 2 includes an error correction encoding unit 10, a page RAID unit 20, an inverse mirror unit 30, an error reduction unit 40, an error correction decoding unit 50, and an error masking unit 60.
  • the error correction encoding unit 10 performs error correction encoding on the data received from the host device 1. Subsequently, the page RAID unit 20 generates a parity bit by an exclusive OR (XOR) operation.
  • the reverse mirror unit 30 performs reverse mirroring on the data, and stores the original data and the reverse mirrored data in the primary memory 3 and the mirror memory 4, respectively. The technical meaning of “reverse mirroring” will be described later. Note that the page RAID unit 20 generates a parity bit by an exclusive OR operation, and the parity bit may be generated by another operation method.
  • the error reduction unit 40 reads data from the primary memory 3 and the mirror memory 4. Subsequently, the error correction decoding unit 50 executes error correction decoding. Further, the error correction decoding unit 50 provides the error masking unit 60 with the error position information acquired at the time of error correction decoding. Further, the error correction decoding unit 50 receives error position information at the time of previous reading from the error masking unit 60 and corrects data at the error position.
  • FIG. 2 is a diagram showing a schematic configuration of the reverse mirror unit 30 according to the embodiment of the present invention.
  • the reverse mirror unit 30 includes an input unit 31, a primary output unit 32, a conversion unit 33, and a mirror output unit 34.
  • the input unit 31 When receiving the data, the input unit 31 provides the data to the primary output unit 32 and the buffer memory 5.
  • the primary output unit 32 stores the received data in the primary memory 3 as it is.
  • the conversion unit 33 reads the data from the buffer memory 5 in the reverse order and provides the data to the mirror output unit 34.
  • the mirror output unit 34 stores the data in the reverse order in the mirror memory 4.
  • the conversion unit 33 has been described as receiving data from the input unit 31 via the buffer memory 5. However, the buffer memory 5 is not essential, and the conversion unit 33 receives data directly from the input unit 31 and receives the data in the order. May be reversed.
  • FIG. 3 is a diagram showing an example of the configuration of a 2-bit MLC (Multiple Level Cell) NAND flash memory per memory cell.
  • a 2-bit MLC NAND flash memory per memory cell each memory cell has a lower page and an upper page and stores data of 2 bits.
  • the primary memory 3 and the mirror memory 4 are assumed to be 2-bit MLC NAND flash memories per memory cell and have page numbers from 0 to 255.
  • FIG. 4 is a graph with the page number as the horizontal axis and the BER (Bit Error Rate) (hereinafter referred to as “write BER”) of the data written after rewriting the data a predetermined number of times as the vertical axis.
  • FIG. 4 shows BER measurement results when the number of rewrites is 10k (10 times 103 times).
  • the data write BER written to the upper page is smaller than the data write BER written to the lower page. Therefore, it is preferable that all data can be read from the upper page.
  • FIG. 5 is a graph in which the page number is the horizontal axis, and the BER (hereinafter referred to as “data retention BER”) at the time when a predetermined time elapses after the data is rewritten a predetermined number of times is the vertical axis.
  • FIG. 5 is a measurement result of BER when 10 hours have passed at 85 ° C. after rewriting 10k times.
  • the data retention BER tends to deteriorate as the page number increases. Therefore, it is preferable that all data can be read from the page with the smaller page number.
  • FIG. 6 shows a state in which data is stored in the mirror memory 4 with the data order reversed from that of the primary memory 3.
  • data 0 to data 255 are stored in page 0 to page 255 in the order of data 255 to data 0 in the mirror memory 4.
  • the data described in the lower page in the primary memory 3 can be stored in the upper page in the mirror memory 4.
  • data 0 is stored in the lower page (page 0) in the primary memory 3, but is stored in the upper page (page 255) in the mirror memory 4.
  • data described in the page with the large page number in the primary memory 3 can be stored in the page with the small page number in the mirror memory 4.
  • data 255 is stored in page 255 in primary memory 3, but is stored in page 0 in mirror memory 4.
  • FIG. 7A shows an example of a reading method for improving the worst BER under conditions where write errors are the main cause (hereinafter referred to as “write error main cause conditions”).
  • the worst BER is the largest BER among all the page numbers.
  • odd-numbered data data 1, data 3
  • even-numbered data data 0, data 2
  • All data can be read from the upper page, and the worst BER is improved.
  • FIG. 7B shows an example of a reading method for improving the worst BER under a condition mainly caused by a data retention error (hereinafter referred to as “data retention error main cause condition”).
  • data retention error main cause condition a data retention error
  • data 0 to 127 is read from the primary memory 3 and data 128 to 255 is read from the mirror memory 4, so that all data can be read from the page with the smaller page number, and the worst BER is Improve.
  • FIG. 8A shows a graph comparing the write BER between the conventional case and the case where reverse mirroring is applied under the write error main cause condition.
  • the black square shows the conventional measurement result
  • the white square shows the measurement result obtained by applying reverse mirroring.
  • the worst BER was improved by 69% by applying reverse mirroring.
  • FIG. 8B shows a graph comparing the data retention BER between the conventional case and the case where reverse mirroring is applied in the data retention error main cause condition.
  • the black square shows the conventional measurement result
  • the white square shows the measurement result obtained by applying reverse mirroring.
  • the worst BER was improved by 41% by applying reverse mirroring.
  • the worst BER can be improved by applying reverse mirroring in this way and reading all data from the upper page or reading from the page with the smaller page number. Which reading method is selected can be determined depending on whether a write error or a data retention error is improved.
  • the optimal data storage method may vary depending on the characteristics of the primary memory 3 and the mirror memory 4.
  • the reverse mirror unit 30 changes the data order so as to be in the optimum order according to the characteristics of the primary memory 3 and the mirror memory 4, and stores the data in the mirror memory 4.
  • the method of reading data from only the upper page and the method of reading data from only the smaller page number described above are merely examples, and are not limited thereto.
  • the optimum data reading method can vary depending on the characteristics of the primary memory 3 and the mirror memory 4. For example, when the primary memory 3 and the mirror memory 4 have a characteristic that the BER is smaller with the larger page number, it may be preferable to read data from the side with the larger page number.
  • the conversion unit 33 cooperates with the error reduction unit 40 described later to reduce the worst BER, not only reverse the order of the data, but also invert the bits to convert the data. Is stored in the mirror memory 4.
  • inverting the bit means that “0” data is “1” and “1” data is “0”.
  • the technical meaning that the converting unit 33 inverts the bits will be described in detail in the description of the error reducing unit 40.
  • FIG. 9 is a diagram illustrating a schematic configuration of the error reduction unit 40 according to an embodiment of the present invention.
  • the error reduction unit 40 includes a primary input unit 41, a mirror input unit 42, a bit re-inversion unit 43, and a determination unit 44.
  • Primary input unit 41 reads data from primary memory 3 and provides data to determination unit 44.
  • the mirror input unit 42 reads data from the mirror memory 4 and provides the data to the bit re-inversion unit 43.
  • the bit re-inversion unit 43 inverts the bit of the data received from the mirror input unit 42 and provides the inverted data to the determination unit 44.
  • the reason why the bit re-inversion unit 43 inverts the bit is that the reverse mirror unit 30 inverts the bit and stores the data stored in the mirror memory 4 again to restore the original data.
  • the reverse mirror unit 30 inverts the bit and stores it in the mirror memory 4, and the data read by the error reduction unit 40 from the mirror memory 4
  • the technical meaning of re-inverting the bits and restoring them will be described later.
  • the determination unit 44 compares the data received from the primary input unit 41 and the bit re-inversion unit 43 to determine data that is estimated to be correct, and outputs the estimated data. How the determination unit 44 determines data that is estimated to be correct will be described in detail in the description of the flowchart of FIG.
  • bit inversion by the reverse mirror unit 30 and bit reinversion by the error reduction unit 40 will be described.
  • FIG. 10 is a diagram showing asymmetry in the error direction in the write BER of the NAND flash memory. As shown in FIG. 10, in the lower page, the error direction in which “1” is “0” is dominant, and in the upper page, the error direction in which “0” is “1” is dominant.
  • the reverse mirror unit 30 stores data so that the upper page and the lower page are paired in the primary memory 3 and the mirror memory 4. Accordingly, the data stored in the lower page (upper page) in the primary memory 3 is stored in the upper page (lower page) in the mirror memory 4.
  • the reverse mirror unit 30 stores the data in the mirror memory 4 without bit inversion, for example, the data stored in the lower page in the primary memory 3 and the data stored in the upper page in the mirror memory 4
  • the dominant error direction is the opposite. In this case, when the data read from the primary memory 3 and the mirror memory 4 do not match, it cannot be estimated whether the correct data is “0” or “1”.
  • the dominant error directions in the primary memory 3 and the mirror memory 4 coincide.
  • the data read from the primary memory 3 and the mirror memory 4 do not match, it is estimated that an error in the dominant direction has occurred in either the primary memory 3 or the mirror memory 4. Whether it is “0” or “1” can be estimated.
  • the error reduction unit 40 reinverts the bit and restores the data.
  • the error reduction unit 40 estimates correct data when the data read from the primary memory 3 and the mirror memory 4 do not match. can do. A procedure for the error reduction unit 40 to estimate correct data according to the flowchart of FIG. 11 will be described.
  • the primary input unit 41 reads data from the primary memory 3 (step S101).
  • the mirror input unit 42 reads the corresponding data from the mirror memory 4 (step S102). Note that steps S101 and S102 may be in the reverse order or simultaneously.
  • the bit re-inversion unit 43 re-inverts the bit of the data received from the mirror input unit 42 and provides it to the determination unit 44 (step S103).
  • the determination unit 44 determines whether or not the data received from the primary input unit 41 matches the data received from the bit re-inversion unit 43 (step S104).
  • step S104 If it is determined in step S104 that the data match, the determination unit 44 estimates that no error has occurred in either the primary memory 3 or the mirror memory 4, and is stored in the primary memory 3. The stored data is output (step S105).
  • step S104 If it is determined in step S104 that the data do not match, the determination unit 44 further determines whether the data read from the primary memory 3 is read from the lower page or the upper page. (Step S106).
  • step S106 If it is determined in step S106 that the data is read from the lower page of the primary memory 3, the determination unit 44 estimates that “1” is correct data and outputs data “1” (step S106). S107).
  • step S106 If it is determined in step S106 that the data is read from the upper page of the primary memory 3, the determination unit 44 estimates that “0” is correct data and outputs data “0” (step S106). S108).
  • FIG. 12 is a table showing some specific examples of processing of the error reduction unit 40.
  • FIG. 12 shows an example in which data is read from the lower page of the primary memory 3 and the upper page of the mirror memory 4.
  • Case 1 is a case where the lower page data of the primary memory 3 is “1” and the upper page data of the mirror memory 4 (data after bit reinversion, the same applies hereinafter) is “1”. In this case, since the data match, the error reduction unit 40 estimates that “1” is correct data and outputs “1”.
  • the error reduction unit 40 estimates that “1” is correct data and outputs “1”. . This estimate is correct.
  • Case 3 shows a case where the lower page data in the primary memory 3 has an error from “1” to “0” and the upper page data in the mirror memory 4 is “1”.
  • the error reduction unit 40 estimates that “1” is correct data and outputs “1”. . This estimate is correct.
  • Case 5 shows a case where the lower page data of the primary memory 3 is “0” and the upper page data of the mirror memory 4 is “0”. In this case, since the data match, the error reduction unit 40 estimates that “0” is correct data and outputs “0”.
  • the reverse mirror unit 30 and the error reduction unit 40 cooperate to reduce the BER has been described as an example. However, only the error reduction unit 40 may be independently employed. . When the reverse mirroring is not adopted, the bit re-inversion in the error reduction unit 40 is not executed. When reverse mirroring is not employed, the reverse mirror unit 30 does not need the buffer memory 5.
  • the dominant error direction is the direction shown in FIG. 10
  • the present invention can be applied by estimating correct data in the same way.
  • FIG. 13 shows a graph comparing the write BER under the write error main cause condition in the case of the prior art employing normal mirroring and in the case of applying the above-described reverse mirroring and error reduction.
  • the black square shows the conventional measurement result
  • the white square shows the measurement result applying reverse mirroring and error reduction.
  • the worst BER was improved by 91% by applying reverse mirroring and error reduction.
  • 14A, 14B, 15A, and 15B show measurement results comparing the case of the conventional technique employing normal mirroring, the case of applying the above-described reverse mirroring, and the case of applying the above-described reverse mirroring and error reduction. Show.
  • the black squares show the conventional measurement results
  • the white triangles show the measurement results when reverse mirroring is applied
  • the white squares show the measurement results when reverse mirroring and error reduction are applied.
  • FIG. 14A shows the measurement results for a memory cell with a size of 2 ⁇ nm.
  • FIG. 14B shows the measurement results for a memory cell with a size of 1 ⁇ nm.
  • the size of 2X nm means that the size is about 20 to 30 nm.
  • the size of 1X nm means that the size is about 10 to 20 nm. The same applies to the following description.
  • the BER is improved by 69% by applying reverse mirroring to the conventional technique, and the error reduction is further applied to the reverse mirroring. On the other hand, BER improved by 91%.
  • FIG. 15A shows the measurement results after 506 hours have elapsed at 85 ° C. after rewriting the memory cell having a size of 2 ⁇ nm by the number of times of rewriting specified on the horizontal axis.
  • FIG. 15B shows the measurement results after 194 hours have elapsed at 85 ° C. after rewriting the memory cell having a size of 1 ⁇ nm by the number of times of rewriting specified on the horizontal axis.
  • the BER is improved by 41% by applying reverse mirroring to the conventional technique, and the error reduction is further applied to the reverse mirroring. On the other hand, the BER improved by 56%.
  • the BER is improved by 14% by applying the reverse mirroring to the conventional technique, and the error reduction is further applied to the reverse mirroring. BER improved by 30% over technology.
  • FIG. 16 is a diagram showing a schematic configuration of a semiconductor memory device according to an embodiment employing shift mirroring.
  • the semiconductor memory device employing “reverse mirroring” shown in FIG. 1 is that the control device 2 includes a shift mirror unit 70 instead of the reverse mirror unit 30, and the shift mirror unit 70 is connected to the buffer memory 5. Not different in that.
  • FIG. 17 is a diagram showing a schematic configuration of a shift mirror unit 70 according to an embodiment of the present invention.
  • the shift mirror unit 70 includes an input unit 71, a primary output unit 72, and a shift output unit 73.
  • the input unit 71 When the input unit 71 receives the data, the input unit 71 provides the data to the primary output unit 72 and the shift output unit 73.
  • the primary output unit 72 stores the received data in the primary memory 3 as it is.
  • the shift output unit 73 shifts the page storing data from the page stored in the primary memory 3 by the primary output unit 72 by the shift number i (i is an integer), and stores the received data in the mirror memory 4. .
  • the shift output unit 73 shifts the page storing data by the shift number i.
  • FIG. 18 shows an example of a state in which a page storing data in the mirror memory 4 is shifted by a predetermined shift number from a page storing data in the primary memory 3.
  • a unit composed of 128 memory cells in the bit line direction as shown in FIG. 18 is referred to as a “block”.
  • data n_0 to data n_255 are stored from page 0 to page 255.
  • the corresponding data is stored in a page shifted by a predetermined shift number.
  • data n_0 to data n_128 are stored in page 127 to page 255.
  • Data n_129 to data n_255 are stored in block n + 1 of the mirror memory 4 (not shown). Also, pages 0 to 126 in block n of the mirror memory 4 store data n-1_129 to data n-1_255 stored in page 129 to page 255 in block n ⁇ 1 of the primary memory 3. ing.
  • FIG. 19 shows an example of a process for storing a page for storing data in the mirror memory 4 by shifting the page from the page for storing data in the primary memory 3.
  • data 0_0 is stored in page 0 in block 0 of primary memory 3
  • data 0_0 is stored in page 255-i of block 0 in mirror memory 4.
  • data 0_i is stored in page i in block 0 of primary memory 3
  • data 0_i is stored in page 255 of block 0 in mirror memory 4.
  • data 0_i + 1 is stored in page i + 1 in block 0 of primary memory 3
  • data 0_i + 1 is stored in page 0 of block 1 in mirror memory 4.
  • data 0_255 is stored in page 255 in block 0 of primary memory 3
  • data 0_255 is stored in page 254-i of block 1 in mirror memory 4.
  • the shift mirror unit 70 can write the same data to the primary memory 3 and the mirror memory 4 at the same time, so the buffer memory 5 is unnecessary.
  • the shift number i can be set to an arbitrary value, and an appropriate value can be set according to the characteristics of the primary memory 3 and the mirror memory 4.
  • FIG. 20A shows a graph comparing the worst write BER between the conventional case, the case where reverse mirroring is applied, and the case where shift mirroring is applied.
  • the horizontal axis represents the number of shifts, and the worst BER of writing when shift mirroring is applied varies periodically depending on the number of shifts.
  • shift mirroring it is possible to improve the worst of the write BER to the same level as when reverse mirroring is applied by selecting a value that lowers the worst write BER as the number of shifts.
  • FIG. 20B shows a graph comparing the worst data retention BER between the conventional case, the case where reverse mirroring is applied, and the case where shift mirroring is applied.
  • the horizontal axis represents the number of shifts, and the worst of the data holding BER when shift mirroring is applied changes depending on the number of shifts.
  • the worst of the data retention BER is improved to the same level as when reverse mirroring is applied in the range where the number of shifts is about 110 to 144.
  • FIG. 21A shows a graph comparing the write BER between the conventional case and the case where shift mirroring is applied.
  • the black square shows the conventional measurement result
  • the white square shows the measurement result using shift mirroring.
  • the worst BER was improved by 57% by applying shift mirroring.
  • FIG. 21B shows a graph comparing the data retention BER between the conventional case and the case where shift mirroring is applied.
  • the black square shows the conventional measurement result
  • the white square shows the measurement result using shift mirroring.
  • the worst BER was improved by 41% by applying shift mirroring.
  • the page storing data in the mirror memory 4 is shifted from the page storing data in the primary memory 3, it is not always necessary to shift the pages uniformly. This is because the optimum data storage method can vary depending on the characteristics of the primary memory 3 and the mirror memory 4. For example, in order to optimally store data, the order in which the pages for storing data in the mirror memory 4 are uniformly shifted may be changed from those that are shifted uniformly.
  • FIG. 22 shows a state in which parity bits are added in the bit line (BL) direction by the page RAID unit 20.
  • the page RAID unit 20 calculates an exclusive OR for the data of each memory cell in the bit line direction in addition to the error correction code in the conventional word line (WL: Word Line) direction. By doing so, the parity bit is calculated.
  • the page RAID unit 20 stores the calculated parity bit in the buffer memory 5.
  • the page RAID unit 20 calculates parity bits in the bit line direction each time user data is written to the error correction encoding unit 10 in units of pages, and stores the calculated parity bits in the buffer memory 5.
  • the buffer memory 5 has a capacity of at least one page and updates and stores a parity bit for one page. As the buffer memory 5, it is preferable to use a ReRAM having a large number of rewritable times.
  • the page RAID unit 20 writes the parity bit stored in the buffer memory 5 to the page after the user data that has been written.
  • the parity bit may be written on the last page (the page with the largest page number), but is not limited to the last page, and may be written on the second page from the last or other pages.
  • the parity bit writing is not limited to one page, and the parity bit may be written to a plurality of pages.
  • the page RAID unit 20 updates the buffer memory 5 at most (number of pages-1) times before completing the writing of user data.
  • the number of pages is the number of pages in a block.
  • the buffer memory 5 When the NAND block is rewritable 4k times, the buffer memory 5 is required to be rewritable about 4k times 255 ⁇ 106 times. It can be handled because of the large number of times.
  • the page RAID unit 20 since the page RAID unit 20 frequently writes to the buffer memory 5, it is preferable that the writing speed is high from the viewpoint of the write access time. Also from this point, it is preferable to adopt ReRAM for the buffer memory 5.
  • FIG. 23A is a graph in which the horizontal axis represents the allowable number of rewrites of the buffer memory 5 and the vertical axis represents the ratio of the buffer memory 5 required for the user memory.
  • ReRAM has about 100 times the number of rewritable times compared to SLC NAND, and therefore the required buffer ratio is about 1/100.
  • the capacity required for the user memory is 0.1% or less.
  • FIG. 23B is a graph in which the horizontal axis represents the BER before error correction, and the vertical axis represents the BER after error correction.
  • the level required in the market as the BER after error correction is 10-15.
  • an acceptable BER is a BER before error correction that can achieve a BER of 10-15 after error correction.
  • FIG. 24 shows how a data retention error occurs in the NAND flash memory.
  • a data retention error occurs due to leakage of electrons from the floating gate.
  • 100 days have elapsed since the data was written, an error occurs that the data that was originally “0” becomes “1” in the third memory cell from the left and the third memory cell from the right. ing. Since the error is not recovered at the position where the error once occurred, the error is generated in the third memory cell from the left and the third memory cell from the right even after 200 days have passed.
  • an error has occurred that the second data from the right is also “1” and the data is “1”.
  • the control device 2 efficiently executes error correction decoding in view of the characteristics of the data retention error as described above of the NAND flash memory.
  • error masking the control device 2 executes two sequences of an error writing sequence and an error masking sequence. Each sequence will be described below.
  • FIG. 25 is a flowchart of the error writing sequence.
  • the error correction decoding unit 50 reads out the error correction encoded data (step S201).
  • the error correction decoding unit 50 performs error correction decoding on the read data, and outputs the data after error correction decoding.
  • the error correction decoding unit 50 acquires information (hereinafter referred to as “error position information”) indicating in which memory cell the error has occurred (step S202).
  • the error masking unit 60 acquires error position information from the error correction decoding unit 50, and compresses the acquired error position information (step S203).
  • An example of the compression method executed by the error masking unit 60 will be described later.
  • the error masking unit 60 can also acquire error position information by other methods. For example, the error masking unit 60 compares the data written separately in the highly reliable memory (for example, the buffer memory 5) with the data read from the primary memory 3 or the mirror memory 4 and the like to thereby obtain error position information. You can also get
  • the error masking unit 60 stores the compressed error position information in the buffer memory 5 (step S204).
  • FIG. 26 is a flowchart of the error masking sequence.
  • the error masking unit 60 reads the previous error position information compressed from the buffer memory 5 (step S301). The error masking unit 60 decompresses the compressed error position information (step S302).
  • the error correction decoding unit 50 acquires the error position information from the error masking unit 60, and deletes the error in the data (step S303).
  • the error correction decoding unit 50 performs error correction decoding (step S304).
  • the error correction decoding unit 50 outputs the data subjected to error correction decoding (step S305).
  • the control device 2 can effectively execute error masking by executing the error writing sequence and the error masking sequence at appropriate timing. For example, an error writing sequence may be executed at the time of data reading up to a predetermined time after data writing, and an error masking sequence may be executed at the time of data reading after a predetermined time. Further, the control device 2 may execute both the error writing sequence and the error masking sequence when reading data after a predetermined time.
  • FIG. 27 shows an example in which the error masking unit 60 compresses the error position information.
  • the error position information is, for example, a table in which “0” is a position where there is no error and “1” is a position where an error has occurred.
  • the error occurrence rate is usually low, It becomes “0” at the position of, and rarely becomes “1”.
  • the error masking unit 60 can efficiently compress error position information such that specific information continues in this way by, for example, run length compression (Run Length Encoding). For example, when the BER is 1%, the data amount can be reduced to 16% by run length compression. Note that run-length compression is an example, and other compression methods may be used.
  • FIG. 28 shows a graph comparing the case where error masking is applied to the case of BER and the case where error masking is not applied.
  • the BER improved by 67% in comparison after 200 hours from 85 ° C, and compared after 350 hours from 85 ° C. Improved BER by 55%.
  • the error masking unit 60 has been described as compressing the error position information, but this is not essential.
  • the error masking unit 60 may store the error position information in the buffer memory 5 without compressing the error position information.
  • the error position information is described as being stored in the buffer memory 5, but this is an example.
  • the error position information may be stored in other memories such as the primary memory 3 and the mirror memory 4.
  • the allowable BER (ABER: Acceptable BER) is increased 6.2 times in the data retention BER. As shown in FIG. 29, this corresponds to the fact that the allowable number of rewrites has doubled and the allowable data retention time has increased to 34 times.
  • the allowable BER is increased by 32 times in the write BER. As shown in FIG. 30, this corresponds to the allowable number of rewrites being 4.2 times.
  • FIG. 31 shows the numerical values described in FIGS. 29 and 30 in a table.
  • the semiconductor memory device can improve the reliability by improving the allowable BER, and can improve the reliability by efficiently controlling the SSD in one hierarchy.
  • the semiconductor memory device can improve the worst BER by applying reverse mirroring and reading data from the memory having a small BER of the primary memory 3 and the mirror memory 4.
  • the semiconductor memory device applies error reduction, and when the data read from the primary memory 3 and the mirror memory 4 do not match, correct data is obtained by utilizing the asymmetry in the error direction in the NAND flash memory. By estimating, the worst BER can be improved.
  • the semiconductor memory device can improve error correction capability by applying page RAID and adding parity bits in the bit line direction.
  • the semiconductor memory device can improve the worst BER by applying error masking and using error position information when data has been previously read.
  • the present invention has been described by taking a NAND flash memory as an example, the present invention is not limited to this, and other memories may be used as long as they have similar characteristics.
  • the NAND flash memory has been described by taking as an example a NAND flash memory having a 2-bit MLC per memory cell and a page number of 0 to 255.
  • the present invention is not limited to this, and NANDs of other configurations are used. It may be a flash memory.
  • the device configuration is applicable to all of reverse mirroring, error reduction, page RAID, and error masking, and the case where all are applied has been described as an example.
  • any one or two or more can be applied to the present invention. It is good also as a control which makes it a simple apparatus structure and applies any one or two or more.
  • those skilled in the art can omit unnecessary blocks according to common general knowledge. For example, when only page RAID is applied, mirroring is not essential, so the mirror memory 4 can be omitted. Similarly, when only error masking is applied, mirroring is not essential, and therefore the mirror memory 4 can be omitted.
  • the present invention can control the SSD in one layer, but can also be applied to a configuration composed of a plurality of layers.

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Abstract

　信頼性を高め、かつ、１つの階層でＳＳＤを効率的に制御する。　本発明に係る半導体記憶装置は、プライマリメモリ３と、プライマリメモリ３に格納されるデータに対応するデータが格納されるミラーメモリ４と、バッファメモリ５とのうちの少なくとも１つのメモリと、少なくとも１つのメモリを制御して、少なくとも１つのメモリにデータを格納し、少なくとも１つのメモリからデータを読み出す制御装置２とを備える。

Description

半導体記憶装置およびその制御方法 関連出願へのクロスリファレンス
　本出願は、日本国特許出願２０１２－２６３０３３号（２０１２年１１月３０日出願）の優先権を主張するものであり、当該出願の開示全体を、ここに参照のために取り込む。
　本発明は、半導体記憶装置およびその制御方法に関し、特に、不揮発性メモリを備える半導体記憶装置およびその制御方法に関するものである。
　近年、ビッグデータを取り扱う企業などにおいて、高速、低消費電力という特徴を有するＳＳＤ（Solid State Drive）をストレージシステムに採用することの需要が高まっている。
　従来のストレージシステムは、図３２に示す例のように、サーバ、ディスクアレイ、ＳＳＤおよびＮＡＮＤフラッシュメモリなど、多くの階層を有する構成となっており、それぞれの階層で、データに冗長性を持たせ、また、エラー訂正を行うことにより、信頼性を向上させていた。
　また、複数の記憶装置を組み合わせて信頼性を向上させる技術として、様々な種類のＲＡＩＤ（Redundant Arrays of Independent Disks）が提案されている（例えば、非特許文献１参照）。
Mike Ault, "Oracle and RAID Usage", [online], [平成２４年１１月２２日検索], インターネット<URL: http://www.dba-oracle.com/oracle_tips_raid_usage.htm>
　ビッグデータを取り扱うストレージシステムにおいては、階層を超えてデータをコピーすることが多い。しかしながら、従来のストレージシステムは多くの階層を有し、各階層に存在するコントローラが独立して、データの冗長性やエラー訂正を最適化していたため、重複している部分が多く効率の悪いシステムとなっているものが多かった。
　したがって、かかる点に鑑みてなされた本発明の目的は、信頼性が高く、かつ、１つの階層でＳＳＤを効率的に制御することができる半導体記憶装置およびその制御方法を提供することにある。
　上記課題を解決するため、本発明に係る半導体記憶装置は、プライマリメモリと、前記プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、バッファメモリとのうちの少なくとも１つのメモリと、前記少なくとも１つのメモリを制御して、前記少なくとも１つのメモリにデータを格納し、前記少なくとも１つのメモリからデータを読み出す制御装置とを備える。
　また、本発明に係る半導体記憶装置において、前記制御装置は、ホスト装置から受け取ったデータをエラー訂正符号化するエラー訂正符号化部と、ページ単位のデータが前記エラー訂正符号化部に書き込まれる度に、ビット線方向のパリティビットを算出して前記バッファメモリに格納するページＲＡＩＤ部と、前記ページＲＡＩＤ部から受け取ったデータを前記プライマリメモリおよび前記ミラーメモリに格納する逆ミラー部であって、前記プライマリメモリには受け取った前記データをそのまま格納し、前記ミラーメモリには、受け取った前記データの順番を変更して格納する逆ミラー部と、前記プライマリメモリおよび前記ミラーメモリからデータを読み出すエラー低減部であって、前記プライマリメモリからデータを読み出して第１のデータとし、前記ミラーメモリから、前記第１のデータに対応するデータを読み出して第２のデータとし、前記第１のデータと前記第２のデータとが一致する場合は、前記第１のデータを出力し、前記第１のデータと前記第２のデータとが一致しない場合は、前記第１のデータと前記第２のデータのいずれかで、支配的な方向のビットエラーが発生したものと推定して得られるデータを出力するエラー低減部と、前記エラー低減部から受け取ったデータをエラー訂正復号するエラー訂正復号部と、前記エラー訂正復号部から、エラー訂正復号の際に取得されたエラー位置情報を受け取るエラーマスキング部であって、前記エラー位置情報を前記バッファメモリ、前記プライマリメモリまたは前記ミラーメモリに格納し、前記エラー訂正復号部がデータをエラー訂正復号する際に、前記バッファメモリ、前記プライマリメモリまたは前記ミラーメモリから前記エラー位置情報を読み出して、前記エラー訂正復号部に提供するエラーマスキング部とを備えることが好ましい。
　また、上記課題を解決するため、本発明に係る半導体記憶装置は、プライマリメモリと、前記プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、受け取ったデータを前記プライマリメモリおよび前記ミラーメモリに格納する制御装置であって、前記プライマリメモリには受け取った前記データをそのまま格納し、前記ミラーメモリには、受け取った前記データを格納するページを所定の規則に基づいて制御して、前記データを格納する制御装置とを備える。
　また、上記課題を解決するため、本発明に係る半導体記憶装置は、プライマリメモリと、前記プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、受け取ったデータを前記プライマリメモリおよび前記ミラーメモリに格納する逆ミラー部であって、前記プライマリメモリには受け取った前記データをそのまま格納し、前記ミラーメモリには、受け取った前記データの順番を変更してデータを格納する逆ミラー部とを備える。
　また、上記課題を解決するため、本発明に係る半導体記憶装置は、プライマリメモリと、前記プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、受け取ったデータを前記プライマリメモリおよび前記ミラーメモリに格納するシフトミラー部であって、前記プライマリメモリには受け取った前記データをそのまま格納し、前記ミラーメモリには、受け取った前記データを格納するページをシフトさせて格納するシフトミラー部とを備える。
　また、上記課題を解決するため、本発明に係る半導体記憶装置は、プライマリメモリと、前記プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、前記プライマリメモリおよび前記ミラーメモリからデータを読み出すエラー低減部であって、前記プライマリメモリからデータを読み出して第１のデータとし、前記ミラーメモリから、前記第１のデータに対応するデータを読み出して第２のデータとし、前記第１のデータと前記第２のデータとが一致する場合は、前記第１のデータを出力し、前記第１のデータと前記第２のデータとが一致しない場合は、前記第１のデータと前記第２のデータのいずれかで、支配的な方向のビットエラーが発生したものと推定して得られるデータを出力するエラー低減部とを備える。
　また、上記課題を解決するため、本発明に係る半導体記憶装置は、バッファメモリと、ホスト装置から受け取ったデータをエラー訂正符号化するエラー訂正符号化部と、ページ単位のデータが前記エラー訂正符号化部に書き込まれる度に、ビット線方向のパリティビットを算出して前記バッファメモリに格納するＲＡＩＤ部とを備える。
　また、上記課題を解決するため、本発明に係る半導体記憶装置は、受け取ったデータをエラー訂正復号するエラー訂正復号部と、前記エラー訂正復号部から、エラー訂正復号の際に取得されたエラー位置情報を受け取るエラーマスキング部であって、前記エラー位置情報を前記メモリに格納し、前記エラー訂正復号部がデータをエラー訂正復号する際に、前記メモリから以前の前記エラー位置情報を読み出して、前記エラー訂正復号部に提供するエラーマスキング部とを備える。
　また、上記課題を解決するため、本発明に係る半導体記憶装置の制御方法は、プライマリメモリと、当該プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、バッファメモリとのうちの少なくとも１つのメモリを備える半導体記憶装置の制御方法であって、前記少なくとも１つのメモリを制御して、前記少なくとも１つのメモリにデータを格納する格納ステップと、前記少なくとも１つのメモリを制御して、前記少なくとも１つのメモリからデータを読み出す読み出しステップとを含む。
　本発明によれば、信頼性が高く、かつ、１つの階層でＳＳＤを効率的に制御することができる半導体記憶装置およびその制御方法を提供することができる。
本発明の一実施形態に係る半導体記憶装置の概略構成を示す図である。 本発明の一実施形態に係る逆ミラー部の概略構成を示す図である。 ＮＡＮＤフラッシュメモリの構成の一例を示す図である。 書き込みＢＥＲの上位ページ／下位ページへの依存性を示すグラフである。 データ保持ＢＥＲのページ番号への依存性を示すグラフである。 プライマリメモリおよびミラーメモリにデータを格納する様子の一例を示す図である。 書き込みエラー主因条件におけるデータの読み出し方法の一例である。 データ保持エラー主因条件におけるデータの読み出し方法の一例である。 書き込みエラー主因条件において、逆ミラーリングを適用した場合にＢＥＲが改善する様子を示すグラフである。 データ保持エラー主因条件において、逆ミラーリングを適用した場合にＢＥＲが改善する様子を示すグラフである。 本発明の一実施形態に係るエラー低減部の概略構成を示す図である。 ＮＡＮＤフラッシュメモリの書き込みＢＥＲにおけるエラー方向の非対称性を示す図である。 本発明の一実施形態に係るエラー低減部の処理を示すフローチャートである。 本発明の一実施形態に係るエラー低減部が出力を判定する様子の例を示す図である。 逆ミラーリングおよびエラー低減を適用した場合にＢＥＲが改善する様子を示すグラフである。 書き込みＢＥＲの書き換え回数への依存性を比較したグラフである。 書き込みＢＥＲの書き換え回数への依存性を比較したグラフである。 データ保持ＢＥＲの書き換え回数への依存性を比較したグラフである。 データ保持ＢＥＲの書き換え回数への依存性を比較したグラフである。 本発明の他の実施形態に係る半導体記憶装置の概略構成を示す図である。 図１６のシフトミラー部の概略構成を示す図である。 シフトミラーリングによりプライマリメモリおよびミラーメモリにデータを格納する様子の一例を示す図である。 シフトミラーリングによりプライマリメモリおよびミラーメモリにデータを格納する処理の一例を示す図である。 書き込みＢＥＲのワーストのシフト数への依存性を示す図である。 データ保持ＢＥＲのワーストのシフト数への依存性を示す図である。 シフトミラーリングを適用した場合に書き込みＢＥＲが改善する様子を示すグラフである。 シフトミラーリングを適用した場合にデータ保持ＢＥＲが改善する様子を示すグラフである。 本発明の一実施形態に係るページＲＡＩＤ部がビット線方向にパリティビットを生成する様子を示す図である。 ユーザメモリに対して必要なバッファ比のバッファメモリの許容書き換え回数への依存性を示す図である。 エラー訂正後のＢＥＲのエラー訂正前のＢＥＲへの依存性を比較したグラフである。 ＮＡＮＤフラッシュメモリにおけるデータ保持エラーの発生の様子の一例を示す図である。 本発明の一実施形態に係る制御装置の書き込みシーケンスのフローチャートである。 本発明の一実施形態に係る制御装置のエラーマスキングシーケンスのフローチャートである。 本発明の一実施形態に係るエラーマスキング部がエラー位置情報を圧縮する様子の一例を示す図である。 ＢＥＲのデータ保持時間への依存性を比較したグラフである。 データ保持ＢＥＲのデータ保持時間への依存性を示すグラフである。 書き込みＢＥＲの書き換え回数への依存性を示すグラフである。 本発明による効果をまとめた表である。 従来のストレージシステムの構成の一例である。
　以下、本発明に係る実施形態について、図面を参照して説明する。
［全体構成］
　図１は、本発明の一実施形態に係る半導体記憶装置の概略構成を示す図である。図１に示すように、半導体記憶装置は、ホスト装置１、制御装置２、プライマリメモリ３、ミラーメモリ４およびバッファメモリ５を備える。
　なお、図１においては、プライマリメモリ３、ミラーメモリ４およびバッファメモリ５について簡略化し、それぞれ１つずつ示したが、これは簡略化した図であり、プライマリメモリ３、ミラーメモリ４およびバッファメモリ５は、それぞれ複数個であってよい。
　図１に示すように、本発明の一実施形態に係る半導体記憶装置においては、プライマリメモリ３、ミラーメモリ４およびバッファメモリ５は階層構造を持たない。そのため、制御装置２は、同一の機能を重複させることなく、プライマリメモリ３、ミラーメモリ４およびバッファメモリ５を一括して制御することができる。
　データ書き込み時においては、制御装置２は、ホスト装置１から受け取ったデータに対してエラー訂正符号化などの処理を行い、プライマリメモリ３に格納する。また、制御装置２は、データを冗長に格納するため、プライマリメモリ３に格納するデータに対応するデータをミラーメモリ４に格納する。制御装置２が行うエラー訂正符号化以外の処理については後述する。
　データ読み出し時においては、制御装置２は、プライマリメモリ３およびミラーメモリ４からデータを読み出す。制御装置２は、受け取ったデータに対して、エラー訂正復号などの処理を行い、ホスト装置１にエラー訂正復号などの処理をしたデータを提供する。制御装置２が行うエラー訂正復号以外の処理については後述する。
　プライマリメモリ３およびミラーメモリ４は、不揮発性のメモリであり、例えばＮＡＮＤフラッシュメモリである。信頼性を高めるため、プライマリメモリ３とミラーメモリ４の両方に対応するデータが格納される。
　バッファメモリ５は、一時的にデータを格納する際に用いられるメモリである。バッファメモリ５は、制御装置２によってデータの書き込み／読み出しが頻繁に行われる。したがって、バッファメモリ５には、書き込み／読み出し時間が短く、書き換え可能回数が多いという特性を有する抵抗変化型メモリ（ＲｅＲＡＭ：Resistance Random Access Memory）などを用いることが好ましい。しかしながら、ＲｅＲＡＭであることは必須ではなく、バッファメモリ５としては、ＮＡＮＤフラッシュメモリ、ＤＲＡＭ（Dynamic Random Access Memory）、磁気抵抗メモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）、相変化メモリ（ＰＣＲＡＭ：Phase Change Random Access Memory）、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）など、様々なメモリを用いることができる。
　また、この実施形態では、バッファメモリ５として、プライマリメモリ３およびミラーメモリ４とは別のメモリを用いているが、プライマリメモリ３、および／または、ミラーメモリ４内の一部の領域をバッファメモリとして使用することも可能である。
　制御装置２は、エラー訂正符号化部１０、ページＲＡＩＤ部２０、逆ミラー部３０、エラー低減部４０、エラー訂正復号部５０およびエラーマスキング部６０を備える。
　データ書き込み時においては、エラー訂正符号化部１０は、ホスト装置１から受け取ったデータをエラー訂正符号化する。続いて、ページＲＡＩＤ部２０は、排他的論理和（ＸＯＲ）の演算によってパリティビットを生成する。逆ミラー部３０は、データを逆ミラーリングして、元のデータと逆ミラーリングしたデータとを、それぞれ、プライマリメモリ３とミラーメモリ４とに格納する。「逆ミラーリング」の技術的意味については後述する。なお、ページＲＡＩＤ部２０が、排他的論理和の演算によってパリティビットを生成するのは一例であり、その他の演算方法によってパリティビットを生成してもよい。
　データ読み出し時においては、エラー低減部４０は、プライマリメモリ３およびミラーメモリ４からデータを読み出す。続いて、エラー訂正復号部５０は、エラー訂正復号を実行する。また、エラー訂正復号部５０は、エラー訂正復号時に取得したエラー位置情報をエラーマスキング部６０に提供する。また、エラー訂正復号部５０は、エラーマスキング部６０から、以前の読み出し時におけるエラー位置情報を受け取り、エラー位置におけるデータを訂正する。
　制御装置２内の各ブロックの機能の詳細について、以下に詳述する。
［逆ミラーリング］
　図２は、本発明の一実施形態に係る逆ミラー部３０の概略構成を示す図である。図２に示すように、逆ミラー部３０は、入力部３１、プライマリ出力部３２、変換部３３およびミラー出力部３４を備える。
　入力部３１は、データを受け取ると、プライマリ出力部３２およびバッファメモリ５にデータを提供する。プライマリ出力部３２は、受け取ったデータをそのままプライマリメモリ３に格納する。
　変換部３３は、バッファメモリ５からデータの順番を逆にして読み出してミラー出力部３４へデータを提供する。ミラー出力部３４は、逆の順番となったデータをミラーメモリ４へ格納する。なお、変換部３３が、バッファメモリ５を介して入力部３１からデータを受け取るものとして説明したが、バッファメモリ５は必須ではなく、変換部３３は、入力部３１から直接データを受け取りデータの順番を逆にしてもよい。
　以下、変換部３３がデータの順番を逆にすることにより、プライマリメモリ３とミラーメモリ４に格納されるデータの順番が逆になることの技術的意味を説明する。
　図３は、１メモリセルあたり２ビットのＭＬＣ（Multiple Level Cell）のＮＡＮＤフラッシュメモリの構成の一例を示す図である。図３に示すように、１メモリセルあたり２ビットのＭＬＣのＮＡＮＤフラッシュメモリは、各メモリセルが下位ページと上位ページを有し２ビット分のデータを格納する。図３に示す例では、ビット線方向に１２８個のメモリセルがあるため、その２倍の２５６個のページがあり、２５６ビットのデータを格納する。以下、特に断らない限り、プライマリメモリ３およびミラーメモリ４は、１メモリセルあたり２ビットのＭＬＣのＮＡＮＤフラッシュメモリであり、０から２５５までのページ番号を有するものとして説明する。
　図４は、ページ番号を横軸、データを所定の回数だけ書き換えた後に書き込んだデータのＢＥＲ（Bit Error Rate）（以下、「書き込みＢＥＲ」と称する）を縦軸としたグラフである。図４は、書き換え回数が１０ｋ回（１０ラ１０３回）の場合のＢＥＲの測定結果である。
　図４に示すように、ＮＡＮＤフラッシュメモリにおいては、上位ページに書き込まれたデータの書き込みＢＥＲの方が下位ページに書き込まれたデータの書き込みＢＥＲよりも小さい。したがって、全てのデータが上位ページから読み出せることが好ましい。
　図５は、ページ番号を横軸、データを所定の回数だけ書き換えた後に高温で所定の時間を経過した時点のＢＥＲ（以下、「データ保持ＢＥＲ」と称する）を縦軸としたグラフである。図５は、１０ｋ回書き換えた後に８５℃で１０時間経過した時点のＢＥＲの測定結果である。
　図５に示すように、ＮＡＮＤフラッシュメモリにおいては、ページ番号が大きくなるにつれてデータ保持ＢＥＲが劣化する傾向がある。したがって、全てのデータがページ番号の小さい側のページから読み出せることが好ましい。
　図６に、プライマリメモリ３とはデータの順番を逆にして、データをミラーメモリ４に格納する様子を示す。図６に示すように、データ０からデータ２５５は、ミラーメモリ４においては、データ２５５からデータ０の順でページ０からページ２５５に格納される。これにより、プライマリメモリ３では下位ページに記載されていたデータをミラーメモリ４では上位ページに格納することができる。例えば、データ０は、プライマリメモリ３では下位ページ（ページ０）に格納されるが、ミラーメモリ４では上位ページ（ページ２５５）に格納される。
　また、プライマリメモリ３ではページ番号の大きいページに記載されていたデータをミラーメモリ４ではページ番号の小さいページに格納することができる。例えば、データ２５５は、プライマリメモリ３ではページ２５５に格納されるが、ミラーメモリ４ではページ０に格納される。
　図７Ａに、書き込みエラーが主因となる条件（以下、「書き込みエラー主因条件」と称する）において、ワーストＢＥＲを改善させる読み出し方法の例を示す。ここで、ワーストＢＥＲとは、全てのページ番号の中で最も大きいＢＥＲのことである。図７Ａに示すように、奇数番号のデータ（データ１、データ３・・・）はプライマリメモリ３から読み出し、偶数番号のデータ（データ０、データ２・・・）はミラーメモリ４から読み出すことにより、全てのデータを上位ページから読み出すことができワーストＢＥＲが改善する。
　図７Ｂに、データ保持エラーが主因となる条件（以下、「データ保持エラー主因条件」と称する）において、ワーストＢＥＲを改善させる読み出し方法の例を示す。図７Ｂに示すように、データ０から１２７はプライマリメモリ３から読み出し、データ１２８から２５５はミラーメモリ４から読み出すことにより、全てのデータをページ番号の小さい側のページから読み出すことができワーストＢＥＲが改善する。
　図８Ａに、書き込みエラー主因条件において、書き込みＢＥＲを、従来の場合と、逆ミラーリングを適用した場合とで比較したグラフを示す。黒四角が従来の測定結果を示し、白四角が逆ミラーリングを適用した測定結果を示す。図８Ａに示すように、逆ミラーリングを適用することにより、ワーストＢＥＲが６９％改善した。
　図８Ｂに、データ保持エラー主因条件において、データ保持ＢＥＲを、従来の場合と、逆ミラーリングを適用した場合とで比較したグラフを示す。黒四角が従来の測定結果を示し、白四角が逆ミラーリングを適用した測定結果を示す。図８Ｂに示すように、逆ミラーリングを適用することにより、ワーストＢＥＲが４１％改善した。
　このように逆ミラーリングを適用し、全てのデータを上位ページから読み出す、または、ページ番号の小さい側から読み出すことによって、ワーストＢＥＲを改善させることができる。どちらの読み出し方を選択するかは、書き込みエラーまたはデータ保持エラーのいずれを改善させるかに応じて決定することができる。
　なお、上記で説明した、ミラーメモリ４にデータの順番を逆にして格納する方法は、あくまで例示であって、これに限るものではない。最適なデータの格納方法は、プライマリメモリ３およびミラーメモリ４の特性によって変わり得る。逆ミラー部３０は、プライマリメモリ３およびミラーメモリ４の特性に応じて、最適な順番になるようにデータの順番を変更し、ミラーメモリ４にデータを格納する。
　また、上記で説明した、上位ページのみからデータを読み出す方法、および、ページ番号の小さい側のみからデータを読み出す方法は、あくまで例示であって、これに限るものではない。最適なデータの読み出し方法は、プライマリメモリ３およびミラーメモリ４の特性によって変わり得る。例えば、プライマリメモリ３およびミラーメモリ４が、ページ番号が大きい方でＢＥＲが小さいという特性を有する場合は、ページ番号の大きい側からデータを読み出すことが好ましい場合もあり得る。
　また、本実施形態では、変換部３３は、後述するエラー低減部４０と協働して、ワーストＢＥＲを低減する場合は、データの順番を逆にするだけでなく、さらにビットを反転させてデータをミラーメモリ４に格納する。ここで、ビットを反転とは、”０”のデータを”１”とし、”１”のデータを”０”とすることを意味する。変換部３３がビットを反転させることの技術的意味については、エラー低減部４０の説明において詳述する。
［エラー低減］
　図９は、本発明の一実施形態に係るエラー低減部４０の概略構成を示す図である。図９に示すように、エラー低減部４０は、プライマリ入力部４１、ミラー入力部４２、ビット再反転部４３および判定部４４を備える。
　プライマリ入力部４１は、プライマリメモリ３からデータを読み出して判定部４４にデータを提供する。
　ミラー入力部４２は、ミラーメモリ４からデータを読み出してビット再反転部４３にデータを提供する。
　ビット再反転部４３は、ミラー入力部４２から受け取ったデータのビットを反転させ、反転させたデータを判定部４４に提供する。ここで、ビット再反転部４３がビットを反転させるのは、逆ミラー部３０が、ビットを反転させてミラーメモリ４に格納したデータを、再反転させて元のデータに戻すためである。エラー低減部４０が逆ミラー部３０と協働してＢＥＲを低減する際に、逆ミラー部３０がビットを反転してミラーメモリ４に格納し、エラー低減部４０がミラーメモリ４から読み出したデータのビットを再反転して元に戻すことの技術的意味については後述する。
　判定部４４は、プライマリ入力部４１およびビット再反転部４３から受け取ったデータを比較して正しいと推定されるデータを判定し、推定したデータを出力する。判定部４４が、どのようにして正しいと推定されるデータを判定するかについては、図１１のフローチャートの説明において詳述する。
　以下、逆ミラー部３０によるビット反転、および、エラー低減部４０によるビット再反転の技術的意味を説明する。
　図１０は、ＮＡＮＤフラッシュメモリの書き込みＢＥＲにおけるエラー方向の非対称性を示す図である。図１０に示すように、下位ページでは、”１”が”０”となるエラー方向が支配的であり、上位ページでは、”０”が”１”となるエラー方向が支配的である。
　逆ミラー部３０は、プライマリメモリ３とミラーメモリ４とで上位ページと下位ページがペアになるようにデータを格納する。したがって、プライマリメモリ３で下位ページ（上位ページ）に格納されているデータは、ミラーメモリ４では上位ページ（下位ページ）に格納されている。
　そうすると、逆ミラー部３０がビット反転せずにミラーメモリ４にデータを格納した場合、例えば、プライマリメモリ３で下位ページに格納されたデータと、ミラーメモリ４で上位ページに格納されたデータとでは、支配的なエラー方向が反対となる。この場合、プライマリメモリ３とミラーメモリ４から読み出したデータが一致しない場合に、正しいデータが”０”と”１”のどちらであるかが推定できない。
　そこで、逆ミラー部３０がミラーメモリ４に格納するデータをビット反転させることにより、プライマリメモリ３とミラーメモリ４とで支配的なエラー方向が一致する。これにより、プライマリメモリ３とミラーメモリ４から読み出したデータが一致しない場合に、プライマリメモリ３とミラーメモリ４のいずれかで、支配的な方向のエラーが発生したと推定することにより、正しいデータが”０”と”１”のどちらであるかを推定できるようになる。
　この場合、逆ミラー部３０がビットを反転させてミラーメモリ４にデータを格納するため、エラー低減部４０はビットを再反転させてデータを元に戻す。
　上記のように、ＮＡＮＤフラッシュメモリの書き込みＢＥＲにおけるエラー方向に強い非対称性があることから、エラー低減部４０は、プライマリメモリ３とミラーメモリ４から読み出したデータが一致しない場合に、正しいデータを推定することができる。図１１のフローチャートに従って、エラー低減部４０が正しいデータを推定する手順を示す。
　プライマリ入力部４１は、プライマリメモリ３からデータを読み出す（ステップＳ１０１）。ミラー入力部４２は、対応するデータをミラーメモリ４から読み出す（ステップＳ１０２）。なお、ステップＳ１０１とＳ１０２とは、逆の順番であっても構わないし、同時であっても構わない。
　ビット再反転部４３は、ミラー入力部４２から受け取ったデータのビットを再反転させて判定部４４に提供する（ステップＳ１０３）。
　判定部４４は、プライマリ入力部４１から受け取ったデータとビット再反転部４３から受け取ったデータが一致しているか否かを判定する（ステップＳ１０４）。
　ステップＳ１０４にて、データが一致していると判定した場合は、判定部４４は、プライマリメモリ３とミラーメモリ４のいずれにおいてもエラーが発生しなかったものと推定し、プライマリメモリ３に格納されていたデータを出力する（ステップＳ１０５）。
　ステップＳ１０４にて、データが一致していないと判定した場合は、判定部４４は、さらに、プライマリメモリ３から読み出したデータが、下位ページと上位ページのいずれから読み出したデータであるかを判定する（ステップＳ１０６）。
　ステップＳ１０６にて、プライマリメモリ３の下位ページから読み出したデータであると判定した場合は、判定部４４は、”１”が正しいデータであると推定して、データ”１”を出力する（ステップＳ１０７）。
　ステップＳ１０６にて、プライマリメモリ３の上位ページから読み出したデータであると判定した場合は、判定部４４は、”０”が正しいデータであると推定して、データ”０”を出力する（ステップＳ１０８）。
　図１２は、エラー低減部４０の処理のいくつかの具体例を示す表である。図１２は、プライマリメモリ３の下位ページ、および、ミラーメモリ４の上位ページからデータを読み出した場合の例である。
　ケース１は、プライマリメモリ３の下位ページデータが”１”で、ミラーメモリ４の上位ページデータ（ビット再反転後のデータ、以下同様）が”１”である場合である。この場合、データが一致しているので、エラー低減部４０は、”１”が正しいデータであると推定し”１”を出力する。
　ケース２は、プライマリメモリ３の下位ページデータが”１”で、ミラーメモリ４の上位ページデータが”１”から”０”へのエラー（ビット再反転前は、”０”から”１”へのエラー）を起こした場合を示す。この場合、データが一致しておらず、プライマリメモリ３のデータは下位ページから読み出したデータであるので、エラー低減部４０は、”１”が正しいデータであると推定し”１”を出力する。この推定は正しい。
　ケース３は、プライマリメモリ３の下位ページデータが”１”から”０”へのエラーを起こし、ミラーメモリ４の上位ページデータが”１”である場合を示す。この場合、データが一致しておらず、プライマリメモリ３のデータは下位ページから読み出したデータであるので、エラー低減部４０は、”１”が正しいデータであると推定し”１”を出力する。この推定は正しい。
　ケース４は、プライマリメモリ３の下位ページデータが”１”から”０”へのエラーを起こし、ミラーメモリ４の上位ページデータも”１”から”０”へのエラー（ビット再反転前は、”０”から”１”へのエラー）を起こした場合を示す。この場合、データが一致しているので、エラー低減部４０は、”０”が正しいデータであると推定し”０”を出力する。この推定は正しくない。このように、プライマリメモリ３とミラーメモリ４の両方でエラーが発生した場合は、エラー低減部４０は正しい値を推定することができない。しかしながら、プライマリメモリ３とミラーメモリ４の両方で同時にエラーが発生する確率は非常に小さいため、この場合に正しく推定できないことの影響は小さい。
　ケース５は、プライマリメモリ３の下位ページデータが”０”で、ミラーメモリ４の上位ページデータが”０”である場合を示す。この場合、データが一致しているので、エラー低減部４０は、”０”が正しいデータであると推定し”０”を出力する。
　なお、上記説明においては、逆ミラー部３０とエラー低減部４０とで協働してＢＥＲを低減する場合を例に挙げて説明したが、エラー低減部４０のみを独立して採用してもよい。逆ミラーリングを採用しない場合は、エラー低減部４０におけるビット再反転は実行しない。また、逆ミラーリングを採用しない場合は、逆ミラー部３０は、バッファメモリ５を必要としない。
　また、上記説明においては、支配的なエラー方向が図１０に示す方向である場合を例に挙げて説明したが、これはあくまで一例である。例えば、支配的なエラー方向が図１０に示す方向と逆の場合であっても、同様の考え方で正しいデータを推定することにより、本願発明は適用可能である。
 [逆ミラーリングおよびエラー低減の効果]
　図１３に、書き込みエラー主因条件において、書き込みＢＥＲを、通常のミラーリングを採用する従来技術の場合と、上記の逆ミラーリングおよびエラー低減を適用した場合とで比較したグラフを示す。黒四角が従来の測定結果を示し、白四角が逆ミラーリングおよびエラー低減を適用した測定結果を示す。図１３に示すように、逆ミラーリングおよびエラー低減を適用することにより、ワーストＢＥＲが９１％改善した。
　図１４Ａ、１４Ｂ、１５Ａおよび１５Ｂに、通常のミラーリングを採用する従来技術の場合と、上記の逆ミラーリングを適用した場合と、上記の逆ミラーリングおよびエラー低減を適用した場合とを比較する測定結果を示す。黒四角が従来の測定結果、白三角が逆ミラーリングを適用した場合の測定結果、白四角が逆ミラーリングおよびエラー低減を適用した場合の測定結果を示す。
　図１４Ａおよび１４Ｂは、横軸が書き換え回数、縦軸がブロック内のワースト書き込みＢＥＲである。図１４Ａは、サイズが２Ｘｎｍのメモリセルに対する測定結果である。図１４Ｂは、サイズが１Ｘｎｍのメモリセルに対する測定結果である。ここで、サイズが２Ｘｎｍとはサイズが２０～３０ｎｍ程度であることを意味する。また、サイズが１Ｘｎｍとはサイズが１０～２０ｎｍ程度であることを意味する。以下の説明においても同様である。
　図１４Ａに示されるように、書き換え回数が１０ｋ回の場合、従来技術に対して逆ミラーリングを適用することでＢＥＲが６９％改善し、逆ミラーリングにさらにエラー低減を適用することで、従来技術に対してＢＥＲが９１％改善した。
　また、図１４Ｂに示されるように、書き換え回数が６ｋ回の場合、従来技術に対して逆ミラーリングを適用することでＢＥＲが４５％改善し、逆ミラーリングにさらにエラー低減を適用することで、従来技術に対してＢＥＲが８５％改善した。
　図１５Ａおよび１５Ｂは、横軸が書き換え回数、縦軸がブロック内のワーストデータ保持ＢＥＲである。図１５Ａは、サイズが２Ｘｎｍのメモリセルに対して、横軸で指定する書き換え回数だけ書き換えた後に、８５℃で５０６時間経過させた後の測定結果である。図１５Ｂは、サイズが１Ｘｎｍのメモリセルに対して、横軸で指定する書き換え回数だけ書き換えた後に、８５℃で１９４時間経過させた後の測定結果である。
　図１５Ａに示されるように、書き換え回数が１０ｋ回の場合、従来技術に対して逆ミラーリングを適用することでＢＥＲが４１％改善し、逆ミラーリングにさらにエラー低減を適用することで、従来技術に対してＢＥＲが５６％改善した。
　また、図１５Ｂに示されるように、書き換え回数が６ｋ回の場合、従来技術に対して逆ミラーリングを適用することでＢＥＲが１４％改善し、逆ミラーリングにさらにエラー低減を適用することで、従来技術に対してＢＥＲが３０％改善した。
［シフトミラーリング］
　上述した「逆ミラーリング」の代わりに、「シフトミラーリング」を採用する実施形態を以下に説明する。図１６は、シフトミラーリングを採用した実施形態に係る半導体記憶装置の概略構成を示す図である。図１に示した「逆ミラーリング」を採用する半導体記憶装置とは、制御装置２が逆ミラー部３０の代わりにシフトミラー部７０を備える点、および、シフトミラー部７０がバッファメモリ５に接続されていない点で異なる。
　図１７は、本発明の一実施形態に係るシフトミラー部７０の概略構成を示す図である。図１７に示すように、シフトミラー部７０は、入力部７１、プライマリ出力部７２およびシフト出力部７３を備える。
　入力部７１は、データを受け取ると、プライマリ出力部７２およびシフト出力部７３にデータを提供する。プライマリ出力部７２は、受け取ったデータをそのままプライマリメモリ３に格納する。
　シフト出力部７３は、データを格納するページを、プライマリ出力部７２がプライマリメモリ３に格納するページから、シフト数ｉ（ｉは整数）だけシフトさせて、受け取ったデータをミラーメモリ４に格納する。
　以下、シフト出力部７３が、データを格納するページを、シフト数ｉだけシフトさせることについて詳細に説明する。
　図１８に、ミラーメモリ４にデータを格納するページを、プライマリメモリ３にデータを格納するページから、所定のシフト数だけシフトさせる様子の一例を示す。以下、図１８に示すようなビット線方向の１２８個のメモリセルからなる単位を「ブロック」と称することとする。図１８に示すように、プライマリメモリ３のブロックｎ（ｎ番目のブロック）においては、ページ０からページ２５５に、データｎ＿０からデータｎ＿２５５が格納されている。一方、ミラーメモリ４のブロックｎにおいては、対応するデータが、所定のシフト数だけシフトさせたページに格納されている。例えば、データｎ＿０からデータｎ＿１２８が、ページ１２７からページ２５５に格納されている。また、データｎ＿１２９からデータｎ＿２５５は、図示していないミラーメモリ４のブロックｎ＋１に格納されている。また、ミラーメモリ４のブロックｎにおける、ページ０からページ１２６には、プライマリメモリ３のブロックｎ－１において、ページ１２９からページ２５５に格納されているデータｎ－１＿１２９からデータｎ－１＿２５５が格納されている。
　図１９に、ミラーメモリ４にデータを格納するページを、プライマリメモリ３にデータを格納するページからシフトさせて格納する処理の一例を示す。プライマリメモリ３のブロック０において、データ０＿０をページ０に格納する際、ミラーメモリ４においては、ブロック０のページ２５５－ｉにデータ０＿０を格納する。また、プライマリメモリ３のブロック０において、データ０＿ｉをページｉに格納する際、ミラーメモリ４においては、ブロック０のページ２５５にデータ０＿ｉを格納する。また、プライマリメモリ３のブロック０において、データ０＿ｉ＋１をページｉ＋１に格納する際、ミラーメモリ４においては、ブロック１のページ０にデータ０＿ｉ＋１を格納する。また、プライマリメモリ３のブロック０において、データ０＿２５５をページ２５５に格納する際、ミラーメモリ４においては、ブロック１のページ２５４－ｉにデータ０＿２５５を格納する。
　図１９に示すように、シフトミラー部７０は、同一のデータをプライマリメモリ３とミラーメモリ４に同時に書き込むことが可能であるため、バッファメモリ５が不要である。
　シフト数ｉは任意の値に設定可能であり、プライマリメモリ３およびミラーメモリ４の特性に応じて適切な値を設定することができる。
　図２０Ａに、書き込みＢＥＲのワーストを、従来の場合と、逆ミラーリングを適用した場合と、シフトミラーリングを適用した場合とで比較したグラフを示す。横軸はシフト数であり、シフトミラーリングを適用した場合の書き込みＢＥＲのワーストは、シフト数に依存して周期的に変化している。シフトミラーリングを適用した場合、シフト数として、書き込みＢＥＲのワーストが低くなる値を選択することにより、書き込みＢＥＲのワーストが逆ミラーリングを適用した場合と同等の程度まで改善させることができる。
　図２０Ｂに、データ保持ＢＥＲのワーストを、従来の場合と、逆ミラーリングを適用した場合と、シフトミラーリングを適用した場合とで比較したグラフを示す。横軸はシフト数であり、シフトミラーリングを適用した場合のデータ保持ＢＥＲのワーストは、シフト数に依存して変化している。図２０Ｂに示すように、シフトミラーリングを適用した場合、シフト数が１１０～１４４程度の範囲において、データ保持ＢＥＲのワーストが逆ミラーリングを適用した場合と同等の程度まで改善した。
　図２１Ａに、書き込みＢＥＲを、従来の場合と、シフトミラーリングを適用した場合とで比較したグラフを示す。黒四角が従来の測定結果を示し、白四角がシフトミラーリングを適用した測定結果を示す。図２１Ａに示すように、シフトミラーリングを適用することにより、ワーストＢＥＲが５７％改善した。
　図２１Ｂに、データ保持ＢＥＲを、従来の場合と、シフトミラーリングを適用した場合とで比較したグラフを示す。黒四角が従来の測定結果を示し、白四角がシフトミラーリングを適用した測定結果を示す。図２１Ｂに示すように、シフトミラーリングを適用することにより、ワーストＢＥＲが４１％改善した。
　このようにシフトミラーリングを適用し、ミラーメモリ４にデータを格納するページを、プライマリメモリ３にデータを格納するページから、適切なシフト数ｉだけシフトさせることによって、バッファメモリ５を用いることなくワーストＢＥＲを改善させることができる。
　なお、ミラーメモリ４にデータを格納するページを、プライマリメモリ３にデータを格納するページからシフトする際は、必ずしも一律にページをシフトさせなくてもよい。最適なデータの格納方法は、プライマリメモリ３およびミラーメモリ４の特性によって変わり得るからである。例えば、最適にデータを格納するため、ミラーメモリ４にデータを格納するページを、一律にシフトさせたものから一部順番を変更させてもよい。
［ページＲＡＩＤ］
　図２２に、ページＲＡＩＤ部２０により、ビット線（ＢＬ：Bit Line）方向にパリティビットを付加する様子を示す。
　図２２に示すように、ページＲＡＩＤ部２０は、従来のワード線（ＷＬ：Word Line）方向のエラー訂正符号に加えて、ビット線方向についても、各メモリセルのデータについて排他的論理和を演算することにより、パリティビットを算出する。ページＲＡＩＤ部２０は、算出したパリティビットをバッファメモリ５に格納する。
　ページＲＡＩＤ部２０は、ユーザデータがページ単位でエラー訂正符号化部１０に書き込まれる度に、ビット線方向のパリティビットを算出し、算出したパリティビットをバッファメモリ５に格納する。バッファメモリ５は、少なくとも１ページ分の容量を有し、１ページ分のパリティビットを更新して格納する。バッファメモリ５には、書き換え可能回数が多いＲｅＲＡＭを用いることが好ましい。
　ページＲＡＩＤ部２０は、ユーザデータの書き込みが完了すると、バッファメモリ５に格納しているパリティビットを書き込みが完了したユーザデータの後のページに書き込む。パリティビットは、最後のページ（一番ページ番号の大きいページ）に書き込まれる場合もあるが、最後のページに限るものではなく、最後から２番目のページやその他のページに書き込まれる場合もある。また、パリティビットの書き込みは１ページに限るものではなく、複数のページにパリティビットを書き込んでもよい。
　ページＲＡＩＤ部２０は、ユーザデータの書き込みを完了するまでに、バッファメモリ５を、最大で（ページ数－１）回更新する。ここで、ページ数とは、ブロック内におけるページの数である。図２２に示す例においては、１つのビット線にメモリセルが１２８個あり、それぞれのメモリセルが２ページずつのページを有するため、ページ数は２５６である。
　ＮＡＮＤブロックが４ｋ回書き換え可能である場合、バッファメモリ５は、４ｋラ２５５≒１０６回程度の書き換えが可能であることを要求されるが、バッファメモリ５にＲｅＲＡＭを採用すれば、ＲｅＲＡＭは書き換え可能回数が多いため対応可能である。
　また、ページＲＡＩＤ部２０は、頻繁にバッファメモリ５への書き込みをするため、書き込みアクセス時間の観点から、書き込み速度が速いことが好ましい。この点からも、バッファメモリ５にＲｅＲＡＭを採用することが好ましい。
　図２３Ａは、横軸をバッファメモリ５の許容書き換え回数、縦軸をユーザメモリに対して必要とされるバッファメモリ５の比としたグラフである。図２３Ａに示すように、ＲｅＲＡＭは、ＳＬＣ　ＮＡＮＤに比べて、書き換え可能回数が約１００倍であるので、必要とされるバッファ比が約１００分の１である。また、バッファメモリ５にＲｅＲＡＭを採用した場合、ユーザメモリに対して必要とされる容量は０．１％以下である。
　図２３Ｂは、横軸をエラー訂正前のＢＥＲ、縦軸をエラー訂正後のＢＥＲとしたグラフである。図２３Ｂに示すように、エラー訂正後のＢＥＲとして市場で要求されるレベルは、１０－１５である。１ｋバイトあたり４０ビットを訂正するという前提で検討すると、ページＲＡＩＤを適用することにより、許容できるＢＥＲが４５％増大する。ここで、許容できるＢＥＲとは、エラー訂正後に１０－１５のＢＥＲを達成可能なエラー訂正前のＢＥＲである。
［エラーマスキング］
　図２４に、ＮＡＮＤフラッシュメモリにおいてデータ保持エラーが発生する様子を示す。データ保持エラーは、フローティングゲートから電子が漏れ出すことなどにより発生する。図２４に示す例においては、データの書き込みから１００日経過すると、左から３番目および右から３番目のメモリセルにおいて、もともと”０”であったデータが”１”になるというエラーが発生している。一旦エラーが発生した位置においては、エラーが回復することはないため、２００日経過後においても左から３番目のメモリセルと右から３番目のメモリセルは、エラーが発生した状態のままである。図２４に示す例においては、２００日経過後に、さらに、右から２番目のデータも”０”であったデータが”１”になるというエラーが発生している。
　制御装置２は、ＮＡＮＤフラッシュメモリの上記のようなデータ保持エラーの特性を鑑みて、エラー訂正復号を効率的に実行する。エラーマスキングにおいては、制御装置２は、エラー書き込みシーケンスとエラーマスキングシーケンスの２つのシーケンスを実行する。それぞれのシーケンスについて、以下に説明する。
　図２５は、エラー書き込みシーケンスのフローチャートである。
　エラー訂正復号部５０は、エラー訂正符号化されたデータを読み出す（ステップＳ２０１）。エラー訂正復号部５０は、読み出したデータに対しエラー訂正復号を実行し、エラー訂正復号後のデータを出力する。この際、エラー訂正復号部５０は、どの位置のメモリセルでエラーが起こったかの情報（以下、「エラー位置情報」と称する）を取得する（ステップＳ２０２）。
　エラーマスキング部６０は、エラー訂正復号部５０からエラー位置情報を取得し、取得したエラー位置情報を圧縮する（ステップＳ２０３）。エラーマスキング部６０が実行する圧縮方法の一例については後述する。なお、エラーマスキング部６０は、他の方法でエラー位置情報を取得することもできる。例えば、エラーマスキング部６０は、信頼性の高いメモリ（例えば、バッファメモリ５）に、別途、書き込んだデータと、プライマリメモリ３またはミラーメモリ４などから読み出したデータとを比較することによりエラー位置情報を取得することもできる。
　エラーマスキング部６０は、圧縮したエラー位置情報をバッファメモリ５に格納する（ステップＳ２０４）。
　図２６は、エラーマスキングシーケンスのフローチャートである。
　エラーマスキング部６０は、バッファメモリ５から圧縮された以前のエラー位置情報を読み出す（ステップＳ３０１）。エラーマスキング部６０は、圧縮されているエラー位置情報を解凍する（ステップＳ３０２）。
　エラー訂正復号部５０は、エラー位置情報をエラーマスキング部６０から取得し、データ内のエラーを削除する（ステップＳ３０３）。エラー訂正復号部５０は、エラー訂正復号を実行する（ステップＳ３０４）。エラー訂正復号部５０は、エラー訂正復号したデータを出力する（ステップＳ３０５）。
　制御装置２は、エラー書き込みシーケンスとエラーマスキングシーケンスとを適切なタイミングで実行することにより、エラーマスキングを効果的に実行することができる。例えば、データ書き込み後、所定の時間までのデータ読み出し時においては、エラー書き込みシーケンスを実行し、所定の時間後のデータ読み出し時においては、エラーマスキングシーケンスを実行することとしてもよい。また、制御装置２は、所定の時間後のデータ読み出し時においては、エラー書き込みシーケンスとエラーマスキングシーケンスを両方実行することとしてもよい。
　図２７に、エラーマスキング部６０がエラー位置情報を圧縮する一例を示す。通常、メモリセルにおいてエラーが発生する確率は小さいため、エラーマスキング部６０は、これを利用して効率的にエラー位置情報を圧縮することができる。エラー位置情報は、例えば、エラーのない位置を”０”、エラーの発生している位置を”１”とするテーブルであるが、通常、エラーの発生率は低いため、エラー位置情報は、ほとんどの位置で”０”となり、稀に、”１”となる。
　エラーマスキング部６０は、このように特定の情報が連続して続くようなエラー位置情報を、例えばランレングス圧縮（Run Length Encoding）により圧縮することで効率的に圧縮することができる。例えば、ＢＥＲが１％の場合、ランレングス圧縮によりデータ量を１６％に低減することができる。なお、ランレングス圧縮は一例であり、他の圧縮方法を用いてもよい。
　図２８に、ＢＥＲについて、エラーマスキングを適用した場合と、エラーマスキングを適用しない場合とを比較したグラフを示す。図２８に示すように、エラーマスキングシーケンスにおいて、エラーマスキングを適用することにより、８５℃にしてから２００時間経過後の比較でＢＥＲが６７％改善し、８５℃にしてから３５０時間経過後の比較でＢＥＲが５５％改善した。
　なお、エラーマスキング部６０は、エラー位置情報を圧縮するものとして説明したが、これは必須ではない。エラーマスキング部６０は、エラー位置情報を圧縮せずにバッファメモリ５に格納してもよい。
　また、上記説明においては、エラー位置情報がバッファメモリ５に格納されるものとして説明したが、これは一例である。エラー位置情報は、プライマリメモリ３やミラーメモリ４など他のメモリに格納してもよい。
［測定結果］
　本願で説明した逆ミラーリング、エラー低減、ページＲＡＩＤおよびエラーマスキングを適用すると、データ保持ＢＥＲにおいて、許容できるＢＥＲ（ＡＢＥＲ：Acceptable BER）が６．２倍になる。図２９に示すように、これは、許容できる書き換え回数が２倍になったこと、および、許容できるデータ保持時間が３４倍になったことに相当する。
　また、本願で説明した逆ミラーリング、エラー低減、ページＲＡＩＤおよびエラーマスキングを適用すると、書き込みＢＥＲにおいて、許容できるＢＥＲが３２倍になる。図３０に示すように、これは、許容できる書き換え回数が４．２倍になったことに相当する。
　図３１に、図２９および３０で説明した数値を表にまとめて示す。
　上述したように、本発明に係る半導体記憶装置は、許容できるＢＥＲを改善することにより、信頼性を高め、かつ、１つの階層でＳＳＤを効率的に制御し信頼性を向上させることができる。
　また、本発明に係る半導体記憶装置は、逆ミラーリングを適用し、プライマリメモリ３とミラーメモリ４のうちの、ＢＥＲが小さいメモリからデータを読み出すことにより、ワーストＢＥＲを改善することができる。
　また、本発明に係る半導体記憶装置は、エラー低減を適用し、プライマリメモリ３とミラーメモリ４から読み出したデータが一致しない場合は、ＮＡＮＤフラッシュメモリにおけるエラー方向の非対称性を利用して正しいデータを推定することにより、ワーストＢＥＲを改善することができる。
　また、本発明に係る半導体記憶装置は、ページＲＡＩＤを適用し、ビット線方向にもパリティビットを付加することにより、誤り訂正能力を向上させることができる。
　また、本発明に係る半導体記憶装置は、エラーマスキングを適用し、以前にデータを読み出した際のエラー位置情報を利用することにより、ワーストＢＥＲを改善することができる。
　本発明を諸図面や実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形や修正を行うことが容易であることに注意されたい。従って、これらの変形や修正は本発明の範囲に含まれることに留意されたい。
　例えば、本発明の実施形態はＮＡＮＤフラッシュメモリを例に挙げて説明したが、本発明はこれに限るものではなく、同様の特性を示すメモリであれば他のメモリであってもよい。
　また、ＮＡＮＤフラッシュメモリとして、１メモリセルあたり２ビットのＭＬＣでページ番号が０から２５５のＮＡＮＤフラッシュメモリを例に挙げて説明したが、本発明はこれに限るものではなく、他の構成のＮＡＮＤフラッシュメモリであってもよい。
　また、逆ミラーリング、エラー低減、ページＲＡＩＤおよびエラーマスキング全てを適用可能な装置構成とし、全てを適用した場合を例として説明してきたが、本発明は、いずれか１つまたは２つ以上を適用可能な装置構成とし、いずれか１つまたは２つ以上を適用する制御としてもよい。この場合、当業者であれば技術常識にしたがって不要なブロックを省略することができる。例えば、ページＲＡＩＤのみを適用する場合は、ミラーリングは必須ではないため、ミラーメモリ４は省略することができる。また、エラーマスキングのみを適用する場合も同様に、ミラーリングは必須ではないため、ミラーメモリ４は省略することができる。
　また、本発明は、１つの階層でＳＳＤを制御することができるが、複数の階層で構成される構成に対しても適用可能である。
　　１　ホスト装置
　　２　制御装置
　　３　プライマリメモリ
　　４　ミラーメモリ
　　５　バッファメモリ
　１０　エラー訂正符号化部
　２０　ページＲＡＩＤ部
　３０　逆ミラー部
　３１　入力部
　３２　プライマリ出力部
　３３　変換部
　３４　ミラー出力部
　４０　エラー低減部
　４１　プライマリ入力部
　４２　ミラー入力部
　４３　ビット再反転部
　４４　判定部
　５０　エラー訂正復号部
　６０　エラーマスキング部
　７０　シフトミラー部
　７１　入力部
　７２　プライマリ出力部
　７３　シフト出力部

Claims (9)

  1. 　プライマリメモリと、前記プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、バッファメモリとのうちの少なくとも１つのメモリと、
    　前記少なくとも１つのメモリを制御して、前記少なくとも１つのメモリにデータを格納し、前記少なくとも１つのメモリからデータを読み出す制御装置と
    を備える半導体記憶装置。
  2. 　請求項１に記載の半導体記憶装置において、前記制御装置は、
    　ホスト装置から受け取ったデータをエラー訂正符号化するエラー訂正符号化部と、
    　ページ単位のデータが前記エラー訂正符号化部に書き込まれる度に、ビット線方向のパリティビットを算出して前記バッファメモリに格納するページＲＡＩＤ部と、
    　前記ページＲＡＩＤ部から受け取ったデータを前記プライマリメモリおよび前記ミラーメモリに格納する逆ミラー部であって、
    　　前記プライマリメモリには受け取った前記データをそのまま格納し、
    　　前記ミラーメモリには、受け取った前記データの順番を変更して格納する逆ミラー部と、
    　前記プライマリメモリおよび前記ミラーメモリからデータを読み出すエラー低減部であって、
    　　前記プライマリメモリからデータを読み出して第１のデータとし、
    　　前記ミラーメモリから、前記第１のデータに対応するデータを読み出して第２のデータとし、
    　　前記第１のデータと前記第２のデータとが一致する場合は、前記第１のデータを出力し、
    　　前記第１のデータと前記第２のデータとが一致しない場合は、前記第１のデータと前記第２のデータのいずれかで、支配的な方向のビットエラーが発生したものと推定して得られるデータを出力するエラー低減部と、
    　前記エラー低減部から受け取ったデータをエラー訂正復号するエラー訂正復号部と、
    　前記エラー訂正復号部から、エラー訂正復号の際に取得されたエラー位置情報を受け取るエラーマスキング部であって、
    　　前記エラー位置情報を、前記バッファメモリ、前記プライマリメモリまたは前記ミラーメモリに格納し、
    　　前記エラー訂正復号部がデータをエラー訂正復号する際に、前記バッファメモリ、前記プライマリメモリまたは前記ミラーメモリから前記エラー位置情報を読み出して、前記エラー訂正復号部に提供するエラーマスキング部と
    を備える半導体記憶装置。
  3. 　プライマリメモリと、
    　前記プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、
    　受け取ったデータを前記プライマリメモリおよび前記ミラーメモリに格納する制御装置であって、
    　　前記プライマリメモリには受け取った前記データをそのまま格納し、
    　　前記ミラーメモリには、受け取った前記データを格納するページを所定の規則に基づいて制御して、前記データを格納する制御装置と
    を備える半導体記憶装置。
  4. 　プライマリメモリと、
    　前記プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、
    　受け取ったデータを前記プライマリメモリおよび前記ミラーメモリに格納する逆ミラー部であって、
    　　前記プライマリメモリには受け取った前記データをそのまま格納し、
    　　前記ミラーメモリには、受け取った前記データの順番を変更して格納する逆ミラー部と
    を備える半導体記憶装置。
  5. 　プライマリメモリと、
    　前記プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、
    　受け取ったデータを前記プライマリメモリおよび前記ミラーメモリに格納するシフトミラー部であって、
    　　前記プライマリメモリには受け取った前記データをそのまま格納し、
    　　前記ミラーメモリには、受け取った前記データを格納するページをシフトさせて格納するシフトミラー部と
    を備える半導体記憶装置。
  6. 　プライマリメモリと、
    　前記プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、
    　前記プライマリメモリおよび前記ミラーメモリからデータを読み出すエラー低減部であって、
    　　前記プライマリメモリからデータを読み出して第１のデータとし、
    　　前記ミラーメモリから、前記第１のデータに対応するデータを読み出して第２のデータとし、
    　　前記第１のデータと前記第２のデータとが一致する場合は、前記第１のデータを出力し、
    　　前記第１のデータと前記第２のデータとが一致しない場合は、前記第１のデータと前記第２のデータのいずれかで、支配的な方向のビットエラーが発生したものと推定して得られるデータを出力するエラー低減部と
    を備える半導体記憶装置。
  7. 　バッファメモリと、
    　ホスト装置から受け取ったデータをエラー訂正符号化するエラー訂正符号化部と、
    　ページ単位のデータが前記エラー訂正符号化部に書き込まれる度に、ビット線方向のパリティビットを算出して前記バッファメモリに格納するページＲＡＩＤ部と
    を備える半導体記憶装置。
  8. 　受け取ったデータをエラー訂正復号するエラー訂正復号部と、
    　前記エラー訂正復号部から、エラー訂正復号の際に取得されたエラー位置情報を受け取るエラーマスキング部であって、
    　　前記エラー位置情報をメモリに格納し、
    　　前記エラー訂正復号部がデータをエラー訂正復号する際に、前記メモリから以前の前記エラー位置情報を読み出して、前記エラー訂正復号部に提供するエラーマスキング部とを備える半導体記憶装置。
  9. 　プライマリメモリと、当該プライマリメモリに格納されるデータに対応するデータが格納されるミラーメモリと、バッファメモリとのうちの少なくとも１つのメモリを備える半導体記憶装置の制御方法であって、
    　前記少なくとも１つのメモリを制御して、前記少なくとも１つのメモリにデータを格納する格納ステップと、
    　前記少なくとも１つのメモリを制御して、前記少なくとも１つのメモリからデータを読み出す読み出しステップと
    を含む半導体記憶装置の制御方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2541299A (en) * 2015-08-11 2017-02-15 HGST Netherlands BV Storing parity data separate from protected data technical field
JP2017182345A (ja) * 2016-03-29 2017-10-05 ラピスセミコンダクタ株式会社 半導体装置、電池監視システム、及びデータ読み出し方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9529672B2 (en) * 2014-09-25 2016-12-27 Everspin Technologies Inc. ECC word configuration for system-level ECC compatibility
US10567006B2 (en) * 2016-08-05 2020-02-18 Sandisk Technologies Llc Data relocation
US10691533B2 (en) * 2017-12-12 2020-06-23 Micron Technology, Inc. Error correction code scrub scheme
US10789126B2 (en) 2018-10-09 2020-09-29 Micron Technology, Inc. Multiple memory devices having parity protection
KR20240137688A (ko) * 2022-11-21 2024-09-20 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 시스템 및 그 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6063651A (ja) * 1983-09-17 1985-04-12 Nippon Telegr & Teleph Corp <Ntt> 記憶装置
JPH06282449A (ja) * 1993-03-29 1994-10-07 Nec Corp メモリコントローラ
JPH07281961A (ja) * 1994-04-08 1995-10-27 N T T Data Tsushin Kk メモリ故障検出装置及び計算機
JP2002244932A (ja) * 2001-02-15 2002-08-30 Ricoh Co Ltd 制御装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61272851A (ja) * 1985-05-28 1986-12-03 Mitsubishi Electric Corp 記憶装置
EP0306211A3 (en) * 1987-09-04 1990-09-26 Digital Equipment Corporation Synchronized twin computer system
JPH0663651A (ja) * 1992-08-19 1994-03-08 Kaidate Sangyo Kk パイプ用端部加工方法
US6330186B2 (en) * 1996-02-19 2001-12-11 Citizen Watch Co, Ltd. Non-volatile semiconductor memory device having electrically programable memory matrix array
JP4543317B2 (ja) * 2004-12-07 2010-09-15 株式会社デンソー 不揮発性メモリのデータ制御方法
US8046527B2 (en) * 2007-02-22 2011-10-25 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
JP2009294869A (ja) * 2008-06-04 2009-12-17 Toshiba Corp メモリシステム
US9021188B1 (en) * 2013-03-15 2015-04-28 Virident Systems Inc. Small block write operations in non-volatile memory systems

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6063651A (ja) * 1983-09-17 1985-04-12 Nippon Telegr & Teleph Corp <Ntt> 記憶装置
JPH06282449A (ja) * 1993-03-29 1994-10-07 Nec Corp メモリコントローラ
JPH07281961A (ja) * 1994-04-08 1995-10-27 N T T Data Tsushin Kk メモリ故障検出装置及び計算機
JP2002244932A (ja) * 2001-02-15 2002-08-30 Ricoh Co Ltd 制御装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2541299A (en) * 2015-08-11 2017-02-15 HGST Netherlands BV Storing parity data separate from protected data technical field
AU2016213809B2 (en) * 2015-08-11 2017-11-23 SanDisk Technologies, Inc. Storing parity data separate from protected data
US10133625B2 (en) 2015-08-11 2018-11-20 Western Digital Technologies, Inc. Storing parity data separate from protected data
GB2541299B (en) * 2015-08-11 2020-02-05 Western Digital Tech Inc Storing parity data separate from protected data
JP2017182345A (ja) * 2016-03-29 2017-10-05 ラピスセミコンダクタ株式会社 半導体装置、電池監視システム、及びデータ読み出し方法

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