JPH06282449A - メモリコントローラ - Google Patents
メモリコントローラInfo
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- JPH06282449A JPH06282449A JP5070402A JP7040293A JPH06282449A JP H06282449 A JPH06282449 A JP H06282449A JP 5070402 A JP5070402 A JP 5070402A JP 7040293 A JP7040293 A JP 7040293A JP H06282449 A JPH06282449 A JP H06282449A
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- JP
- Japan
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- memory
- signal
- data
- parity
- vertical parity
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Abstract
(57)【要約】 （修正有）
【目的】 メモリのビットエラー訂正において、水平パ
リティ及び垂直パリティを利用し、メモリの使用効率を
おとすことなくデータのエラー訂正を行う。 【構成】 メインメモリのアドレス制御及びチップセレ
クト制御を行うアドレスコントロール部、垂直パリティ
メモリのアドレス制御及びチップセレクト制御を行う垂
直バリティアドレスコントロール部、メインメモリ及び
垂直パリティメモリのリード及びライト制御を行うリー
ドライト制御部、メインメモリのデータ制御及び水平パ
リティの生成検知制御を行うメインメモリデータ制御
部、並びに垂直パリティメモリのデータ制御を行う垂直
パリティメモリデータ制御部を具備する。また、データ
を書き込む際に垂直パリティを同時に更新するためメモ
リアクセスの効率も下げることがない。
リティ及び垂直パリティを利用し、メモリの使用効率を
おとすことなくデータのエラー訂正を行う。 【構成】 メインメモリのアドレス制御及びチップセレ
クト制御を行うアドレスコントロール部、垂直パリティ
メモリのアドレス制御及びチップセレクト制御を行う垂
直バリティアドレスコントロール部、メインメモリ及び
垂直パリティメモリのリード及びライト制御を行うリー
ドライト制御部、メインメモリのデータ制御及び水平パ
リティの生成検知制御を行うメインメモリデータ制御
部、並びに垂直パリティメモリのデータ制御を行う垂直
パリティメモリデータ制御部を具備する。また、データ
を書き込む際に垂直パリティを同時に更新するためメモ
リアクセスの効率も下げることがない。
Description
【０００１】
【産業上の利用分野】本発明はメモリコントローラに関
し、特にパリティの生成及び検知に関する。
し、特にパリティの生成及び検知に関する。
【０００２】
【従来の技術】従来の水平パリティ及び垂直パリティを
利用しビット誤り訂正を目的とした回路は、特開昭６２
−３５１９８号公報などに示されるように、メモリ半導
体チップ内に訂正用の論理回路及びメモリセルを選択す
るセレクタ回路を有していた。
利用しビット誤り訂正を目的とした回路は、特開昭６２
−３５１９８号公報などに示されるように、メモリ半導
体チップ内に訂正用の論理回路及びメモリセルを選択す
るセレクタ回路を有していた。
【０００３】
【発明が解決しようとする課題】従来の水平パリティ及
び垂直パリティを利用しビット誤り訂正を目的とした回
路は、メモリ半導体内に訂正用の論理回路及びメモリセ
ルを選択するセレクタ回路を有しており、また原理上セ
レクタ回路はメモリセルが構成するマトリックス（行、
列）分が必要でありチップ当りコストアップとなる。ま
た、従来の方式はメモリ半導体内のワード線の駆動を利
用しており、ビット誤り訂正回路を半導体外で構成する
ことができない。
び垂直パリティを利用しビット誤り訂正を目的とした回
路は、メモリ半導体内に訂正用の論理回路及びメモリセ
ルを選択するセレクタ回路を有しており、また原理上セ
レクタ回路はメモリセルが構成するマトリックス（行、
列）分が必要でありチップ当りコストアップとなる。ま
た、従来の方式はメモリ半導体内のワード線の駆動を利
用しており、ビット誤り訂正回路を半導体外で構成する
ことができない。
【０００４】本発明の課題は、本発明のメモリコントロ
ーラは、水平パリティ及び垂直パリティの生成検知を制
御できるので、メモリの使用効率をおとすことなくデー
タのエラー訂正が実施できるメモリコントローラを提供
することにある。
ーラは、水平パリティ及び垂直パリティの生成検知を制
御できるので、メモリの使用効率をおとすことなくデー
タのエラー訂正が実施できるメモリコントローラを提供
することにある。
【０００５】また、本発明の他の課題は、データを書き
込む時に、水平パリティ及び垂直パリティを同時に更新
することができるので、メモリへのランダムアクセスが
可能となり、さらにメモリアクセスのアドレス順序の制
限等が無くなるためメモリアクセスの効率をおとすこと
がないメモリコントローラを提供することにある。
込む時に、水平パリティ及び垂直パリティを同時に更新
することができるので、メモリへのランダムアクセスが
可能となり、さらにメモリアクセスのアドレス順序の制
限等が無くなるためメモリアクセスの効率をおとすこと
がないメモリコントローラを提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、メイン
メモリのアドレス制御とチップセレクト制御を行うアド
レスコントロール部と、垂直パリティメモリのアドレス
制御とチップセレクト制御を行う垂直パリティアドレス
コントロール部と、メインメモリと垂直パリティメモリ
のリード及びライト制御を行うリードライト制御部と、
メインメモリのデータ制御と水平パリティの生成検知制
御を行うメインメモリデータ制御部と、垂直パリティメ
モリのデータ制御を行う垂直パリティメモリデータ制御
部とを具備することを特徴とするメモリコントローラが
得られる。
メモリのアドレス制御とチップセレクト制御を行うアド
レスコントロール部と、垂直パリティメモリのアドレス
制御とチップセレクト制御を行う垂直パリティアドレス
コントロール部と、メインメモリと垂直パリティメモリ
のリード及びライト制御を行うリードライト制御部と、
メインメモリのデータ制御と水平パリティの生成検知制
御を行うメインメモリデータ制御部と、垂直パリティメ
モリのデータ制御を行う垂直パリティメモリデータ制御
部とを具備することを特徴とするメモリコントローラが
得られる。
【０００７】
【実施例】次に、本発明の実施例を図面に基いて詳細に
説明する。
説明する。
【０００８】水平パリティと垂直パリティを利用したデ
ータ訂正の原理と有効性は従来の技術で既知となってい
るので特にここでは述べない。
ータ訂正の原理と有効性は従来の技術で既知となってい
るので特にここでは述べない。
【０００９】図１は、水平パリティを含んだメインメモ
リと垂直パリティメモリの対応を示したものである。メ
インメモリ（水平パリティ除く）と垂直パリティメモリ
のデータ幅は同一である。メインメモリ（水平パリティ
含む）のアドレス０からアドレスＮ−１までのエリアに
対し、垂直パリティメモリのアドレス０が対応してい
る。即ちアドレス０からアドレスＮ−１までのデータ及
び水平パリティに対する垂直パリティが垂直パリティメ
モリのアドレス０に格納される。以降同様に、メインメ
モリのデータ及び水平パリティのアドレスＮからアドレ
ス２Ｎ−１までの垂直パリティが、垂直パリティメモリ
のアドレス１に格納される。水平パリティと垂直パリテ
ィを利用したデータ訂正の原理からいえば、図１の例で
示した様な、メインメモリのデータと水平パリティをア
ドレスに対し等分に分割しそれぞれに垂直パリティを有
する必要はないが、ある大きさで等分に分割しておくこ
とにより、パリティエラー発生の訂正処理時間を短縮さ
せることができる。
リと垂直パリティメモリの対応を示したものである。メ
インメモリ（水平パリティ除く）と垂直パリティメモリ
のデータ幅は同一である。メインメモリ（水平パリティ
含む）のアドレス０からアドレスＮ−１までのエリアに
対し、垂直パリティメモリのアドレス０が対応してい
る。即ちアドレス０からアドレスＮ−１までのデータ及
び水平パリティに対する垂直パリティが垂直パリティメ
モリのアドレス０に格納される。以降同様に、メインメ
モリのデータ及び水平パリティのアドレスＮからアドレ
ス２Ｎ−１までの垂直パリティが、垂直パリティメモリ
のアドレス１に格納される。水平パリティと垂直パリテ
ィを利用したデータ訂正の原理からいえば、図１の例で
示した様な、メインメモリのデータと水平パリティをア
ドレスに対し等分に分割しそれぞれに垂直パリティを有
する必要はないが、ある大きさで等分に分割しておくこ
とにより、パリティエラー発生の訂正処理時間を短縮さ
せることができる。
【００１０】図２は、８ビットデータバスのメインメモ
リ構成に対し、８バイト長毎に垂直パリティデータを対
応させた例である。アドレス０の１バイト長のデータ
（Ｄ00，Ｄ01…Ｄ07）に対し水平パリティＰ0 が対応す
る。以降同様にして、アドレス１の１バイト長のデータ
（Ｄ10，Ｄ11…Ｄ17）に対し水平パリティＰ1 が対応す
る。本例では８バイト長毎に垂直パリティを生成してい
るので、データＤ00，Ｄ10…Ｄ70の８ビットのデータに
対し垂直パリティメモリのアドレス０の１ビットＶ00が
対応する。以降同様にデータＤ07，Ｄ17…Ｄ77のデータ
に対しＶ07が対応し、データＤ80，Ｄ90…Ｄ110 のデー
タに対し、Ｖ10が対応する。
リ構成に対し、８バイト長毎に垂直パリティデータを対
応させた例である。アドレス０の１バイト長のデータ
（Ｄ00，Ｄ01…Ｄ07）に対し水平パリティＰ0 が対応す
る。以降同様にして、アドレス１の１バイト長のデータ
（Ｄ10，Ｄ11…Ｄ17）に対し水平パリティＰ1 が対応す
る。本例では８バイト長毎に垂直パリティを生成してい
るので、データＤ00，Ｄ10…Ｄ70の８ビットのデータに
対し垂直パリティメモリのアドレス０の１ビットＶ00が
対応する。以降同様にデータＤ07，Ｄ17…Ｄ77のデータ
に対しＶ07が対応し、データＤ80，Ｄ90…Ｄ110 のデー
タに対し、Ｖ10が対応する。
【００１１】次に、動作の概略を図２および図３に基い
て説明する。
て説明する。
【００１２】まず、メインメモリを０クリアする。水平
パリティは、本発明のメモリコントローラ１により自動
的に０クリアされる。垂直パリティメモリもメモリコン
トローラ１を通し直接アクセス可能であり、０クリアさ
れる。書き込み時に、アドレス０からアドレス７がアク
セスされた場合は、垂直パリティメモリのアドレス０の
データＶ00，Ｖ01…Ｖ07が本発明のメモリコントローラ
１により自動的に更新される。書き込み時に、アドレス
８からアドレスＦがアクセスされた場合は、垂直パリテ
ィメモリのアドレス１のＶ10，Ｖ11…Ｖ17が更新され
る。他のアドレスにアクセスした場合の垂直パリティの
更新も同様である。データ読み出し時には、水平パリテ
ィの検知のみを行う。例えばアドレス０のデータ読み出
し時にパリティエラーが発生した場合、データＤ00，Ｄ
01…Ｄ07のうち１ビットのデータ化けが予想される。こ
の為システムは、ソフト的にアドレス０からアドレス７
までのデータに対し垂直パリティを生成し、その後垂直
パリティメモリのアドレス０のデータを読み出し比較す
る。この時Ｖ06の値が、不一致であればＤ06がビット化
けを発生したこととなり、データ訂正が可能となる。パ
リティエラー発生時はソフト的に比較用に垂直パリティ
を生成する必要がある為、システムの処理速度に応じ、
図１で示したアドレスの分割を決定しておく必要があ
る。図２の例では８バイト長で分割しているが、１６バ
イト長、３２バイト長毎でもよい。
パリティは、本発明のメモリコントローラ１により自動
的に０クリアされる。垂直パリティメモリもメモリコン
トローラ１を通し直接アクセス可能であり、０クリアさ
れる。書き込み時に、アドレス０からアドレス７がアク
セスされた場合は、垂直パリティメモリのアドレス０の
データＶ00，Ｖ01…Ｖ07が本発明のメモリコントローラ
１により自動的に更新される。書き込み時に、アドレス
８からアドレスＦがアクセスされた場合は、垂直パリテ
ィメモリのアドレス１のＶ10，Ｖ11…Ｖ17が更新され
る。他のアドレスにアクセスした場合の垂直パリティの
更新も同様である。データ読み出し時には、水平パリテ
ィの検知のみを行う。例えばアドレス０のデータ読み出
し時にパリティエラーが発生した場合、データＤ00，Ｄ
01…Ｄ07のうち１ビットのデータ化けが予想される。こ
の為システムは、ソフト的にアドレス０からアドレス７
までのデータに対し垂直パリティを生成し、その後垂直
パリティメモリのアドレス０のデータを読み出し比較す
る。この時Ｖ06の値が、不一致であればＤ06がビット化
けを発生したこととなり、データ訂正が可能となる。パ
リティエラー発生時はソフト的に比較用に垂直パリティ
を生成する必要がある為、システムの処理速度に応じ、
図１で示したアドレスの分割を決定しておく必要があ
る。図２の例では８バイト長で分割しているが、１６バ
イト長、３２バイト長毎でもよい。
【００１３】次に図４、図５、図６および図７を参照
し、メモリコントローラ１の動作タイムチャートを説明
する。
し、メモリコントローラ１の動作タイムチャートを説明
する。
【００１４】図４、図５はメインメモリクリア及び水平
パリティメモリクリアのタイムチャートである。システ
ムの立ち上げ直後は、メインメモリ２（水平パリティ含
む）及び垂直パリティメモリ３のデータをクリアする必
要がある。メモリコントローラ１を使用する場合、ＡＤ
ＣＯＮＴ信号及びＶＰＥＮ信号をＬｏｗレベルとする事
により、メインメモリ２に対し直接にデータの書き込み
及びデータの読み出しが可能となる。ＡＤＣＯＮＴ信号
をＬｏｗレベル、ＶＰＥＮ信号をＨｉｇｈレベルにする
事により、垂直パリティメモリ３に対し、直接にデータ
の書き込み及びデータの読み出しが可能となる。
パリティメモリクリアのタイムチャートである。システ
ムの立ち上げ直後は、メインメモリ２（水平パリティ含
む）及び垂直パリティメモリ３のデータをクリアする必
要がある。メモリコントローラ１を使用する場合、ＡＤ
ＣＯＮＴ信号及びＶＰＥＮ信号をＬｏｗレベルとする事
により、メインメモリ２に対し直接にデータの書き込み
及びデータの読み出しが可能となる。ＡＤＣＯＮＴ信号
をＬｏｗレベル、ＶＰＥＮ信号をＨｉｇｈレベルにする
事により、垂直パリティメモリ３に対し、直接にデータ
の書き込み及びデータの読み出しが可能となる。
【００１５】図６はデータライト時の垂直パリティ生成
ライトタイミングである。通常の動作ではＡＤＣＯＮＴ
信号をＨｉｇｈレベル、ＶＰＥＮ信号をＬｏｗレベルと
しておく。ＡＤＤＲ＊信号の入力に対し、規定の値を減
算したアドレス値がＶＰＡＤＤ＊信号として出力され
る。図２の例でいえば、ＡＤＤＲ＊信号の値に対し、下
位３ビットの値を省略した値がＶＰＡＤＤ＊信号として
出力される。ＷＥ信号によりＭＲＤ信号及びＶＰＲＤ信
号及びＶＰＷＥ信号が生成される。ＭＲＤ信号及びＶＰ
ＲＤ信号により、メインメモリ２のデータであるＭＤＡ
ＴＡ＊信号が読み出され、同時にＶＰＲＤ信号により垂
直パリティメモリ３の垂直パリティであるＶＰＤ＊信号
が読み出される。書き込むデータであるＤＡＴＡ＊信号
と、書き込む前のデータであるＭＤＡＴＡ＊信号がメモ
リコントローラ１の内部でビット毎に比較され、書き込
む前のデータと書き込むデータが異なっている場合は、
該当ビットの垂直パリティのビット（ＶＰＤ＊信号のビ
ット）を反転させて、ＶＰＲＤ信号の立ち上りで、新た
にＶＰＤ＊信号として出力する。更新されたＶＰＤ＊信
号はＶＰＷＥ信号の立ち上りで垂直パリティメモリ３に
書き込まれる。以上簡単にまとめると、データを書き込
む際に、書き込む前に書かれていたデータを読み出し、
書き込むデータと比較し、垂直パリティの値を更新する
のである。
ライトタイミングである。通常の動作ではＡＤＣＯＮＴ
信号をＨｉｇｈレベル、ＶＰＥＮ信号をＬｏｗレベルと
しておく。ＡＤＤＲ＊信号の入力に対し、規定の値を減
算したアドレス値がＶＰＡＤＤ＊信号として出力され
る。図２の例でいえば、ＡＤＤＲ＊信号の値に対し、下
位３ビットの値を省略した値がＶＰＡＤＤ＊信号として
出力される。ＷＥ信号によりＭＲＤ信号及びＶＰＲＤ信
号及びＶＰＷＥ信号が生成される。ＭＲＤ信号及びＶＰ
ＲＤ信号により、メインメモリ２のデータであるＭＤＡ
ＴＡ＊信号が読み出され、同時にＶＰＲＤ信号により垂
直パリティメモリ３の垂直パリティであるＶＰＤ＊信号
が読み出される。書き込むデータであるＤＡＴＡ＊信号
と、書き込む前のデータであるＭＤＡＴＡ＊信号がメモ
リコントローラ１の内部でビット毎に比較され、書き込
む前のデータと書き込むデータが異なっている場合は、
該当ビットの垂直パリティのビット（ＶＰＤ＊信号のビ
ット）を反転させて、ＶＰＲＤ信号の立ち上りで、新た
にＶＰＤ＊信号として出力する。更新されたＶＰＤ＊信
号はＶＰＷＥ信号の立ち上りで垂直パリティメモリ３に
書き込まれる。以上簡単にまとめると、データを書き込
む際に、書き込む前に書かれていたデータを読み出し、
書き込むデータと比較し、垂直パリティの値を更新する
のである。
【００１６】図７は、データリード時の水平パリティチ
ェックタイミングである。ＡＤＣＯＮＴ信号はＨｉｇｈ
レベル、ＶＰＥＮ信号はＬｏｗレベルである。ＲＤ信号
により、ＭＲＤ信号がアクティブとなり、ＭＤＡＴＡ＊
信号及びＨＰＤ信号がメインメモリ２より読み出され
る。ＭＲＤ信号の立ち上りによりパリティチェックが実
施されＨＰＥＲＲ信号がチェックされる。ＨＰＥＲＲ信
号がＨｉｇｈレベルとなるとパリティエラーが発生した
こととなる。ＨＰＥＲＲ信号がＨｉｇｈレベルになると
システム側はＡＤＣＯＮＴ信号及びＶＰＥＮ信号をＬｏ
ｗレベルとし、パリティエラーが発生したアドレスに対
応したメモリエリアを読み出し、該当のメモリエリアの
垂直パリティを計算する。次にＶＰＥＮ信号をＨｉｇｈ
レベルとし該当のメモリエリアに対応した垂直パリティ
メモリのデータを垂直パリティメモリ３から読み出し、
計算した値と比較し、データ破壊の発生したビットを修
正する。
ェックタイミングである。ＡＤＣＯＮＴ信号はＨｉｇｈ
レベル、ＶＰＥＮ信号はＬｏｗレベルである。ＲＤ信号
により、ＭＲＤ信号がアクティブとなり、ＭＤＡＴＡ＊
信号及びＨＰＤ信号がメインメモリ２より読み出され
る。ＭＲＤ信号の立ち上りによりパリティチェックが実
施されＨＰＥＲＲ信号がチェックされる。ＨＰＥＲＲ信
号がＨｉｇｈレベルとなるとパリティエラーが発生した
こととなる。ＨＰＥＲＲ信号がＨｉｇｈレベルになると
システム側はＡＤＣＯＮＴ信号及びＶＰＥＮ信号をＬｏ
ｗレベルとし、パリティエラーが発生したアドレスに対
応したメモリエリアを読み出し、該当のメモリエリアの
垂直パリティを計算する。次にＶＰＥＮ信号をＨｉｇｈ
レベルとし該当のメモリエリアに対応した垂直パリティ
メモリのデータを垂直パリティメモリ３から読み出し、
計算した値と比較し、データ破壊の発生したビットを修
正する。
【００１７】修正方法で図２の例で説明すると次の様に
なる。アドレス７を読み出した時にパリティエラーが発
生した場合、システムはＡＤＣＮＴ信号及びＶＰＥＮ信
号をＬｏｗレベルとし、アドレス０からアドレス７を順
次読み出し垂直パリティの値を求める。次にＶＰＥＮ信
号をＨｉｇｈレベルとし、垂直パリティメモリ３のアド
レス０から垂直パリティデータを読み出し、計算した値
と比較する。０ビット目で不一致が発生していれば、Ｄ
70がデータ破壊を発生したこととなる。システムはＶＰ
ＥＮ信号をＬｏｗレベルとし、Ｄ70を反転したデータを
メインメモリ２のアドレス７に書き込む。ＡＤＣＯＮＴ
信号をＨｉｇｈレベルとし、システムは通常のメモリア
クセスモードに戻る。
なる。アドレス７を読み出した時にパリティエラーが発
生した場合、システムはＡＤＣＮＴ信号及びＶＰＥＮ信
号をＬｏｗレベルとし、アドレス０からアドレス７を順
次読み出し垂直パリティの値を求める。次にＶＰＥＮ信
号をＨｉｇｈレベルとし、垂直パリティメモリ３のアド
レス０から垂直パリティデータを読み出し、計算した値
と比較する。０ビット目で不一致が発生していれば、Ｄ
70がデータ破壊を発生したこととなる。システムはＶＰ
ＥＮ信号をＬｏｗレベルとし、Ｄ70を反転したデータを
メインメモリ２のアドレス７に書き込む。ＡＤＣＯＮＴ
信号をＨｉｇｈレベルとし、システムは通常のメモリア
クセスモードに戻る。
【００１８】図８は本発明の１実施例をしての回路の一
部を示しており、図９は本発明の１実施例をしての回路
の残りの部分を示している。図８において、デコーダ４
はアドレス信号であるＡＤＤＲ＊信号をデコードし、メ
インメモリ２に対するチップセレクト信号であるＭＣＳ
＊信号を生成する。減算器５は、ＡＤＤＲ＊信号に対
し、図１で示したメインメモリ２と垂直パリティメモリ
３のアドレス対応に従い垂直パリティメモリ３に対する
アドレス信号であるＶＰＡＤＤ＊信号を生成する。デコ
ーダ６はＶＰＡＤＤ＊信号をデコードし、垂直パリティ
メモリ３に対するチップセレクト信号であるＶＰＣＳ＊
信号を生成する。ＯＲゲート７は、ＷＥ信号およびＶＰ
ＥＮ信号を受けてＭＷＥ信号を生成する。ＯＲゲート８
は、ＶＰＥＮ信号とＲＤ信号を受けて出力をセレクタ９
に与える。
部を示しており、図９は本発明の１実施例をしての回路
の残りの部分を示している。図８において、デコーダ４
はアドレス信号であるＡＤＤＲ＊信号をデコードし、メ
インメモリ２に対するチップセレクト信号であるＭＣＳ
＊信号を生成する。減算器５は、ＡＤＤＲ＊信号に対
し、図１で示したメインメモリ２と垂直パリティメモリ
３のアドレス対応に従い垂直パリティメモリ３に対する
アドレス信号であるＶＰＡＤＤ＊信号を生成する。デコ
ーダ６はＶＰＡＤＤ＊信号をデコードし、垂直パリティ
メモリ３に対するチップセレクト信号であるＶＰＣＳ＊
信号を生成する。ＯＲゲート７は、ＷＥ信号およびＶＰ
ＥＮ信号を受けてＭＷＥ信号を生成する。ＯＲゲート８
は、ＶＰＥＮ信号とＲＤ信号を受けて出力をセレクタ９
に与える。
【００１９】前記セレクタ９はＡＤＣＯＮＴ信号がＬｏ
ｗの時ゲート８の信号をＭＲＤ信号として出力し、ＡＤ
ＣＯＮＴ信号がＨｉｇｈの時、ＡＮＤゲート１１の信号
をＭＲＤ信号として出力する。ＯＲゲート１０は、ＷＥ
信号を直接に受けると共にこのＷＥ信号を遅延素子２７
およびＮＯＴ回路を介して受けて、出力をＡＮＤゲート
１１およびＯＲゲート１２に与える。ＡＮＤゲート１１
は、ＯＲゲート１０の出力およびＲＤ信号を受けて前記
セレクタ９に出力を与える。
ｗの時ゲート８の信号をＭＲＤ信号として出力し、ＡＤ
ＣＯＮＴ信号がＨｉｇｈの時、ＡＮＤゲート１１の信号
をＭＲＤ信号として出力する。ＯＲゲート１０は、ＷＥ
信号を直接に受けると共にこのＷＥ信号を遅延素子２７
およびＮＯＴ回路を介して受けて、出力をＡＮＤゲート
１１およびＯＲゲート１２に与える。ＡＮＤゲート１１
は、ＯＲゲート１０の出力およびＲＤ信号を受けて前記
セレクタ９に出力を与える。
【００２０】前記ＯＲゲート１２は、前記ＡＮＤゲート
１１の出力を受けると共にＡＤＣＯＮＴ信号をＮＯＴ回
路を介して受けて、出力をＡＮＤゲート１３に与える。
ＯＲゲート１４は、ＲＤ信号を受けると共にＶＰＥＮ信
号をＮＯＴ回路を介して受けて、出力をＡＮＤゲート１
３に与える。ＡＮＤゲート１３は、ＯＲゲート１２およ
びＯＲゲート１４の出力を受けてＶＰＲＤ信号を出力す
る。
１１の出力を受けると共にＡＤＣＯＮＴ信号をＮＯＴ回
路を介して受けて、出力をＡＮＤゲート１３に与える。
ＯＲゲート１４は、ＲＤ信号を受けると共にＶＰＥＮ信
号をＮＯＴ回路を介して受けて、出力をＡＮＤゲート１
３に与える。ＡＮＤゲート１３は、ＯＲゲート１２およ
びＯＲゲート１４の出力を受けてＶＰＲＤ信号を出力す
る。
【００２１】ＯＲゲート１５は、ＷＥ信号を受けると共
にＡＤＣＯＮＴ信号をＮＯＴ回路を介して受けて、出力
をＡＮＤゲート１６に与える。ＯＲゲート１７は、ＷＥ
信号を受けると共にＷＰＥＮ信号をＮＯＴ回路を介して
受けて、出力をＡＮＤゲート１６に与える。ＡＮＤゲー
ト１６は、ＯＲゲート１５およびＯＲゲート１７の出力
を受けて、ＶＰＷＥ信号を出力する。
にＡＤＣＯＮＴ信号をＮＯＴ回路を介して受けて、出力
をＡＮＤゲート１６に与える。ＯＲゲート１７は、ＷＥ
信号を受けると共にＷＰＥＮ信号をＮＯＴ回路を介して
受けて、出力をＡＮＤゲート１６に与える。ＡＮＤゲー
ト１６は、ＯＲゲート１５およびＯＲゲート１７の出力
を受けて、ＶＰＷＥ信号を出力する。
【００２２】図９に示すように、ＡＮＤゲート１８は、
ＷＥ０信号およびＭＲＤ０信号をＮＯＴ回路を介してう
けて、バッファ制御信号を出力してＭＤＡＴＡＩ＊信号
の出力を制御するバッファに与える。ＡＮＤゲート１９
は、ＶＰＥＮ信号およびＶＰＲＤ０信号をＮＯＴ回路を
介してうけて、バッファ制御信号を出力してＶＰＤＩ＊
信号の出力を制御するバッファに与える。
ＷＥ０信号およびＭＲＤ０信号をＮＯＴ回路を介してう
けて、バッファ制御信号を出力してＭＤＡＴＡＩ＊信号
の出力を制御するバッファに与える。ＡＮＤゲート１９
は、ＶＰＥＮ信号およびＶＰＲＤ０信号をＮＯＴ回路を
介してうけて、バッファ制御信号を出力してＶＰＤＩ＊
信号の出力を制御するバッファに与える。
【００２３】前記ＭＤＡＴＡＩ＊信号、前記ＶＰＤＩ＊
信号およびＤＡＴＡ＊信号は、バッファを介してＭＤＡ
ＴＡＯ信号として出力されると共にパリティ生成回路２
１に与えられる。ＡＮＤゲート２０は、ＭＲＤ０信号お
よびＷＥ０信号をＮＯＴ回路を介して受けて、バッファ
制御信号を出力してＭＤＡＴＡＯ信号の出力を制御する
バッファに与えて、ＭＤＡＴＡ＊信号およびＭＤＡＴＡ
Ｉ＊信号を出力させる。
信号およびＤＡＴＡ＊信号は、バッファを介してＭＤＡ
ＴＡＯ信号として出力されると共にパリティ生成回路２
１に与えられる。ＡＮＤゲート２０は、ＭＲＤ０信号お
よびＷＥ０信号をＮＯＴ回路を介して受けて、バッファ
制御信号を出力してＭＤＡＴＡＯ信号の出力を制御する
バッファに与えて、ＭＤＡＴＡ＊信号およびＭＤＡＴＡ
Ｉ＊信号を出力させる。
【００２４】パリティ生成検知回路２１は、水平パリテ
ィの生成及び検知を行う。ＥＸＯＲ２３はメインメモリ
２にデータライト時に事前に書き込まれたデータである
ＭＤＡＴＡＯ＊信号と書き込むデタであるＭＤＡＴＡＩ
＊信号とを比較する。具体的にはＭＤＡＴＡＯ＊信号と
ＭＤＡＴＡＩ＊信号の排他論理結果を各ビット毎に出力
する。ＥＸＯＲ２４は、ＥＸＯＲ２３の出力信号とＶＰ
ＤＩ＊信号とを比較する。ＥＸＯＲ２３と同様、ＥＸＯ
Ｒ２３の出力信号とＶＰＤＩ＊信号の排他論理結果を各
ビット毎に出力する。ＥＸＯＲ２３とＥＸＯＲ２４とに
より、パリティ値が変更となるビットを検知し、変更と
なるビットに対し、垂直パリティのビットを反転するわ
けである。Ｌａｔｃｈ２５はＥＸＯＲ２４信号の出力を
ラッチする。ゲート２６の出力信号の立ち上りエッジで
ＥＸＯＲ２４の出力信号をラッチする。
ィの生成及び検知を行う。ＥＸＯＲ２３はメインメモリ
２にデータライト時に事前に書き込まれたデータである
ＭＤＡＴＡＯ＊信号と書き込むデタであるＭＤＡＴＡＩ
＊信号とを比較する。具体的にはＭＤＡＴＡＯ＊信号と
ＭＤＡＴＡＩ＊信号の排他論理結果を各ビット毎に出力
する。ＥＸＯＲ２４は、ＥＸＯＲ２３の出力信号とＶＰ
ＤＩ＊信号とを比較する。ＥＸＯＲ２３と同様、ＥＸＯ
Ｒ２３の出力信号とＶＰＤＩ＊信号の排他論理結果を各
ビット毎に出力する。ＥＸＯＲ２３とＥＸＯＲ２４とに
より、パリティ値が変更となるビットを検知し、変更と
なるビットに対し、垂直パリティのビットを反転するわ
けである。Ｌａｔｃｈ２５はＥＸＯＲ２４信号の出力を
ラッチする。ゲート２６の出力信号の立ち上りエッジで
ＥＸＯＲ２４の出力信号をラッチする。
【００２５】
【発明の効果】以上説明した様に、本発明のメモリコン
トローラは、水平パリティ及び垂直パリティの生成検知
を制御できるので、メモリの使用効率をおとすことなく
データのエラー訂正が実施できる。
トローラは、水平パリティ及び垂直パリティの生成検知
を制御できるので、メモリの使用効率をおとすことなく
データのエラー訂正が実施できる。
【００２６】また、本発明のメモリコントローラは、デ
ータを書き込む時に、水平パリティ及び垂直パリティを
同時に更新することができるので、メモリへのランダム
アクセスが可能となり、さらにメモリアクセスのアドレ
ス順序の制限等が無くなるためメモリアクセスの効率を
おとすことがない。
ータを書き込む時に、水平パリティ及び垂直パリティを
同時に更新することができるので、メモリへのランダム
アクセスが可能となり、さらにメモリアクセスのアドレ
ス順序の制限等が無くなるためメモリアクセスの効率を
おとすことがない。
【図１】本発明を使用した時のメインメモリと垂直パリ
ティメモリの対応関係を説明するための図である。
ティメモリの対応関係を説明するための図である。
【図２】本発明を使用した場合における８ビットデータ
バス時のデータと水平パリティ及び垂直パリティの対応
関係を説明するための図である。
バス時のデータと水平パリティ及び垂直パリティの対応
関係を説明するための図である。
【図３】本発明の１実施例を示すブロック図である。
【図４】図３の実施例におけるメインメモリのデータク
リアのタイミングを説明するための図である。
リアのタイミングを説明するための図である。
【図５】図３の実施例における垂直パリティメモリのデ
ータクリアのタイミングを説明するための図である。
ータクリアのタイミングを説明するための図である。
【図６】図３の実施例におけるメインメモリへデータ書
き込み時の垂直パリティの生成と垂直パリティの書き込
みタイミングを説明するための図である。
き込み時の垂直パリティの生成と垂直パリティの書き込
みタイミングを説明するための図である。
【図７】図３の実施例におけるメインメモリのデータ読
み出し時の水平パリティチェックタイミングを説明する
ための図である。
み出し時の水平パリティチェックタイミングを説明する
ための図である。
【図８】本発明の１実施例としての回路の一部を示す回
路図である。
路図である。
【図９】本発明の１実施例としての回路の一部を示す回
路図である。
路図である。
１ メモリコントローラ ２ メインメモリ ３ 垂直パリティメモリ ４ デコーダ ５ 減算器 ６ デコーダ ９ セレクタ ２１ パリティ生成検知回路 ２３ ＥＸＯＲ ２４ ＥＸＯＲ ２５ Ｌａｔｃｈ
Claims (2)
- 【請求項１】 メインメモリのアドレス制御とチップセ
レクト制御を行うアドレスコントロール部と、垂直パリ
ティメモリのアドレス制御とチップセレクト制御を行う
垂直パリティアドレスコントロール部と、メインメモリ
と垂直パリティメモリのリード及びライト制御を行うリ
ードライト制御部と、メインメモリのデータ制御と水平
パリティの生成検知制御を行うメインメモリデータ制御
部と、垂直パリティメモリのデータ制御を行う垂直パリ
ティメモリデータ制御部とを具備することを特徴とする
メモリコントローラ。 - 【請求項２】 請求項１に記載のメモリコントローラに
おいて、前記リードライト制御部がデータを前記メイン
メモリに書き込むのと同時に前記メインメモリデータ制
御部が水平パリティを更新し、かつ、前記垂直パリティ
メモリデータ制御部が垂直パリティを更新することを特
徴とするメモリコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5070402A JPH06282449A (ja) | 1993-03-29 | 1993-03-29 | メモリコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5070402A JPH06282449A (ja) | 1993-03-29 | 1993-03-29 | メモリコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06282449A true JPH06282449A (ja) | 1994-10-07 |
Family
ID=13430432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5070402A Pending JPH06282449A (ja) | 1993-03-29 | 1993-03-29 | メモリコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06282449A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1993
- 1993-03-29 JP JP5070402A patent/JPH06282449A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950207 |