WO2014002222A1 - リードリクエスト処理装置 - Google Patents

リードリクエスト処理装置 Download PDF

Info

Publication number
WO2014002222A1
WO2014002222A1 PCT/JP2012/066494 JP2012066494W WO2014002222A1 WO 2014002222 A1 WO2014002222 A1 WO 2014002222A1 JP 2012066494 W JP2012066494 W JP 2012066494W WO 2014002222 A1 WO2014002222 A1 WO 2014002222A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
read
read request
address
request
Prior art date
Application number
PCT/JP2012/066494
Other languages
English (en)
French (fr)
Inventor
浩士 跡部
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP2014522301A priority Critical patent/JP5623677B2/ja
Priority to PCT/JP2012/066494 priority patent/WO2014002222A1/ja
Priority to CN201280074337.6A priority patent/CN104471549B/zh
Priority to DE112012006587.5T priority patent/DE112012006587T5/de
Priority to US14/388,049 priority patent/US9465691B2/en
Priority to TW101125663A priority patent/TWI492237B/zh
Publication of WO2014002222A1 publication Critical patent/WO2014002222A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1016—Error in accessing a memory location, i.e. addressing error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/106—Correcting systematically all correctable errors, i.e. scrubbing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters

Definitions

  • the present invention relates to a technique for processing a read request for requesting reading of payload data from a memory.
  • ECC Error Correcting Code
  • a parity bit may be added to the payload data.
  • memory elements are added in the width direction exclusively for the added ECC and parity bits (horizontal ECC, horizontal parity).
  • horizontal ECC horizontal parity
  • a special x9-bit memory instead of a x8-bit memory.
  • the addition of a memory element and the use of a special memory are often disadvantageous in cost and difficult to obtain parts.
  • One solution is to employ vertical ECC and vertical parity, which do not require increasing the memory in the width direction by storing the ECC in the depth direction instead of the width direction.
  • the vertical ECC is taken as an example, but the following description is applicable to vertical parity.
  • the address data (first data) that is first read from the memory is used in the first and last two times when the ECC is included.
  • Wrapping read means that when reading for the line size by cache read fill operation etc., the address that needs to be accessed first is first, and when the address is monotonically increased from the start address and the wrapping boundary is reached, the lower address is reached. This is a method of returning data after wrapping around.
  • the unit of the wrapping lead is divided for each of four addresses (for example, four addresses of addresses 0000h, 0004h, 0008h, and 000Ch).
  • addresses 0000h, 0004h, 0008h, and 000Ch for example, four addresses of addresses 0000h, 0004h, 0008h, and 000Ch.
  • the unit of the wrapping read is divided for each of five addresses (for example, five addresses at addresses 0000h, 0004h, 0008h, 000Ch, and 0010h).
  • five addresses at addresses 0000h, 0004h, 0008h, 000Ch, and 0010h are read out.
  • data at the address 0004h ECC0 to D6
  • data at the address 0008h D7 to D9
  • data at the address 000Ch Da to Dc
  • address 0010h Data (Dd to ECC3) are read out. Since the wrapping boundary is reached at address 0010h, the data (D0 to D3) at address 0000h is read out by wrapping around to the lower address. Since the ECC of the data at address 0000h (D0 to D3) is “ECC0” at address 0004h, the data at address 0004h (ECC0 to D6) needs to be read again.
  • the wrapping read is performed to the memory adopting the vertical ECC
  • the data of the address to be read first from the memory is read twice at the first and last times when the ECC is included.
  • there is an overhead in memory access for example, in DRAM (Dynamic Random Access Memory), when the same bank is ACTed, an inaccessible period occurs).
  • DRAM Dynamic Random Access Memory
  • the first data is read twice, performance loss occurs and inefficiency occurs. It is. Further, since power is consumed every memory access, power consumption increases when the first data is read twice.
  • Patent Document 1 makes it possible to use vertical ECC and DRAM high-speed access technology of page mode and bank switching, but only increment access can be applied and wrapping read access cannot be supported.
  • the present invention has been made in view of the above circumstances, and mainly aims to avoid reading duplicate data, efficiently use a finite memory bandwidth, and suppress power consumption in memory access. Objective.
  • the read request processing apparatus includes: Each has n addresses where data of a predetermined data width is stored, and the n addresses are divided into m addresses which are units of wrapping reads (m is an integer of 2 or more, n is an integer that is an integer multiple of 2 or more of m), and payload data and error correction data that are in a corresponding relationship are stored over two adjacent addresses, and data is read out in units of addresses.
  • a read request processing device for processing a read request for requesting, A read request input section for inputting a read request; A read request determination unit that determines whether the read request input by the read request input unit is a request for a wrapping read; When the read request determination unit determines that the read request is a wrapping read request, an address storing the payload data requested by the read request is included from the n addresses. M addresses are extracted as wrapping read targets, the order of reading data from the m addresses is specified based on the order of the extracted m addresses, and the number of times of reading data from each address is set to 1.
  • An address extractor limited to When the read request determination unit determines that the read request is a request for a wrapping read, data is transferred from the head address in which the head reading order is designated among the m addresses extracted by the address extraction unit.
  • the head data read from the head address is input, the head data storage unit for storing the head data,
  • the read request determination unit determines that the read request is a wrapping read request, from the last address in which the last read order is designated among the m addresses extracted by the address extraction unit.
  • the tail data read from the tail address is input, and the head data is input from the head data storage unit, and the head data and the tail data are It has the data extraction part which extracts the payload data and error correction data which are related, It is characterized by the above-mentioned.
  • the number of times data is read from each address is limited to one, the head data is stored, and the stored head data is used for the tail data. Can be avoided, the limited memory bandwidth can be efficiently used, and the power consumption in memory access can be suppressed.
  • FIG. 6 is a diagram showing an example of data arrangement not including ECC according to the first embodiment.
  • FIG. 6 is a diagram showing an example of arrangement of data to which a vertical ECC according to the first embodiment is added.
  • FIG. 3 is a diagram illustrating a memory control device, a request request source, and a memory according to the first embodiment.
  • FIG. 3 is a diagram illustrating a memory control device, a request request source, and a request request destination according to the first embodiment.
  • FIG. 3 is a flowchart showing an operation example of the memory control device according to the first embodiment.
  • FIG. 4 is a diagram illustrating a memory control device, a request request source, and a memory according to the second embodiment.
  • FIG. 10 is a diagram illustrating an operation example of the memory control device according to the second embodiment.
  • FIG. 10 is a diagram illustrating a memory control device, a request request source, and a memory according to the third embodiment.
  • FIG. 9 is a flowchart showing an operation example of the memory control device according to the third embodiment.
  • FIG. 10 is a diagram illustrating a memory control device, a request request source, and a memory according to a fourth embodiment.
  • FIG. 9 is a flowchart showing an operation example of the memory control device according to the fourth embodiment.
  • FIG. 10 is a diagram illustrating a memory control device, a request request source, and a memory according to a fourth embodiment.
  • FIG. 3 shows the memory control device 100, the request request source 101, and the memory 105 according to the first embodiment.
  • a configuration that is a prerequisite for describing a configuration corresponding to a wrapping lead will be described.
  • a configuration corresponding to the wrapping lead will be described in a second embodiment.
  • the request request source 101 issues a read / write request to the memory 105.
  • the request request source 101 is, for example, a CPU (Central Processing Unit).
  • the request request source 101 recognizes the arrangement of payload data, for example, in the format shown in FIG. Further, the request request source 101 recognizes the unit of the wrapping read for every four addresses.
  • n addresses are set.
  • 1-byte ECC is added to 4-byte payload data by vertical ECC.
  • the vertical ECC is an ECC memory arrangement method in which ECC is arranged in the address depth direction and ECC and parity are realized without increasing the data width of the memory. Data is read from the memory 105 in units of addresses.
  • n addresses in the memory 105 are divided into m addresses that are units of wrapping reads (m is an integer of 2 or more, and n is an integer that is an integer multiple of 2 or more of m). Is).
  • the wrapping read unit of the memory 105 for example, 0000h address, 0004h address, 0008h address, 000Ch address, 0010h address
  • the wrapping read unit of the request request source 101 for example, 0000h address, 0004h address, 0008h address, 000Ch address
  • the wrapping read unit of the request request source 101 includes the same payload data (D0 to Df).
  • the ECC is arranged in the order in which the ECC is arranged after the payload data.
  • the arrangement method of the ECC arranges the payload data and the ECC which are in a correspondence relation between two adjacent addresses. It only has to be.
  • “EEC0” may be arranged before payload data “D0”.
  • the data assigned to the same address can be expanded. For example, D0 to D3, ECC0, D4 to D6 at address 0000h, D7, ECC1, D8 to Db, ECC2, and Dc at the next address 0008h. It may be expanded. Even in that case, part of the payload data and the ECC continue to be in a correspondence relationship between two adjacent addresses.
  • the memory 105 is a memory to be controlled by the memory control device 100.
  • the memory control device 100 includes a memory address conversion unit 106, a previous value holding unit 104, a data alignment unit 103, and an ECC correction unit 102.
  • Each component of the memory control device 100 is hardware such as an element, a device, or a circuit.
  • Each component of the memory control device 100 is, for example, a semiconductor circuit group in a chip set.
  • the memory address conversion unit 106, the data alignment unit 103, and the ECC correction unit 102 may be realized using a program. Note that the memory control device 100 corresponds to an example of a read request processing device.
  • the memory address conversion unit 106 receives a read request from the request request source 101. In addition, the memory address conversion unit 106 converts the address of the received read request into an address on the memory 105 in which the vertical ECC is arranged. That is, the memory address conversion unit 106 stores p pieces of payload data requested by a read request from the request request source 101 and ECCs corresponding to the payload data (p is 2 or more and n (The following integer) is extracted as a read target.
  • the memory address conversion unit 106 corresponds to an example of a read request input unit and an address extraction unit.
  • the previous value holding unit 104 is a register that holds the previous read data (4 bytes) received from the memory 105. That is, the previous value holding unit 104 inputs the read 4-byte data every time 4-byte data is read from each address designated by the memory address conversion unit 106, and the input data is input to the previous value ( As past data).
  • the previous value holding unit 104 corresponds to an example of a past data storage unit.
  • the data alignment unit 103 separates the current read data (4 bytes) received from the memory 105 and the data (4 bytes) of the previous value holding unit 104 into a payload data portion and an ECC corresponding thereto, and performs ECC correction. Arrange the data into an arrangement that can. That is, the data alignment unit 103 inputs the read 4-byte data every time 4-byte data is read from each address specified by the memory address conversion unit 106. Further, the data alignment unit 103 inputs the 4-byte data (previous value) read out immediately before the input 4-byte data from the previous value holding unit 104, and uses the data from the memory 105 and the previous value as the data. From certain data, payload data and ECC that are in a correspondence relationship are extracted.
  • the data alignment unit 103 corresponds to an example of a data extraction unit.
  • the ECC correction unit 102 performs ECC correction on the read data received from the data alignment unit 103 and returns the read data to the request request source 101. In other words, the ECC correction unit 102 performs error correction processing of the payload data in the correspondence relationship using the ECC extracted by the data alignment unit 103, and outputs the payload data after the error correction processing to the request request source 101. .
  • the ECC correction unit 102 corresponds to an example of an error correction processing unit.
  • FIG. 3 shows a configuration in which the memory control device 100 is directly connected to the memory 105, but the memory control device 100 may be connected to the request request destination 200 as shown in FIG. Although not shown in FIG. 4, the request request destination 200 is connected to the memory 105, reads data from the memory 105, and outputs the read data to the memory control device 100.
  • the memory address conversion unit 106 receives a read request from the request request source 101 (S201).
  • the memory address conversion unit 106 calculates an area on the memory 105 including 4-byte data (D0 to D3) and the corresponding ECC (ECC0).
  • the memory address conversion unit 106 converts the data into a request for reading 8 bytes from the address 0000h (S202).
  • the memory address conversion unit 106 instructs the memory 105 to read in the order of the data at address 0000h (D0 to D3) and the data at address 0004h (ECC0 to D6).
  • the memory 105 returns the data at address 0000h (D0 to D3) and the data at address 0004h (ECC0 to D6) in order.
  • the previous value holding unit 104 receives the data (D0 to D3) at the address 0000h and holds the received data (D0 to D3) at the address 0000h (S203).
  • the data aligning unit 103 also receives the data (D0 to D3) at the address 0000h. However, data alignment cannot be performed with only the data at the address 0000h (NO in S204), and the reception of data at the address 0004h is waited.
  • the data alignment unit 103 When the data alignment unit 103 receives the data at addresses 0004h (ECC0 to D6) from the memory 105, the data alignment unit 103 receives the data at addresses 0000h (D0 to D3) held by the previous value holding unit 104 and the memory 105. It is determined that data alignment is possible based on the data at addresses 0004h (ECC0 to D6) (YES in S204). That is, the data alignment unit 103 can extract the payload data (D0 to D3) and the ECC (ECC0) having the corresponding relationship from the data (D0 to D3) at the address 0000h and the data (ECC0 to D6) at the address 0004h. to decide. Next, the data alignment unit 103 cuts out ECC0 corresponding to the payload data portions D0 to D3 and aligns the data (S205).
  • the ECC correction unit 102 receives data (D0 to D3 and ECC0) in which payload data and ECC are aligned, performs ECC correction, and returns read data (D0 to D3) to the request request source 101 (S206). . Since all the data requested by the read request has been returned, the processing is completed (S207).
  • the memory control device including the following means has been described.
  • A Means for converting a request from a request request source into a memory request and bridging data
  • b Means for correcting ECC error of data
  • c Received data from a memory adopting vertical ECC, Relocation to data that can be ECC error corrected (separated into data and corresponding ECC)
  • d Convert address and length from request request source to address and length to memory using vertical ECC
  • E Means for holding the previous data received from the memory.
  • the memory control device provided with means for converting a request from the request request source into a request to the subsequent request request destination has been described.
  • Embodiment 2 a description will be given of a configuration that avoids reading the first data twice when performing lapping read on a memory that employs vertical ECC. More specifically, the memory control device 100 according to the present embodiment includes a buffer that holds the first data, and reads the first data only once. According to the memory control device 100 according to the present embodiment, it is possible to efficiently use a finite memory band and to suppress power consumption in memory access. Furthermore, the memory control device 100 according to the present embodiment can contribute to speeding up memory access.
  • the memory control device 100 returns the read data of 16 bytes in total in the order of 0004h ⁇ 0008h ⁇ 000Ch ⁇ 0000h to the request request source 101.
  • a total of 24 bytes of read data are read from the memory in the order of 0004h ⁇ 0008h ⁇ 000Ch ⁇ 0010h ⁇ 0000h ⁇ 0004h.
  • ECC0 is the ECC of the payload data “D0 to D3” at address 0000h, from address 0004h, so the first data (data at address 0004h) needs to be read again. There is.
  • FIG. 6 shows a memory control device 100 that solves the above-described problem in wrapping read.
  • a wrapping burst read determination unit 108 and a first data holding unit 109 are added to the configuration shown in FIG.
  • the wrapping burst read determination unit 108 receives a read request from the request source 101, determines whether the received read request is a wrapping burst read request, and notifies the memory address conversion unit 106 of the result.
  • the wrapping burst read determination unit 108 corresponds to an example of a read request input unit and a read request determination unit.
  • the first data holding unit 109 is a register that holds read data that is returned first from the memory 105 in response to a request converted by the memory address conversion unit 106. That is, when the wrapping burst read determination unit 108 determines that the read request is a wrapping burst read request, the first data holding unit 109 determines the start address that is the start reading order (address 0004h in the above example). When the data is read from (), the head data read from the head address is input and the head data is stored.
  • the first data holding unit 109 corresponds to an example of a head data storage unit.
  • the memory address conversion unit 106 stores the payload data requested by the read request when the wrapping burst read determination unit 108 determines that the read request is a read request for a wrapping burst. Five addresses including the address that has been set are extracted as wrapping read targets. Further, the memory address conversion unit 106 specifies the order of reading data from the five addresses based on the order of the extracted five addresses, and limits the number of times of reading data from each address to one. For example, it is assumed that a read request for a wrapping read is issued with address 0004h (D4 to D7) in FIG.
  • the memory address conversion unit 106 wraps and reads five addresses including addresses 0004h and 0008h (addresses 0004h, 0008h, 000Ch, and 0000h) including the payload data “D4 to D7” in FIG. Extract. Then, the memory address conversion unit 106 specifies the data reading order as 0004h ⁇ 0008h ⁇ 000Ch ⁇ 0000h. As described above, since the memory address conversion unit 106 according to the present embodiment limits the number of times data is read from each address to one, the data at address 0004h, which is the first data, is not read twice. . The operation of the memory address conversion unit 106 when a normal read request is received is as described in the first embodiment.
  • FIG. 8 illustrates how each unit of the memory control device 100 processes data.
  • the wrapping burst read determination unit 108 receives a read request from the request request source 101 (S201). The wrapping burst read determination unit 108 determines whether or not the read request is a wrapping burst read request (S301). If the request is a wrapping burst read request (YES in S301), the wrapping burst read determination unit 108 outputs the read request to the memory address conversion unit 106, and the memory address conversion unit 106 converts it into a memory address of the wrapping burst read. (S302).
  • the memory address conversion unit 106 calculates an area including 16-byte data (D4 to Df and D0 to D3) and the corresponding ECC (ECC1 to ECC3 and ECC0). Referring to FIG. 2, since the data is allocated from address 0004h to address 0010h and address 0000h, it is converted into a request for reading 16 bytes from address 0004h and 4 bytes from address 0000h (S302). Then, the memory address conversion unit 106 instructs the memory 105 to read data in the order of 0004h ⁇ 0008h ⁇ 000Ch ⁇ 0000h. The memory 105 returns the data from address 0004h (ECC0 to D6) in order.
  • the first data holding unit 109 receives the data at the address 0004h (ECC0 to D6) (first data A in FIG. 8) as the first data, and the received data at the address 0004h is the first data (the first data in FIG. 8). 1 data E) is held (S303).
  • the data alignment unit 103 also receives the data (ECC0 to D6) at address 0004h (first data A in FIG. 8). However, data alignment cannot be performed only with the data at address 0004h (NO in S305), so the data reception at address 0008h is received. Wait for.
  • the previous value holding unit 104 also receives the data (ECC0 to D6) at address 0004h (first data A in FIG. 8), and the received data at address 0004h is the previous value (first data in FIG. 8). B) is held (S203). The operation until the data at address 0000h is received is the same as in the first embodiment.
  • the previous value holding unit 104 sets the data at address 0008h as the previous value (second data in FIG. 8).
  • the data alignment unit 103 also receives the data (D7 to D9) at the address 0008h (second data A in FIG. 8). As shown in FIG. 8, the data alignment unit 103 extracts “D4 to D7” and “ECC1” from the received data at the address 0008h (second data A) and the previous value (first data B), First data C is generated (S305, S205). Then, the ECC correction unit 102 performs ECC correction and transmits the first data D to the request request source 101 (S206). At this point, since all the read data has not been returned, S207 is NO.
  • the previous value holding unit 104 sets the data at address 000Ch as the previous value (first data in FIG. 8).
  • data B data (S203)
  • the data alignment unit 103 also receives the data (Da to Dc) at address 000Ch (third data A in FIG. 8).
  • the data alignment unit 103 extracts “D8 to Db” and “ECC2” from the received data at the 000Ch address (third data A) and the previous value (second data B), Second data C is generated (S305, S205).
  • the ECC correction unit 102 performs ECC correction and transmits the second data D to the request request source 101 (S206). At this point, since all the read data has not been returned, S207 is NO.
  • the previous value holding unit 104 sets the data at address 0010h as the previous value (first data in FIG. 8). 4 data B) (S203), and the data alignment unit 103 also receives the data (Dd to ECC3) at address 0010h (fourth data A in FIG. 8). As shown in FIG. 8, the data alignment unit 103 extracts “Dc to Df” and “ECC3” from the received data at the address 0010h (fourth data A) and the previous value (third data B), Third data C is generated (S305, S205). Then, the ECC correction unit 102 performs ECC correction and transmits the third data D to the request request source 101 (S206). At this point, since all the read data has not been returned, S207 is NO.
  • the previous value holding unit 104 sets the data at the address 0000h as the previous value (the first value in FIG. 8).
  • the data alignment unit 103 also receives the data (D0 to D3) at address 0000h (fifth data A in FIG. 8).
  • the data alignment unit 103 receives the data at address 0000h (D0 to D3) (fifth data A in FIG. 8), but cannot be aligned with the data at address 0010h (fourth data B) (NO in S305). , Wait for data at address 0000h (fifth data B). As shown in FIG.
  • the data alignment unit 103 generates “D0 to D3” from the received data at the address 0000h (fifth data B) and the first data (first data E) in the first data holding unit 109. And “ECC0” are extracted to generate the fourth data C (S305, S205). Then, the ECC correction unit 102 performs ECC correction, and transmits the fourth data D to the request request source 101 (S206). At this time, all the read data has been returned, so S207 is YES.
  • the previous value holding unit 104 stores the fourth data B and the fifth data B.
  • the fourth data B and the fifth data B are not used in the data alignment unit 103.
  • the previous value holding unit 104 may not store the fourth data B and the fifth data B.
  • the number of times of reading data from each address is limited to one, the first data is stored, and the stored first data is compared with the last data. Therefore, it is possible to avoid reading duplicate data, efficiently use a finite memory bandwidth, and suppress power consumption in memory access.
  • the memory control device including the following means in addition to the configuration shown in the first embodiment has been described.
  • Embodiment 3 In the first embodiment, one read request from the request request source 101 is accepted, and the next read request cannot be accepted until the read data is returned. For example, in DRAM, the period from when a read request is issued to when the read data is returned (read latency) is long, but before the read data that issued the read request is returned, the next read request is continued. Can be issued. This pipeline processing is indispensable for improving the throughput.
  • FIG. 9 shows a memory control device 100 that performs pipeline processing based on the configuration of the first embodiment.
  • a FIFO (First-In First-Out) 110 is added to the configuration shown in FIG.
  • the FIFO 110 stores the issued request in the memory 105, and passes the information to the data alignment unit 103 at the timing when the read data is returned from the memory 105.
  • the processing until the memory address conversion unit 106 converts the address requested by the read request into the memory address in FIG. 2 (S202) is the same as that in the first embodiment.
  • the command information converted into the memory address is held in the FIFO 110 (S401).
  • the command information is continuously held in the FIFO 110.
  • the data alignment unit 103 and the previous value holding unit 104 accept read data from the memory 105 (S203).
  • the data alignment unit 103 and the previous value holding unit 104 read the read data for the next request from the memory 105. Accept (S203). If the command information does not exist in the FIFO 110 (NO in S402), the processing is completed because all the request data has been returned (S207).
  • the memory control device including means for storing requests from the request request source has been described.
  • Embodiment 4 Even in the configuration described in the second embodiment, pipeline processing is possible as in the third embodiment. However, simply adding the FIFO 110 to the configuration shown in FIG.
  • the next Data read in response to the read request may be output from the memory 105 to the data alignment unit 103.
  • the wrapping read after the data at the last address is output from the memory 105 to the data alignment unit 103, the first data from the first data holding unit 109 and the last address stored in the previous value holding unit 104 are output. Data alignment using the data is performed by the data alignment unit 103.
  • the pipeline processing is realized by providing the FIFO 110 and means for controlling data collision in the configuration shown in FIG.
  • FIG. 11 shows a memory control apparatus 100 that performs pipeline processing based on the configuration of the second embodiment.
  • a FIFO 110 and a data collision control unit 111 are added to the configuration shown in FIG.
  • the data collision control unit 111 sends data read from the memory 105 to the data alignment unit 103 in response to a subsequent read request at a timing when the data alignment unit 103 uses the first data from the first data holding unit 109.
  • Prevent input That is, in the data collision control unit 111, the data alignment unit 103 inputs the first data from the first data holding unit 109, and the payload data and the ECC that are in a correspondence relationship are obtained from the first data and the data at the last address.
  • the timing control of the data read from the memory 105 is performed so that the data read from the memory 105 is input to the data alignment unit 103 in response to a subsequent read request.
  • the data collision control unit 111 is arranged between the memory 105 and the data alignment unit 103, and the data read from the memory 105 in response to a subsequent read request by the data collision control unit 111. It is conceivable to control collision by buffering. Further, as shown in FIG. 13, a data collision control unit 111 is arranged between the memory 105 and the memory address conversion unit 106, and the data collision control unit 111 issues a request to the memory 105 for a read request subsequent to the wrapping read. It is conceivable to control the collision by leaving an interval.
  • FIG. 12 shows an operation example in the configuration of FIG.
  • the processing up to the process of storing command information in the FIFO 110 is the same as in the second and third embodiments.
  • the processing in the case where the head command information held in the FIFO 110 is not wrapping read command information is the same as in the third embodiment.
  • If the first command information held in the FIFO 110 is wrapping read command information (YES in S501), the process until the data alignment unit 103 performs data alignment using the first data is the same as in the second embodiment. It is.
  • the data collision control unit 111 determines whether data read from the memory 105 is received before the data alignment unit 103 completes data alignment using the first data (S502).
  • the data collision control unit 111 delays the timing at which the data alignment unit 103 receives the read data from the memory 105 (S503). Specifically, the data collision control unit 111 buffers read data from the memory 105. Subsequent operations are the same as those in the third embodiment.
  • the memory control device including the following means in addition to the configuration shown in the second embodiment has been described.
  • 100 memory controller 101 request request source, 102 ECC correction unit, 103 data alignment unit, 104 previous value holding unit, 105 memory, 106 memory address conversion unit, 108 wrapping burst read determination unit, 109 first data holding unit, 110 FIFO, 111 data collision control unit, 200 request request destination.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Human Computer Interaction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

　ラッピングバーストリード判定部１０８が、リードリクエストがラッピングリードのリクエストであるかを判定する。ラッピングリードのリクエストである場合に、メモリアドレス変換部１０６が、リードリクエストで要求されているペイロードデータが格納されているアドレスが含まれる複数個のアドレスを抽出し、抽出した複数個のアドレスからのデータの読み出し順序を指定する。ラッピングリードのリクエストである場合に、第１データ保持部１０９が、前記複数個のアドレスのうち先頭の読み出し順序が指定されたアドレスから読み出された第１データを入力し、第１データを記憶する。ラッピングリードのリクエストである場合に、データ整列部１０３が、最後尾の読み出し順序が指定されたアドレスから読み出された最後尾データを入力するとともに、第１データと最後尾データから、対応関係にあるペイロードデータとＥＣＣを抽出する。

Description

リードリクエスト処理装置
　本発明は、メモリからのペイロードデータの読み出しを要求するリードリクエストを処理する技術に関する。
　メモリの信頼性を向上するためにペイロードデータにＥＣＣ（Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｎｇ　Ｃｏｄｅ）やパリティビットを付加することがある。
　通常は、付加したＥＣＣ、パリティビット専用に幅方向にメモリ素子を追加する（水平ＥＣＣ、水平パリティ）。
　例えば×８ビット構成のメモリではなく、特殊な×９ビット構成のメモリを使用することが考えられる。
　しかし、メモリ素子の追加や特殊メモリの採用は、コスト的に不利であったり、部品の入手性に難がある場合が多い。
　その解決策の一つとして、ＥＣＣを幅方向ではなく深さ方向へＥＣＣを保存することで幅方向にメモリを増やす必要のない、垂直ＥＣＣ、垂直パリティを採用することがある。
　以下では、垂直ＥＣＣを例にして説明を進めるが、垂直パリティに対しても以下の説明は適用可能である。
　例えば、図１に示すようなメモリ構成に垂直ＥＣＣ方式により、ＥＣＣを付加する場合を考える。
　図１では、１つのアドレスに、各々のデータ幅が１バイトのペイロードデータが４つ格納されている。
　図１のメモリ構成において、垂直ＥＣＣにより、４バイトのペイロードデータにつき１バイトのＥＣＣを付加すると、図２に示すようなデータの配置となる。
　垂直ＥＣＣを採用したメモリへラッピングリードを行うと、メモリから最初にリードするアドレスのデータ（第１データ）は、ＥＣＣを含めると最初と最後の２回で利用される。
　ラッピングリードとは、キャッシュのリードフィル動作などでラインサイズ分リードする場合に、最初にアクセスが必要なアドレスを先頭にするとともに、先頭アドレスからアドレスを単調に増加させてラッピング境界に達すると低位アドレスへラップ・アラウンドしてデータを返送する方法である。
　図１の例では、４つのアドレス（例えば、００００ｈ番地、０００４ｈ番地、０００８ｈ番地、０００Ｃｈ番地の４つのアドレス）ごとにラッピングリードの単位が区切られている。
　図２の例では、５つのアドレス（例えば、００００ｈ番地、０００４ｈ番地、０００８ｈ番地、０００Ｃｈ番地、００１０ｈ番地の５つのアドレス）ごとにラッピングリードの単位が区切られている。
　図２の例において、例えば、０００４ｈ番地を先頭アドレスにする場合は、０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）、０００８ｈ番地のデータ（Ｄ７～Ｄ９）、０００Ｃｈ番地のデータ（Ｄａ～Ｄｃ）、００１０ｈ番地のデータ（Ｄｄ～ＥＣＣ３）が読み出される。
　そして、００１０ｈ番地でラッピング境界に達するので、低位アドレスにラップ・アラウンドして、００００ｈ番地のデータ（Ｄ０～Ｄ３）が読み出される。
　００００ｈ番地のデータ（Ｄ０～Ｄ３）のＥＣＣは、「ＥＣＣ０」として０００４ｈ番地にあるので、再度、０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）を読み出す必要がある。
　このように、垂直ＥＣＣを採用したメモリへラッピングリードを行うと、メモリから最初にリードするアドレスのデータ（第１データ）は、ＥＣＣを含めると最初と最後の２回読み出されることになる。
　メモリアクセスにはオーバーヘッドがある場合が多く（例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）では同一バンクをＡＣＴするとアクセスできない期間が発生する）、第１データを２回リードすると、性能ロスが生じ、非効率である。
　また、メモリアクセスごとに電力が消費されるため、第１データを２回リードすると、電力消費が多くなる。
　垂直ＥＣＣを実現する際、メモリの特徴に応じて、ペイロードデータとＥＣＣのメモリ上の配置を工夫することで、ペイロードデータとＥＣＣに高速にアクセスする手法がある（例えば、特許文献１）。
特開平１１－０９８４６２号公報
　特許文献１の方式は、垂直ＥＣＣと、ページモードおよびバンク切り替えのＤＲＡＭ高速アクセス技術を利用できるようにしているが、インクリメントアクセスのみ適応可能でラッピングリードアクセスには対応できない。
　本発明は、上記のような事情に鑑みたものであり、重複したデータの読み出しを回避し、有限なメモリ帯域を効率的に利用し、また、メモリアクセスにおける電力消費を抑制することを主な目的とする。
　本発明に係るリードリクエスト処理装置は、
　各々に所定のデータ幅分のデータが格納されるｎ個のアドレスを有し、前記ｎ個のアドレスが、ラッピングリードの単位であるｍ個のアドレスごとに区分され（ｍは２以上の整数、ｎはｍの２以上の整数倍の整数）、対応関係にあるペイロードデータと誤り訂正データが、隣接する２つのアドレスにわたって格納され、アドレス単位でデータの読み出しが行われるメモリ
からのペイロードデータの読み出しを要求するリードリクエストを処理するリードリクエスト処理装置であって、
　リードリクエストを入力するリードリクエスト入力部と、
　前記リードリクエスト入力部により入力されたリードリクエストが、ラッピングリードのリクエストであるか否かを判定するリードリクエスト判定部と、
　前記リードリクエスト判定部により前記リードリクエストがラッピングリードのリクエストであると判定された場合に、前記ｎ個のアドレスの中から、前記リードリクエストで要求されているペイロードデータが格納されているアドレスが含まれるｍ個のアドレスをラッピングリードの対象として抽出し、抽出したｍ個のアドレスの順序に基づいてｍ個のアドレスからのデータの読み出し順序を指定するとともに、各アドレスからのデータの読み出し回数を１回に限定するアドレス抽出部と、
　前記リードリクエスト判定部により前記リードリクエストがラッピングリードのリクエストであると判定された場合に、前記アドレス抽出部により抽出されたｍ個のアドレスのうち先頭の読み出し順序が指定された先頭アドレスからデータが読み出された際に、前記先頭アドレスから読み出された先頭データを入力し、前記先頭データを記憶する先頭データ記憶部と、
　前記リードリクエスト判定部により前記リードリクエストがラッピングリードのリクエストであると判定された場合に、前記アドレス抽出部により抽出されたｍ個のアドレスのうち最後尾の読み出し順序が指定された最後尾アドレスからデータが読み出された際に、前記最後尾アドレスから読み出された最後尾データを入力するとともに、前記先頭データ記憶部から前記先頭データを入力し、前記先頭データと前記最後尾データから、対応関係にあるペイロードデータと誤り訂正データを抽出するデータ抽出部とを有することを特徴とする。
　本発明によれば、各アドレスからのデータの読出し回数を１回に限定するとともに先頭データを記憶し、最後尾データに対して、記憶している先頭データを利用するため、重複したデータの読み出しを回避し、有限なメモリ帯域を効率的に利用し、また、メモリアクセスにおける電力消費を抑制することができる。
実施の形態１に係るＥＣＣが含まれないデータの配置例を示す図。 実施の形態１に係る垂直ＥＣＣを付加されたデータの配置例を示す図。 実施の形態１に係るメモリ制御装置とリクエスト要求元とメモリとを示す図。 実施の形態１に係るメモリ制御装置とリクエスト要求元とリクエスト要求先とを示す図。 実施の形態１に係るメモリ制御装置の動作例を示すフローチャート図。 実施の形態２に係るメモリ制御装置とリクエスト要求元とメモリとを示す図。 実施の形態２に係るメモリ制御装置の動作例を示すフローチャート図。 実施の形態２に係るメモリ制御装置の動作例を示す図。 実施の形態３に係るメモリ制御装置とリクエスト要求元とメモリとを示す図。 実施の形態３に係るメモリ制御装置の動作例を示すフローチャート図。 実施の形態４に係るメモリ制御装置とリクエスト要求元とメモリとを示す図。 実施の形態４に係るメモリ制御装置の動作例を示すフローチャート図。 実施の形態４に係るメモリ制御装置とリクエスト要求元とメモリとを示す図。
　実施の形態１．
　図３は、実施の形態１に係るメモリ制御装置１００とリクエスト要求元１０１とメモリ１０５とを示す。
　本実施の形態では、ラッピングリードに対応する構成を説明するにあたって前提となる構成を説明する。
　ラッピングリードに対応する構成は、実施の形態２で説明する。
　図３において、リクエスト要求元１０１は、メモリ１０５へのリード・ライトリクエストを発行する。
　以下では、リクエスト要求元１０１は、メモリ１０５からのペイロードデータの読み出しを要求するリードリクエストを発行する場合に限って説明を進める。
　リクエスト要求元１０１は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）である。
　なお、リクエスト要求元１０１では、例えば図１に示す形式で、ペイロードデータの配置を認識している。
　また、リクエスト要求元１０１では、４つのアドレスごとにラッピングリードの単位を認識している。
　また、メモリ１０５では、例えば図２に示す形式で、ペイロードデータと、誤り訂正データであるＥＣＣが配置されている。
　メモリ１０５には、ｎ個のアドレスが設定されている。
　図２では、一例として、メモリ１０５に、２０個のアドレスが設定されている（ｎ＝２０）。
　前述したように、図２では、垂直ＥＣＣにより、４バイトのペイロードデータにつき１バイトのＥＣＣが付加されている。
　垂直ＥＣＣとは、前述したように、アドレスの深さ方向へＥＣＣを配置し、メモリのデータ幅を増やすことなくＥＣＣ、パリティを実現する、ＥＣＣのメモリ配置方法である。
　メモリ１０５からは、アドレス単位でデータの読み出しが行われる。
　また、メモリ１０５のｎ個のアドレスが、ラッピングリードの単位であるｍ個のアドレスごとに区分されている（なお、ｍは２以上の整数であり、ｎはｍの２以上の整数倍の整数である）。
　図２では、一例として、５つのアドレスごとにラッピングリードの単位が設けられている（ｍ＝５）。
　なお、メモリ１０５のラッピングリードの単位（例えば、００００ｈ番地、０００４ｈ番地、０００８ｈ番地、０００Ｃｈ番地、００１０ｈ番地）と、リクエスト要求元１０１のラッピングリードの単位（例えば、００００ｈ番地、０００４ｈ番地、０００８ｈ番地、０００Ｃｈ番地）には、同じペイロードデータ（Ｄ０～Ｄｆ）が含まれている。
　また、図２では、ペイロードデータに続けてＥＣＣを配置する順になっているが、これは一例であり、ＥＣＣの配置方法は、隣接する２つのアドレスにわたって対応関係にあるペイロードデータとＥＣＣが配置されていればよい。
　例えば、「ＥＥＣ０」がペイロードデータ「Ｄ０」の前に配置されていてもよい。
　また、同じアドレスに割り当たったデータは拡張可能であり、例えば００００ｈ番地にＤ０～Ｄ３、ＥＣＣ０、Ｄ４～Ｄ６、次の０００８ｈ番地にＤ７、ＥＣＣ１、Ｄ８～Ｄｂ、ＥＣＣ２、Ｄｃと、データ幅を拡張しても良い。その場合においても、一部のペイロードデータとＥＣＣは隣接する２つのアドレスにわたって対応関係にあり続けるためである。
　なお、メモリ１０５は、メモリ制御装置１００の制御対象のメモリである。
　メモリ制御装置１００は、メモリアドレス変換部１０６、前回値保持部１０４、データ整列部１０３及びＥＣＣ訂正部１０２で構成される。
　メモリ制御装置１００の各構成要素は、例えば素子、デバイス、回路といったハードウェアである。
　メモリ制御装置１００の各構成要素は、例えば、チップセット内の半導体回路群である。
　また、例えば、メモリアドレス変換部１０６、データ整列部１０３及びＥＣＣ訂正部１０２は、プログラムを用いて実現されていてもよい。
　なお、メモリ制御装置１００は、リードリクエスト処理装置の例に相当する。
　メモリアドレス変換部１０６は、リクエスト要求元１０１からのリードリクエストを受信する。
　また、メモリアドレス変換部１０６は、受信したリードリクエストのアドレスを垂直ＥＣＣを配置したメモリ１０５上のアドレスへ変換する。
　つまり、メモリアドレス変換部１０６は、リクエスト要求元１０１からのリードリクエストで要求されているペイロードデータと当該ペイロードデータと対応関係にあるＥＣＣが格納されているｐ個（ｐは２以上であってｎ以下の整数である）のアドレスを読み出しの対象として抽出する。
　メモリアドレス変換部１０６は、リードリクエスト入力部とアドレス抽出部の例に相当する。
　前回値保持部１０４は、メモリ１０５から受信した前回のリードデータ（４バイト）を保持するレジスタである。
　つまり、前回値保持部１０４は、メモリアドレス変換部１０６によって指定された各アドレスから４バイトのデータが読み出される度に、読み出された４バイトのデータを入力し、入力したデータを前回値（過去データ）として記憶する。
　前回値保持部１０４は、過去データ記憶部の例に相当する。
　データ整列部１０３は、メモリ１０５から受信した今回のリードデータ（４バイト）と前回値保持部１０４のデータ（４バイト）を、ペイロードデータ部分とそれに対応するＥＣＣに分離し、ＥＣＣ訂正を行うことができる配置へデータを整列する。
　つまり、データ整列部１０３は、メモリアドレス変換部１０６によって指定された各アドレスから４バイトのデータが読み出される度に、読み出された４バイトのデータを入力する。
　また、データ整列部１０３は、入力した４バイトのデータの１つ前に読み出された４バイトのデータ（前回値）を前回値保持部１０４から入力し、メモリ１０５からのデータと前回値であるデータから、対応関係にあるペイロードデータとＥＣＣとを抽出する。
　データ整列部１０３は、データ抽出部の例に相当する。
　ＥＣＣ訂正部１０２は、データ整列部１０３から受信したリードデータにＥＣＣ訂正を行いリクエスト要求元１０１にリードデータを返送する。
　つまり、ＥＣＣ訂正部１０２は、データ整列部１０３により抽出されたＥＣＣを用いて、対応関係にあるペイロードデータの誤り訂正処理を行い、誤り訂正処理後のペイロードデータを、リクエスト要求元１０１に出力する。
　ＥＣＣ訂正部１０２は、誤り訂正処理部の例に相当する。
　図３では、メモリ制御装置１００が直接メモリ１０５に接続している構成を示しているが、図４に示す通り、メモリ制御装置１００はリクエスト要求先２００に接続していてもよい。
　図４では、図示を省略しているが、リクエスト要求先２００は、メモリ１０５に接続しており、メモリ１０５のデータの読み出しを行って、読み出したデータをメモリ制御装置１００に出力する。
　次に、本実施の形態に係るメモリ制御装置１００の動作例を、図５を参照して説明する。
　ここでは、リクエスト要求元１０１が、図１の００００ｈ番地の４バイト（Ｄ０～Ｄ３）のリードを要求する場合を説明する。
　まず、メモリアドレス変換部１０６が、リクエスト要求元１０１からのリードリクエストを受理する（Ｓ２０１）。
　メモリアドレス変換部１０６は、４バイトのデータ（Ｄ０～Ｄ３）とそれに対応するＥＣＣ（ＥＣＣ０）を含むメモリ１０５上の領域を計算する。
　図２を参照すると、上記データは００００ｈ番地と、０００４ｈ番地に跨って配置されているため、メモリアドレス変換部１０６は、００００ｈ番地から８バイトをリードするリクエストに変換する（Ｓ２０２）。
　そして、メモリアドレス変換部１０６は、００００ｈ番地のデータ（Ｄ０～Ｄ３）、０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）の順序での読み出しをメモリ１０５に指示する。
　メモリ１０５は、００００ｈ番地のデータ（Ｄ０～Ｄ３）と０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）を順に返す。
　前回値保持部１０４は、００００ｈ番地のデータ（Ｄ０～Ｄ３）を受信し、受信した００００ｈ番地のデータ（Ｄ０～Ｄ３）を保持する（Ｓ２０３）。
　データ整列部１０３も００００ｈ番地のデータ（Ｄ０～Ｄ３）を受信するが、００００ｈ番地のデータだけではデータ整列ができないので（Ｓ２０４でＮＯ）、０００４ｈ番地のデータ受信を待つ。
　データ整列部１０３は、メモリ１０５から０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）を受信したときに、前回値保持部１０４が保持している００００ｈ番地のデータ（Ｄ０～Ｄ３）と、メモリ１０５から受信した０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）とにより、データ整列ができると判断する（Ｓ２０４でＹＥＳ）。
　つまり、データ整列部１０３は、００００ｈ番地のデータ（Ｄ０～Ｄ３）と、０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）から、対応関係にあるペイロードデータ（Ｄ０～Ｄ３）とＥＣＣ（ＥＣＣ０）を抽出できると判断する。
　次に、データ整列部１０３は、ペイロードデータ部分Ｄ０～Ｄ３と対応するＥＣＣ０を切り出し、データを整列させる（Ｓ２０５）。
　ＥＣＣ訂正部１０２は、ペイロードデータとＥＣＣが整列されたデータ（Ｄ０～Ｄ３とＥＣＣ０）を受け取り、ＥＣＣ訂正を行った後、リクエスト要求元１０１にリードデータ（Ｄ０～Ｄ３）を返送する（Ｓ２０６）。
　以上でリードリクエストで要求されたデータを全て返送し終えたので処理が完了する（Ｓ２０７）。
　上記の例では、００００ｈ番地から４バイトをリードする場合を取り上げたが、０００４ｈ番地から８バイトのリードなど、アドレスを単調に増加させたリードアクセスであれば、メモリ制御装置１００は図５に示す動作により、ＥＣＣ訂正後のリードデータを適切に返送できる。
　以上、本実施の形態では、以下の手段を備えたメモリ制御装置を説明した。
　（ａ）リクエスト要求元からのリクエストを、メモリのリクエストに変換し、データの橋渡しをする手段
　（ｂ）データのＥＣＣエラー訂正をする手段
　（ｃ）垂直ＥＣＣを採用したメモリからの受信データを、ＥＣＣエラー訂正をすることができるデータ（データと対応するＥＣＣに分離したもの）に再配置する手段
　（ｄ）リクエスト要求元からのアドレスとレングスを、垂直ＥＣＣを採用したメモリへアドレスとレングスに変換する手段
　（ｅ）メモリから受信した前回のデータを保持するための手段。
　また、本実施の形態では、更に、リクエスト要求元からのリクエストを、後段のリクエスト要求先へのリクエストに変換する手段を備えたメモリ制御装置を説明した。
　実施の形態２．
　本実施の形態では、垂直ＥＣＣを採用したメモリにラッピングリードを行う際に、第１データを２回リードすることを回避する構成を説明する。
　より具体的には、本実施の形態に係るメモリ制御装置１００は、第１データを保持しておくバッファを備え、第１データのリードを１回で済ませる。
　本実施の形態に係るメモリ制御装置１００によれば、有限なメモリ帯域を効率的に利用することができ、メモリアクセスにおける電力消費を抑制することができる。
　更に、本実施の形態に係るメモリ制御装置１００は、メモリアクセスの高速化に寄与することができる。
　ここで、垂直ＥＣＣを採用したメモリにラッピングリードを行う際に、第１データのリードが２回発生する理由を、再度説明する。
　例えば、図１の０００４ｈ番地から１６バイトをラッピングリードする場合、メモリ制御装置１００は、リクエスト要求元１０１に、０００４ｈ→０００８ｈ→０００Ｃｈ→００００ｈ番地の順で計１６バイトのリードデータを返送することになる。
　このリード動作を図２に示す垂直ＥＣＣを付加したメモリ配置で行うと、０００４ｈ→０００８ｈ→０００Ｃｈ→００１０ｈ→００００ｈ→０００４ｈ番地の順で計２４バイトのリードデータをメモリからリードすることになり、０００４ｈ番地に対して２回リードが発生している。
　つまり、図２のメモリ配置では、００００ｈ番地のペイロードデータ「Ｄ０～Ｄ３」のＥＣＣである「ＥＣＣ０」を０００４ｈ番地からリードする必要があるため、第１データ（０００４ｈ番地のデータ）を再度読み出す必要がある。
　以上のラッピングリードにおける課題を解決するメモリ制御装置１００を図６に示す。
　図６のメモリ制御装置１００は、図３に示した構成に、ラッピングバーストリード判定部１０８と第１データ保持部１０９が追加されている。
　ラッピングバーストリード判定部１０８は、リクエスト要求元１０１からリードリクエストを受信するとともに、受信したリードリクエストがラッピングバーストのリードリクエストであるかどうかを判定し、その結果をメモリアドレス変換部１０６に通知する。
　ラッピングバーストリード判定部１０８は、リードリクエスト入力部とリードリクエスト判定部の例に相当する。
　第１データ保持部１０９は、メモリアドレス変換部１０６によって変換したリクエストによって、メモリ１０５から最初に返ってくるリードデータを保持するレジスタである。
　つまり、第１データ保持部１０９は、ラッピングバーストリード判定部１０８によりリードリクエストがラッピングバーストのリードリクエストであると判定された場合に、先頭の読み出し順序である先頭アドレス（上記の例では、０００４ｈ番地）からデータが読み出された際に、先頭アドレスから読み出された先頭データを入力し、先頭データを記憶する。
　第１データ保持部１０９は、先頭データ記憶部の例に相当する。
　また、本実施の形態では、メモリアドレス変換部１０６は、ラッピングバーストリード判定部１０８によりリードリクエストがラッピングバーストのリードリクエストであると判定された場合に、リードリクエストで要求されているペイロードデータが格納されているアドレスが含まれる５個のアドレスをラッピングリードの対象として抽出する。
　また、メモリアドレス変換部１０６は、抽出した５個のアドレスの順序に基づいて５個のアドレスからのデータの読み出し順序を指定するとともに、各アドレスからのデータの読み出し回数を１回に限定する。
　例えば、図１の０００４ｈ番地（Ｄ４～Ｄ７）を先頭のアドレスとするラッピングリードのリードリクエストが発行された場合を想定する。
　メモリアドレス変換部１０６は、図２においてペイロードデータ「Ｄ４～Ｄ７」が含まれる０００４ｈ番地と０００８ｈ番地を含む５個のアドレス（０００４ｈ番地、０００８ｈ番地、０００Ｃｈ番地、００００ｈ番地）をラッピングリードの対象として抽出する。
　そして、メモリアドレス変換部１０６は、データ読み出し順序を０００４ｈ→０００８ｈ→０００Ｃｈ→００００ｈと指定する。
　このように、本実施の形態に係るメモリアドレス変換部１０６は、各アドレスからのデータの読み出し回数を１回に限定するので、第１データである０００４ｈ番地のデータが２回読み出されることがない。
　なお、通常のリードリクエストが受信された場合のメモリアドレス変換部１０６の動作は実施の形態１に示した通りである。
　また、図６に示す他の要素の動作は、実施の形態１で説明した通りなので、説明を省略する。
　次に、本実施の形態に係るメモリ制御装置１００の動作例を、図７を参照して説明する。
　ここでは、リクエスト要求元１０１が、図１の０００４ｈ番地（Ｄ４～Ｄ７）を先頭のアドレスとするラッピングリードを要求する場合を説明する。
　また、図８は、メモリ制御装置１００の各部で、どのようにデータを処理するかを説明している。
　まず、ラッピングバーストリード判定部１０８が、リクエスト要求元１０１からのリードリクエストを受理する（Ｓ２０１）。
　ラッピングバーストリード判定部１０８は、リードリクエストがラッピングバーストリードのリクエストであるか否かを判定する（Ｓ３０１）。
　ラッピングバーストリードのリクエストである場合（Ｓ３０１でＹＥＳ）は、ラッピングバーストリード判定部１０８は、リードリクエストをメモリアドレス変換部１０６に出力し、メモリアドレス変換部１０６がラッピングバーストリードのメモリアドレスに変換する（Ｓ３０２）。
　メモリアドレス変換部１０６は、１６バイトのデータ（Ｄ４～ＤｆとＤ０～Ｄ３）とそれに対応するＥＣＣ（ＥＣＣ１～ＥＣＣ３とＥＣＣ０）を含む領域を計算する。
　図２を参照すると、上記データは０００４ｈ番地から００１０ｈ番地と００００ｈ番地に配置されているので、０００４ｈ番地から１６バイト、００００ｈ番地から４バイトをリードするリクエストに変換する（Ｓ３０２）。
　そして、メモリアドレス変換部１０６は、０００４ｈ→０００８ｈ→０００Ｃｈ→００００ｈの順で、メモリ１０５にデータの読み出しを指示する。
　メモリ１０５は、０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）から順に返す。
　第１データ保持部１０９は、先頭のデータである０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）（図８の第１データＡ）を受信し、受信した０００４ｈ番地のデータを第１データ（図８の第１データＥ）として保持する（Ｓ３０３）。
　データ整列部１０３も０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）（図８の第１データＡ）を受信するが、０００４ｈ番地のデータだけではデータ整列ができないので（Ｓ３０５でＮＯ）、０００８ｈ番地のデータ受信を待つ。
　また、このとき、前回値保持部１０４も、０００４ｈ番地のデータ（ＥＣＣ０～Ｄ６）（図８の第１データＡ）を受信し、受信した０００４ｈ番地のデータを前回値（図８の第１データＢ）として保持する（Ｓ２０３）。
　なお、００００ｈ番地のデータを受信するまでの動作は、実施の形態１と同様である。
　つまり、メモリ１０５から０００８ｈ番地のデータ（Ｄ７～Ｄ９）（図８の第２データＡ）が読み出された際に、前回値保持部１０４が０００８ｈ番地のデータを前回値（図８の第２データＢ）として保持し（Ｓ２０３）、データ整列部１０３も、０００８ｈ番地のデータ（Ｄ７～Ｄ９）（図８の第２データＡ）を受信する。
　データ整列部１０３は、図８に示すように、受信した０００８ｈ番地のデータ（第２データＡ）と前回値（第１データＢ）から、「Ｄ４～Ｄ７」と「ＥＣＣ１」を抽出して、第１データＣを生成する（Ｓ３０５、Ｓ２０５）。
　そして、ＥＣＣ訂正部１０２がＥＣＣ訂正を行い、第１データＤをリクエスト要求元１０１に送信する（Ｓ２０６）。
　なお、この時点では、全てのリードデータが返送されていないので、Ｓ２０７はＮＯとなる。
　次に、メモリ１０５から０００Ｃｈ番地のデータ（Ｄａ～Ｄｃ）（図８の第３データＡ）が読み出された際に、前回値保持部１０４が０００Ｃｈ番地のデータを前回値（図８の第３データＢ）として保持し（Ｓ２０３）、データ整列部１０３も、０００Ｃｈ番地のデータ（Ｄａ～Ｄｃ）（図８の第３データＡ）を受信する。
　データ整列部１０３は、図８に示すように、受信した０００Ｃｈ番地のデータ（第３データＡ）と前回値（第２データＢ）から、「Ｄ８～Ｄｂ」と「ＥＣＣ２」を抽出して、第２データＣを生成する（Ｓ３０５、Ｓ２０５）。
　そして、ＥＣＣ訂正部１０２がＥＣＣ訂正を行い、第２データＤをリクエスト要求元１０１に送信する（Ｓ２０６）。
　なお、この時点では、全てのリードデータが返送されていないので、Ｓ２０７はＮＯとなる。
　次に、メモリ１０５から００１０ｈ番地のデータ（Ｄｄ～ＥＣＣ３）（図８の第４データＡ）が読み出された際に、前回値保持部１０４が００１０ｈ番地のデータを前回値（図８の第４データＢ）として保持し（Ｓ２０３）、データ整列部１０３も、００１０ｈ番地のデータ（Ｄｄ～ＥＣＣ３）（図８の第４データＡ）を受信する。
　データ整列部１０３は、図８に示すように、受信した００１０ｈ番地のデータ（第４データＡ）と前回値（第３データＢ）から、「Ｄｃ～Ｄｆ」と「ＥＣＣ３」を抽出して、第３データＣを生成する（Ｓ３０５、Ｓ２０５）。
　そして、ＥＣＣ訂正部１０２がＥＣＣ訂正を行い、第３データＤをリクエスト要求元１０１に送信する（Ｓ２０６）。
　なお、この時点では、全てのリードデータが返送されていないので、Ｓ２０７はＮＯとなる。
　次に、メモリ１０５から００００ｈ番地のデータ（Ｄ０～Ｄ３）（図８の第５データＡ）が読み出された際に、前回値保持部１０４が００００ｈ番地のデータを前回値（図８の第５データＢ）として保持し（Ｓ２０３）、データ整列部１０３も、００００ｈ番地のデータ（Ｄ０～Ｄ３）（図８の第５データＡ）を受信する。
　データ整列部１０３は００００ｈ番地のデータ（Ｄ０～Ｄ３）（図８の第５データＡ）を受信するが、００１０ｈ番地のデータ（第４データＢ）とではデータ整列ができないので（Ｓ３０５でＮＯ）、００００ｈ番地のデータ（第５データＢ）を待つ。
　データ整列部１０３は、図８に示すように、受信した００００ｈ番地のデータ（第５データＢ）と第１データ保持部１０９内の第１データ（第１データＥ）から、「Ｄ０～Ｄ３」と「ＥＣＣ０」を抽出して、第４データＣを生成する（Ｓ３０５、Ｓ２０５）。
　そして、ＥＣＣ訂正部１０２がＥＣＣ訂正を行い、第４データＤをリクエスト要求元１０１に送信する（Ｓ２０６）。
　この時点で、全てのリードデータが返送されたので、Ｓ２０７はＹＥＳとなる。
　なお、上記の例では、前回値保持部１０４は、第４データＢ及び第５データＢを記憶することとしたが、この第４データＢ及び第５データＢはデータ整列部１０３において利用されないので、前回値保持部１０４は第４データＢ及び第５データＢを記憶しなくてもよい。
　このように、本実施の形態によれば、各アドレスからのデータの読出し回数を１回に限定するとともに第１データを記憶し、最後尾のデータに対して、記憶している第１データを利用するため、重複したデータの読み出しを回避し、有限なメモリ帯域を効率的に利用し、また、メモリアクセスにおける電力消費を抑制することができる。
　以上、本実施の形態では、実施の形態１で示した構成に加えて、以下の手段を備えたメモリ制御装置を説明した。
　（ａ）リクエスト要求元からのリクエストによる、最初の受信データを保持する手段
　（ｂ）ラッピングリードを判定する手段。
　実施の形態３．
　実施の形態１では、リクエスト要求元１０１からのリードリクエストを１つ受け付け、そのリードデータを返送し終えるまで、次のリードリクエストを受け付けることができない。
　例えばＤＲＡＭでは、リードリクエストを発行してから、リードデータが返ってくるまでの期間（リードレイテンシ）は長いが、リードリクエストを発行したリードデータが返ってくる前に、次のリードリクエストを連続して発行することができる。
　スループットを向上させるには、このパイプライン処理は不可欠である。
　実施の形態１の構成をベースにして、パイプライン処理を行うメモリ制御装置１００を図９に示す。
　図９に示すメモリ制御装置１００では、図３に示す構成にＦＩＦＯ（Ｆｉｒｓｔ－Ｉｎ　Ｆｉｒｓｔ－Ｏｕｔ）１１０を追加している。
　ＦＩＦＯ１１０は、メモリ１０５に発行したリクエストを記憶しておき、メモリ１０５からリードデータが返ってきたタイミングでデータ整列部１０３にその情報を渡す。
　また、図９に示す他の要素の動作は、実施の形態１で説明した通りなので、説明を省略する。
　次に、本実施の形態に係るメモリ制御装置１００の動作例を、図１０を参照して説明する。
　メモリアドレス変換部１０６が、リードリクエストで要求されたアドレスを、図２のメモリアドレスに変換する処理（Ｓ２０２）までは、実施の形態１と同様である。
　次に、メモリアドレスに変換したコマンド情報をＦＩＦＯ１１０で保持する（Ｓ４０１）。
　ＥＣＣ訂正をしたリードデータの返送が完了する前に、リクエスト要求元１０１から新たなリードリクエストを受け付ける場合は、連続してＦＩＦＯ１１０でコマンド情報を保持する。
　ここで、ＦＩＦＯ１１０にはコマンド情報が保持されており空でないため（Ｓ４０２でＹＥＳ）、データ整列部１０３及び前回値保持部１０４は、メモリ１０５からのリードデータを受け付ける（Ｓ２０３）。
　ＥＣＣ訂正をしたリードデータの返送が完了した後、ＦＩＦＯ１１０にコマンド情報が存在する場合（Ｓ４０２でＹＥＳ）は、データ整列部１０３及び前回値保持部１０４は、次のリクエストに対するリードデータをメモリ１０５から受け付ける（Ｓ２０３）。
　ＦＩＦＯ１１０にコマンド情報が存在しない場合（Ｓ４０２でＮＯ）には、リクエストのデータを全て返送し終えたので処理が完了する（Ｓ２０７）。
　以上、本実施の形態では、実施の形態１で示した構成に加えて、リクエスト要求元からのリクエストを蓄える手段を備えたメモリ制御装置を説明した。
　実施の形態４．
　実施の形態２で説明した構成においても、実施の形態３と同様にパイプライン処理が可能である。
　しかし、図６に示す構成に単純にＦＩＦＯ１１０を追加しただけでは、不都合が生じる。
　ラッピングリードの次のリードリクエストに対してパイプライン処理により連続してメモリリードが行われると、ラッピングリードの最後尾のアドレスのデータがメモリ１０５からデータ整列部１０３に出力された直後に、次のリードリクエストに対して読み出されたデータがメモリ１０５からデータ整列部１０３に出力される場合がある。
　ラッピングリードでは、最後尾のアドレスのデータがメモリ１０５からデータ整列部１０３に出力された後に、第１データ保持部１０９からの第１データと前回値保持部１０４に格納された最後尾のアドレスのデータとを用いたデータ整列がデータ整列部１０３で行われる。
　このデータ整列が完了する前に、次のリードリクエストに対してメモリ１０５から読み出されたデータがデータ整列部１０３に入力されると、データ整列部１０３においてデータの衝突が生じる。
　このため、本実施の形態では、図６に示す構成に、ＦＩＦＯ１１０と、データの衝突を制御する手段を設けて、パイプライン処理を実現する。
　実施の形態２の構成をベースにして、パイプライン処理を行うメモリ制御装置１００を図１１に示す。
　図９に示すメモリ制御装置１００では、図６に示す構成にＦＩＦＯ１１０と、データ衝突制御部１１１を追加している。
　データ衝突制御部１１１は、データ整列部１０３が第１データ保持部１０９からの第１データを利用するタイミングで、後続するリードリクエストに対してメモリ１０５から読み出されたデータがデータ整列部１０３に入力されないようにする。
　つまり、データ衝突制御部１１１は、データ整列部１０３が第１データ保持部１０９からの第１データを入力し、第１データと最後尾のアドレスのデータから、対応関係にあるペイロードデータとＥＣＣを抽出した後に、後続するリードリクエストに対してメモリ１０５から読み出されたデータがデータ整列部１０３に入力されるように、メモリ１０５から読み出されたデータのタイミング制御を行う。
　例えば、図１１に示すように、データ衝突制御部１１１をメモリ１０５とデータ整列部１０３との間に配置し、データ衝突制御部１１１が後続するリードリクエストに対してメモリ１０５から読み出されたデータをバッファリングして、衝突制御することが考えられる。
　また、図１３に示すように、データ衝突制御部１１１をメモリ１０５とメモリアドレス変換部１０６との間に配置し、データ衝突制御部１１１がラッピングリードに後続するリードリクエストのメモリ１０５へのリクエスト発行間隔を空けることで衝突制御することが考えられる。
　次に、本実施の形態に係るメモリ制御装置１００の動作例を、図１２を参照して説明する。
　なお、図１２は、図１１の構成における動作例を示している。
　コマンド情報をＦＩＦＯ１１０で保持する処理（Ｓ４０１）までは、実施の形態２及び実施の形態３と同様である。
　ＦＩＦＯ１１０に保持されている先頭のコマンド情報がラッピングリードのコマンド情報でない場合（Ｓ５０１でＮＯ）の処理は、実施の形態３と同様である。
　ＦＩＦＯ１１０に保持されている先頭のコマンド情報がラッピングリードのコマンド情報である場合は（Ｓ５０１でＹＥＳ）、データ整列部１０３が第１データを使ってデータ整列をする処理までは実施の形態２と同様である。
　次に、データ衝突制御部１１１が、データ整列部１０３が第１データを使ったデータ整列を完了するまでにメモリ１０５から読み出されたデータが受信されているか否かを判断する（Ｓ５０２）。
　データ整列を完了するまでにメモリ１０５からのデータ受信があった場合（Ｓ５０２でＹＥＳ）は、データ衝突制御部１１１は、データ整列部１０３がメモリ１０５からのリードデータを受信するタイミングを遅らせる（Ｓ５０３）。
　具体的には、データ衝突制御部１１１は、メモリ１０５からのリードデータをバッファリングする。
　以降の動作は、実施の形態３と同様である。
　以上、本実施の形態では、実施の形態２で示した構成に加えて、以下の手段を備えたメモリ制御装置を説明した。
（ａ）リクエスト要求元からのリクエストを蓄える手段
（ｂ）実施の形態２に記載の最初の受信データと、メモリからの受信データの、衝突制御を実現する手段。
　１００　メモリ制御装置、１０１　リクエスト要求元、１０２　ＥＣＣ訂正部、１０３　データ整列部、１０４　前回値保持部、１０５　メモリ、１０６　メモリアドレス変換部、１０８　ラッピングバーストリード判定部、１０９　第１データ保持部、１１０　ＦＩＦＯ、１１１　データ衝突制御部、２００　リクエスト要求先。

Claims (13)

  1. 　各々に所定のデータ幅分のデータが格納されるｎ個のアドレスを有し、前記ｎ個のアドレスが、ラッピングリードの単位であるｍ個のアドレスごとに区分され（ｍは２以上の整数、ｎはｍの２以上の整数倍の整数）、対応関係にあるペイロードデータと誤り訂正データが、隣接する２つのアドレスにわたって格納され、アドレス単位でデータの読み出しが行われるメモリ
    からのペイロードデータの読み出しを要求するリードリクエストを処理するリードリクエスト処理装置であって、
    　リードリクエストを入力するリードリクエスト入力部と、
    　前記リードリクエスト入力部により入力されたリードリクエストが、ラッピングリードのリクエストであるか否かを判定するリードリクエスト判定部と、
    　前記リードリクエスト判定部により前記リードリクエストがラッピングリードのリクエストであると判定された場合に、前記ｎ個のアドレスの中から、前記リードリクエストで要求されているペイロードデータが格納されているアドレスが含まれるｍ個のアドレスをラッピングリードの対象として抽出し、抽出したｍ個のアドレスの順序に基づいてｍ個のアドレスからのデータの読み出し順序を指定するとともに、各アドレスからのデータの読み出し回数を１回に限定するアドレス抽出部と、
    　前記リードリクエスト判定部により前記リードリクエストがラッピングリードのリクエストであると判定された場合に、前記アドレス抽出部により抽出されたｍ個のアドレスのうち先頭の読み出し順序が指定された先頭アドレスからデータが読み出された際に、前記先頭アドレスから読み出された先頭データを入力し、前記先頭データを記憶する先頭データ記憶部と、
    　前記リードリクエスト判定部により前記リードリクエストがラッピングリードのリクエストであると判定された場合に、前記アドレス抽出部により抽出されたｍ個のアドレスのうち最後尾の読み出し順序が指定された最後尾アドレスからデータが読み出された際に、前記最後尾アドレスから読み出された最後尾データを入力するとともに、前記先頭データ記憶部から前記先頭データを入力し、前記先頭データと前記最後尾データから、対応関係にあるペイロードデータと誤り訂正データを抽出するデータ抽出部とを有することを特徴とするリードリクエスト処理装置。
  2. 　前記リードリクエスト処理装置は、更に、
    　前記リードリクエスト判定部により前記リードリクエストがラッピングリードのリクエストであると判定された場合に、前記アドレス抽出部により指定された読み出し順序に従って前記ｍ個のアドレスの各アドレスからデータが読み出される度に、読み出されたデータを入力し、入力したデータを過去データとして記憶する過去データ記憶部を有し、
    　前記データ抽出部は、
    　前記リードリクエスト判定部により前記リードリクエストがラッピングリードのリクエストであると判定された場合に、前記最後尾アドレスからデータが読み出されるまでは、前記アドレス抽出部により指定された読み出し順序に従って前記ｍ個のアドレスの各アドレスからデータが読み出される度に、読み出されたデータを入力するとともに、入力した入力データの１つ前に読み出された過去データを前記過去データ記憶部から入力し、前記入力データと前記過去データから、対応関係にあるペイロードデータと誤り訂正データとを抽出することを特徴とする請求項１に記載のリードリクエスト処理装置。
  3. 　前記リードリクエスト処理装置は、更に、
    　前記データ抽出部により抽出された誤り訂正データを用いて、対応関係にあるペイロードデータの誤り訂正処理を行い、誤り訂正処理後のペイロードデータを、前記リードリクエストの出力元に出力する誤り訂正処理部を有することを特徴とする請求項１又は２に記載のリードリクエスト処理装置。
  4. 　前記アドレス抽出部は、
    　前記リードリクエスト判定部により前記リードリクエストがラッピングリードのリクエストであると判定された場合に、
    　前記リードリクエストで要求されているペイロードデータが格納されているアドレスである要求先アドレスに、先頭の読み出し順序を指定し、
    　前記要求先アドレスの１つ前のアドレスに、最後尾の読み出し順序を指定することを特徴とする請求項１～３のいずれかに記載のリードリクエスト処理装置。
  5. 　前記リードリクエスト判定部、前記アドレス抽出部、前記先頭データ記憶部及び前記データ抽出部は、
    　複数のリードリクエストをパイプライン処理することを特徴とする請求項１～４のいずれかに記載のリクエスト処理装置。
  6. 　前記リードリクエスト処理装置は、更に、
    　前記データ抽出部が前記先頭データ記憶部から前記先頭データを入力し、前記先頭データと前記最後尾データから、対応関係にあるペイロードデータと誤り訂正データを抽出した後に、ラッピングリードのリクエストに後続するリードリクエストに対して前記メモリから読み出されたデータが前記データ抽出部に入力されるように、前記メモリから読み出されたデータのタイミング制御を行うデータ衝突制御部を有することを特徴とする請求項５に記載のリクエスト処理装置。
  7. 　各々に所定のデータ幅分のデータが格納されるｎ個のアドレスを有し（ｎは２以上の整数）、対応関係にあるペイロードデータと誤り訂正データが、隣接する２つのアドレスにわたって格納され、アドレス単位でデータの読み出しが行われるメモリ
    からのペイロードデータの読み出しを要求するリードリクエストを処理するリードリクエスト処理装置であって、
    　リードリクエストを入力するリードリクエスト入力部と、
    　前記ｎ個のアドレスの中から、前記リードリクエスト入力部により入力されたリードリクエストで要求されているペイロードデータと当該ペイロードデータと対応関係にある誤り訂正データが格納されているｐ個（ｐは２以上であってｎ以下の整数）のアドレスを読み出しの対象として抽出し、抽出したｐ個のアドレスの順序に基づいてｐ個のアドレスからのデータの読み出し順序を指定するアドレス抽出部と、
    　前記アドレス抽出部により指定された読み出し順序に従って前記ｐ個のアドレスの各アドレスからデータが読み出される度に、読み出されたデータを入力し、入力したデータを過去データとして記憶する過去データ記憶部と、
    　前記アドレス抽出部により指定された読み出し順序に従って前記ｐ個のアドレスの各アドレスからデータが読み出される度に、読み出されたデータを入力するとともに、入力した入力データの１つ前に読み出された過去データを前記過去データ記憶部から入力し、前記入力データと前記過去データから、対応関係にあるペイロードデータと誤り訂正データとを抽出するデータ抽出部とを有することを特徴とするリードリクエスト処理装置。
  8. 　前記リードリクエスト処理装置は、
    　前記ｎ個のアドレスがラッピングリードの単位であるｍ個のアドレスごとに区分されている（ｍは２以上の整数、ｎはｍの２以上の整数倍の整数）メモリ
    からのペイロードデータの読み出しを要求するリードリクエストを処理し、
    　前記リードリクエスト処理装置は、更に、
    　前記リードリクエスト入力部により入力されたリードリクエストが、ラッピングリードのリクエストであるか否かを判定するリードリクエスト判定部を有し、
    　前記アドレス抽出部は、
    　前記リードリクエスト判定部により前記リードリクエストがラッピングリードのリクエストであると判定された場合に、前記ｎ個のアドレスの中から、前記リードリクエストで要求されているペイロードデータが格納されているアドレスが含まれるｍ個のアドレスをラッピングリードの対象として抽出し、抽出したｍ個のアドレスの順序に基づいてｍ個のアドレスからのデータの読み出し順序を指定するとともに、各アドレスからのデータの読み出し回数を１回に限定し、
    　前記リードリクエスト処理装置は、更に、
    　前記リードリクエスト判定部により前記リードリクエストがラッピングリードのリクエストであると判定された場合に、前記アドレス抽出部により抽出されたｍ個のアドレスのうち先頭の読み出し順序が指定された先頭アドレスからデータが読み出された際に、前記先頭アドレスから読み出された先頭データを入力し、前記先頭データを記憶する先頭データ記憶部を有し、
    　前記データ抽出部は、
    　前記リードリクエスト判定部により前記リードリクエストがラッピングリードのリクエストであると判定された場合に、前記アドレス抽出部により抽出されたｍ個のアドレスのうち最後尾の読み出し順序が指定された最後尾アドレスからデータが読み出された際に、前記最後尾アドレスから読み出された最後尾データを入力するとともに、前記先頭データ記憶部から前記先頭データを入力し、前記先頭データと前記最後尾データから、対応関係にあるペイロードデータと誤り訂正データを抽出することを特徴とする請求項７に記載のリードリクエスト処理装置。
  9. 　前記過去データ記憶部は、
    　前記リードリクエスト判定部により前記リードリクエストがラッピングリードのリクエストであると判定された場合に、前記アドレス抽出部により指定された読み出し順序に従って前記ｍ個のアドレスの各アドレスからデータが読み出される度に、読み出されたデータを入力し、入力したデータを過去データとして記憶し、
    　前記データ抽出部は、
    　前記リードリクエスト判定部により前記リードリクエストがラッピングリードのリクエストであると判定された場合に、前記最後尾アドレスからデータが読み出されるまでは、前記アドレス抽出部により指定された読み出し順序に従って前記ｍ個のアドレスの各アドレスからデータが読み出される度に、読み出されたデータを入力するとともに、入力した入力データの１つ前に読み出された過去データを前記過去データ記憶部から入力し、前記入力データと前記過去データから、対応関係にあるペイロードデータと誤り訂正データとを抽出することを特徴とする請求項８に記載のリードリクエスト処理装置。
  10. 　前記リードリクエスト処理装置は、更に、
    　前記データ抽出部により抽出された誤り訂正データを用いて、対応関係にあるペイロードデータの誤り訂正処理を行い、誤り訂正処理後のペイロードデータを、前記リードリクエストの出力元に出力する誤り訂正処理部を有することを特徴とする請求項７～９のいずれかに記載のリードリクエスト処理装置。
  11. 　前記アドレス抽出部、前記過去データ記憶部及び前記データ抽出部は、
    　複数のリードリクエストをパイプライン処理することを特徴とする請求項７に記載のリクエスト処理装置。
  12. 　前記リードリクエスト判定部、前記アドレス抽出部、前記過去データ記憶部、前記先頭データ記憶部及び前記データ抽出部は、
    　複数のリードリクエストをパイプライン処理することを特徴とする請求項８に記載のリクエスト処理装置。
  13. 　前記リードリクエスト処理装置は、更に、
    　前記データ抽出部が前記先頭データ記憶部から前記先頭データを入力し、前記先頭データと前記最後尾データから、対応関係にあるペイロードデータと誤り訂正データを抽出した後に、ラッピングリードのリクエストに後続するリードリクエストに対して前記メモリから読み出されたデータが前記データ抽出部に入力されるように、前記メモリから読み出されたデータのタイミング制御を行うデータ衝突制御部を有することを特徴とする請求項１２に記載のリクエスト処理装置。
PCT/JP2012/066494 2012-06-28 2012-06-28 リードリクエスト処理装置 WO2014002222A1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2014522301A JP5623677B2 (ja) 2012-06-28 2012-06-28 リードリクエスト処理装置
PCT/JP2012/066494 WO2014002222A1 (ja) 2012-06-28 2012-06-28 リードリクエスト処理装置
CN201280074337.6A CN104471549B (zh) 2012-06-28 2012-06-28 读取请求处理装置
DE112012006587.5T DE112012006587T5 (de) 2012-06-28 2012-06-28 Leseanforderungs-Verarbeitungsvorrichtung
US14/388,049 US9465691B2 (en) 2012-06-28 2012-06-28 Read request processing apparatus
TW101125663A TWI492237B (zh) 2012-06-28 2012-07-17 Read request processing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/066494 WO2014002222A1 (ja) 2012-06-28 2012-06-28 リードリクエスト処理装置

Publications (1)

Publication Number Publication Date
WO2014002222A1 true WO2014002222A1 (ja) 2014-01-03

Family

ID=49782453

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/066494 WO2014002222A1 (ja) 2012-06-28 2012-06-28 リードリクエスト処理装置

Country Status (6)

Country Link
US (1) US9465691B2 (ja)
JP (1) JP5623677B2 (ja)
CN (1) CN104471549B (ja)
DE (1) DE112012006587T5 (ja)
TW (1) TWI492237B (ja)
WO (1) WO2014002222A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104866432A (zh) * 2014-02-24 2015-08-26 斯班逊有限公司 具有绕回-至-连续读取的存储器子系统

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9715427B2 (en) 2012-11-05 2017-07-25 Mitsubishi Electric Corporation Memory control apparatus

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06119255A (ja) * 1992-10-02 1994-04-28 Oki Electric Ind Co Ltd データ記憶装置
JPH06282449A (ja) * 1993-03-29 1994-10-07 Nec Corp メモリコントローラ
JP2003050748A (ja) * 2001-08-03 2003-02-21 Nec Corp バッファメモリ回路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6223264B1 (en) * 1991-10-24 2001-04-24 Texas Instruments Incorporated Synchronous dynamic random access memory and data processing system using an address select signal
US5265218A (en) * 1992-05-19 1993-11-23 Sun Microsystems, Inc. Bus architecture for integrated data and video memory
US5608896A (en) * 1992-05-28 1997-03-04 Texas Instruments Incorporated Time skewing arrangement for operating memory devices in synchronism with a data processor
US5574880A (en) * 1994-03-11 1996-11-12 Intel Corporation Mechanism for performing wrap-around reads during split-wordline reads
JP3643601B2 (ja) 1996-07-03 2005-04-27 株式会社日立製作所 情報処理装置
JPH1198462A (ja) 1997-09-19 1999-04-09 Hitachi Ltd データ再生装置
JP4234863B2 (ja) * 1998-12-11 2009-03-04 株式会社アドバンテスト フェイル情報取り込み装置、半導体メモリ試験装置及び半導体メモリ解析方法
JP2004038705A (ja) 2002-07-05 2004-02-05 Toshiba Corp メモリ制御装置およびメモリアクセス方法
US7899957B1 (en) * 2003-12-30 2011-03-01 Altera Corporation Memory controller having a buffer for providing beginning and end data
ITMI20041910A1 (it) * 2004-10-08 2005-01-08 Atmel Corp Architettura di decodifica a colonne migliorata per memorie flash
ITMI20050063A1 (it) * 2005-01-20 2006-07-21 Atmel Corp Metodo e sistema per la gestione di una richiesta di sospensione in una memoria flash
US7307635B1 (en) * 2005-02-02 2007-12-11 Neomagic Corp. Display rotation using a small line buffer and optimized memory access
US7376762B2 (en) * 2005-10-31 2008-05-20 Sigmatel, Inc. Systems and methods for direct memory access
JP4912718B2 (ja) * 2006-03-30 2012-04-11 富士通セミコンダクター株式会社 ダイナミック型半導体メモリ
JP2008059565A (ja) 2006-08-01 2008-03-13 Nec Electronics Corp バーストメモリアクセスを制御するメモリインターフェース装置及びその制御方法
US20080034132A1 (en) 2006-08-01 2008-02-07 Nec Electronics Corporation Memory interface for controlling burst memory access, and method for controlling the same
CN102508635B (zh) * 2011-10-19 2014-10-08 中国科学院声学研究所 一种处理器装置及其循环处理方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06119255A (ja) * 1992-10-02 1994-04-28 Oki Electric Ind Co Ltd データ記憶装置
JPH06282449A (ja) * 1993-03-29 1994-10-07 Nec Corp メモリコントローラ
JP2003050748A (ja) * 2001-08-03 2003-02-21 Nec Corp バッファメモリ回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104866432A (zh) * 2014-02-24 2015-08-26 斯班逊有限公司 具有绕回-至-连续读取的存储器子系统
KR20150100565A (ko) * 2014-02-24 2015-09-02 스펜션 엘엘씨 랩핑된 판독 대 연속적인 판독을 갖는 메모리 서브 시스템
US10331359B2 (en) 2014-02-24 2019-06-25 Cypress Semiconductor Corporation Memory subsystem with wrapped-to-continuous read
KR102180975B1 (ko) * 2014-02-24 2020-11-19 사이프레스 세미컨덕터 코포레이션 랩핑된 판독 대 연속적인 판독을 갖는 메모리 서브 시스템

Also Published As

Publication number Publication date
TW201401289A (zh) 2014-01-01
US9465691B2 (en) 2016-10-11
CN104471549B (zh) 2017-06-16
CN104471549A (zh) 2015-03-25
DE112012006587T5 (de) 2015-04-02
TWI492237B (zh) 2015-07-11
JP5623677B2 (ja) 2014-11-12
JPWO2014002222A1 (ja) 2016-05-26
US20150046773A1 (en) 2015-02-12

Similar Documents

Publication Publication Date Title
JP4936506B2 (ja) メモリ制御回路及びメモリ制御方法
CN110265071B (zh) 具有内部读取-修改-写入操作的存储部件
US10990322B2 (en) Memory buffer chip, memory system and method of controlling the memory buffer chip
JP6287571B2 (ja) 演算処理装置、情報処理装置、及び、演算処理装置の制御方法
US20170160952A1 (en) Memory controller, memory system, and information processing system
US8856479B2 (en) Implementing storage adapter performance optimization with hardware operations completion coalescence
US7698475B2 (en) DMA transfer control apparatus for performing direct memory access transfer from a transfer source to a transfer destination
CN110781107B (zh) 基于dram接口的低延迟融合io控制方法和装置
JP6785629B2 (ja) 通信メカニズムを含むコンピューティングシステム及びその動作方法
JP5623677B2 (ja) リードリクエスト処理装置
JP4855864B2 (ja) ダイレクトメモリアクセスコントローラ
CN116685943A (zh) 可编程原子单元中的自调度线程
US9715427B2 (en) Memory control apparatus
KR20120110450A (ko) 에러 정정 디코더 및 그것의 에러 정정 방법
US20190391840A1 (en) Memory module
JP5982148B2 (ja) 半導体記憶装置
US10719440B2 (en) Semiconductor device and memory access method
JP2007140858A (ja) メモリアクセス方法及びメモリアクセス装置
JP2012137944A (ja) メモリアクセス装置
JP5803000B2 (ja) Ｄｍａ装置、情報処理装置、及びデータ転送方法
US20160004655A1 (en) Computing system and operating method of the same
US8533565B2 (en) Cache controller and cache controlling method
JP5852090B2 (ja) 命令処理装置およびその命令処理方法
US20090248919A1 (en) Method for external fifo acceleration
JP2019200592A (ja) メモリ制御回路、出力回路、メモリ制御回路の制御方法および出力回路の制御方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12879649

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2014522301

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14388049

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 112012006587

Country of ref document: DE

Ref document number: 1120120065875

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12879649

Country of ref document: EP

Kind code of ref document: A1