JP4234863B2 - フェイル情報取り込み装置、半導体メモリ試験装置及び半導体メモリ解析方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、試験対象となる半導体メモリの動作試験を行うための半導体メモリ試験装置、並びに、例えば半導体メモリ試験装置に使用されるフェイル情報取り込み装置及び半導体メモリ解析方法に関する。
【0002】
【従来の技術】
図1は、半導体メモリ40の構成を示す図である。半導体メモリ40としては、例えばDRAM(dynamic random-access memory)が知られている。半導体メモリ40は、救済機能付きのメモリブロック(以下単に「救済ブロック」とよぶ)140を有する。救済ブロック140は、データを格納するカラム(縦)方向及びロウ(横)方向に並ぶ複数のメモリセル(セル)を含むメインセル部120を有する。更に、救済ブロック140は、メインセル部120近傍に、メインセル部120のカラム方向の不良セルを救済するための予備メモリセルを含む予備セル部110としてのスペアカラム110Bと、メインセル部120のロウ方向の不良セルを救済するための予備メモリセルを含む予備セル部110としてのスペアロウ110Aとを有する。
【0003】
図2は、不良メモリセルを有する半導体メモリ40の救済処理を説明する概念図である。図2(a)に示すように、救済ブロック140内のメインセル部120のカラム方向に複数の不良セル102(図中の×)が存在する場合には、この状態では、当該救済ブロック140を有する半導体メモリ40によりデータを記憶することは不可能である。そこで、図2(b)に示すように、不良セル102が存在するカラム方向のメモリセルのラインとスペアカラム110Bとを置き換える処理を行う。
【0004】
この処理においては、不良セル102が存在するラインのアドレスラインのフューズをレーザで切り、更に、不良セルが存在するラインに対応するアドレスが入力された時に、置き換える対象のスペアカラム110Bが選択されるように、スペアカラム110Bのアドレスラインのフューズをレーザで切る。これによって、図2(c)に示すように、不良セルを正常なセルに置き換えることができ、半導体メモリ40によりデータを支障なく記憶することができる。すなわち、半導体メモリ40をいわゆる良品チップにすることができる。
【0005】
図3は、不良メモリセルを有する半導体メモリ40の救済処理を説明する他の図である。図3(a)に示すように、救済ブロック140内のメインセル部120のカラム方向に複数の不良セル102が存在し、且つスペアカラム110Bの1つにも不良セル102が存在する場合において、図3(b)に示すように不良セル102が存在するカラム方向のラインとスペアカラム110Bとを置き換える処理をした場合に、置き換える対象のスペアカラム110Bが不良セルを含んでいると、図3(c)に示すように不良セルが残ってしまう。したがって、図3(d)に示すように、不良セルを正常なセルに置き換えるためには、不良セル102が存在するカラム方向のラインを不良セルが存在しないスペアカラム110Bと置き換える必要がある。
【0006】
そこで、半導体メモリの試験を行う半導体メモリ試験装置では、半導体メモリ40について、メインセル部120に含まれるメモリセルのみならず、予備セル部110に含まれるメモリセルについても動作試験を行って、動作試験の結果(フェイル情報)を半導体メモリ試験装置内のフェイル情報取り込み装置に取り込んでいる。これにより、取り込まれている試験結果を解析して適切な救済処理を行うことができる。
【0007】
次に、取り込まれている試験結果を解析する半導体メモリ試験装置の解析部の処理について説明する。
図4は、不良メモリセルを解析する処理を説明する概念図である。ここで、メインセル部120及び予備セル部110に含まれる各メモリセルが不良であるか否かの試験結果は、既に半導体メモリ試験装置により試験されて、図示しないフェイル情報取り込み装置のメモリに格納されているものとする。
【0008】
解析部は、メモリに格納されている各メモリセルが不良であるか否かの試験結果に基づいて、救済ブロック単位で、ロウアドレスに存在する不良セルの数(フェイル数)を計数して自己のRFCM(Row Fail Count Memory)に記憶し、カラムアドレスに存在する不良セルの数を計数して自己のCFCM(Column Fail Count Memory)に記憶し、全ての不良セルの数を計数して自己のTFCM(Total Fail Count Memory)に記憶するというSCAN(スキャン)動作を行う。次いで、解析部は、RFCM、CFCM及びTFCMに記憶したフェイル数に基づいて、置き換えを行うメインセル部120内のメモリセルのラインと予備セル部110のメモリセルのラインとを解析するSEARCH(サーチ)動作を行う。
【0009】
上記SCAN動作は、フェイル情報取り込み装置のメモリに記憶されている全てのメモリセルについての不良であるか否かの試験結果を読み出して、フェイル数を計数するので、かなりの時間を要する。特に、試験対象の半導体メモリ40の容量が増大するほど要する時間が増大する。
【0010】
そこで、上記した解析処理の時間を短縮するために、従来は以下に示すフェイル情報取り込み装置80を用いている。
図5は、従来のフェイル情報取り込み装置80の構成を示す図である。フェイル情報取り込み装置80は、アドレス選択部602と、メモリコントロール部604と、メモリ606と、BFM(Block Fail Memory:ブロックフェイルメモリ)612と、SBFM(Sub Block Fail Memory:サブブロックフェイルメモリ)614と、BFMアドレス選択部608と、SBFMアドレス選択部610とを備える。メモリ606は、所定の記憶容量を有する複数のメモリ部材を有している。
【0011】
アドレス選択部602は、図示しないパターン発生器から入力されたアドレスに基づいて試験対象の半導体メモリ40のメモリセルに対応するAFMアドレスを選択して出力する。メモリコントロール部604は、図示しない論理比較部から半導体メモリ40のメモリセルが不良であることを示すフェイル信号が入力されると、メモリ606を構成する複数のメモリ部材の中のフェイル情報を取り込むメモリ部材を選択し、フェイル取り込み信号/STR(/は負論理)を”L(Low:ロウ)”にして出力する。
【0012】
メモリ606は、メモリコントロール部604から端子/CSを介して入力されるフェイル取り込み信号/STRが”L”の時に動作し、アドレス選択部602から端子Anを介して入力されるAFMアドレスに対応する自己の領域に、端子Dnを介して入力される論理値”H(High:ハイ)”をフェイル情報として格納する。
【0013】
BFMアドレス選択部608は、アドレス選択部602から入力されるAFMアドレスから当該AFMアドレスの示すメモリセルが属する救済ブロック140のアドレスを選択する。BFM612は、メモリコントロール部604から端子/CSを介して入力されるフェイル取り込み信号/STRが”L”の時に動作し、BFMアドレス選択部608から端子Anを介して入力されるアドレスに対応する自己の領域に、端子Dnを介して入力される論理値”H”をフェイル情報として格納する。
【0014】
SBFMアドレス選択部610は、アドレス選択部602から入力されるAFMアドレスから当該AFMアドレスの示すメモリセルが属する救済ブロック140のサブブロックのアドレスを選択する。SBFM614は、メモリコントロール部604から端子/CSを介して入力されるフェイル取り込み信号/STRが”0”の時に動作し、SBFMアドレス選択部610から端子Anを介して入力されるアドレスに対応する自己の領域に、端子Dnを介して入力される論理値”H”をフェイル情報として格納する。ここで、SBFMアドレス選択部610によるアドレスの選択方法には2通りあり、アドレスの選択方法によりSBFM614への取り込み方法が異なる。
【0015】
図6は、半導体メモリ40の救済ブロック140における不良メモリセルの一例を示す図である。図6に示すように、救済ブロック140には、スペアロウ110A及びスペアカラム110Bに不良セル102が存在している。
図7は、従来のSBFM614による図6に示す救済ブロック140についてのフェイル情報の取り込み方法を説明する図である。図7(a)は、スペアロウ110A及びスペアカラム110Bについてのフェイル情報を、メインセル部120のサブブロックについてのフェイル情報の領域とは別のスペアロウ110A及びスペアカラム110Bのための領域に取り込む方法を示す。図7(b)は、スペアロウ110A及びスペアカラム110Bについてのフェイル情報を、メインセル部120のサブブロックについてのフェイル情報を取り込む領域に併せて取り込む方法を示す。
【0016】
上記したフェイル情報取り込み装置80のメモリ606、BFM612、SBFM614を使用することにより、半導体メモリ40の救済解析処理の時間を短縮することができる。すなわち、BFM612により不良セルの存在する救済ブロック140を検出し、更に、SBFM614により救済ブロック140の中の不良セルが存在するサブブロックを検出し、当該サブブロックについてメモリ606内の各メモリセルのフェイル情報を読出す一方、不良メモリセルの存在しないサブブロック及び救済ブロック140については、各メモリセルのフェイル情報の読出しをスキップ(省略)するというスキップスキャン動作により解析処理のSCAN動作に要する時間を短縮することができる。
【0017】
【発明が解決しようとする課題】
上記した従来のフェイル情報取り込み装置80において、図7(a)に示す方法によりフェイル情報をSBFM614に取り込む場合には、SBFM614に、メインセル部120のサブブロックについてのフェイル情報を取り込む領域の他に、予備セル部110のサブブロックについてのフェイル情報を取り込む領域を備えておく必要がある。一般にメインセル部120内のサブブロックは2のべき乗個として扱われており、また、一般にSBFM614として使用されるメモリは2のべき乗のビット数の記憶領域を有する構成となっている。
【0018】
したがって、SBFM614としては、予備セル部110用の記憶領域を備える場合には、メインセル部120内のサブブロックについてのフェイル情報に必要な領域の少なくとも4倍の領域を有するメモリを使用することとなってしまう。そして、予備セル部110のサブブロック数はメインセル部120のサブブロック数より少ないので、SBFM614に使用されない無駄な領域(図7(a)の斜線部分)が多く存在してしまうという問題が生じる。
【0019】
また、図7(b)に示す方法によりフェイル情報をSBFM614に取り込む場合には、同図中のアドレス#0、#1、#2、#3、#4、#8、#Cに示すように、メインセル部120のサブブロックに不良セルがなくても、SBFM614の同一の領域に取り込まれる予備セル部110のサブブロックに不良セルがある場合には、不良セルがあるとのフェイル情報が取り込まれる。このため、図6に示すように救済ブロック140のメインセル部120内に1つも不良セルが存在しないような救済処理を行う必要がない場合にあっても、解析処理において不良セルがあるとのフェイル情報が取り込まれている部分に対応するメインセル部120のサブブロックの各メモリセルについてフェイル情報の読出しが行われることとなり、SCAN動作に長時間要してしまう問題が生じる。
【0020】
本発明は、上記した従来の事情に鑑みてなされたもので、必要なメモリ量を抑えるとともに、半導体メモリ40に対する救済解析処理の時間を短縮することのできるフェイル情報取り込み装置、半導体メモリ試験装置及び半導体メモリ解析方法を提供することを目的としている。
【0021】
【課題を解決するための手段】
上記課題を解決するために、本発明の一実施の形態に係るフェイル情報取り込み装置は、データを格納する複数のメモリセルを含むメインセル部と、前記メモリセルが不良である場合に、当該不良のメモリセルを救済するための複数の予備メモリセルを含む予備セル部とを有する救済機能付ブロックを複数有する半導体メモリにおける、不良メモリセルを示す不良セル識別情報を取り込む。この装置は、前記不良セル識別情報を入力する入力部と、前記不良セル識別情報が示す前記不良メモリセルを特定する不良セル特定情報を記憶するメモリと、前記不良セル識別情報が示す前記不良メモリセルの属する前記救済機能付ブロックを示すブロック特定情報を記憶するブロック情報メモリと、前記不良セル識別情報が示す前記不良メモリセルの属する、前記救済機能付ブロック内のサブブロックを示すサブブロック識別情報を出力するサブブロック識別情報選択部と、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出する取り込み検出部と、前記取り込み検出部により前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属すると検出された場合に、前記サブブロック識別情報が示す前記サブブロックを特定するサブブロック特定情報を記憶するサブブロック情報メモリとを備える。
【0022】
この構成では、前記不良メモリセルが前記メインセル部に属さない場合、前記サブブロック特定情報がサブブロック情報メモリに格納されない。
本発明の半導体メモリ試験装置のある形態は、救済機能付ブロックを複数有する半導体メモリに対して動作試験を行う装置である。この装置は、前述のフェイル情報取り込み装置を利用することができる。この装置は、前記半導体メモリに与える試験パターン信号、前記半導体メモリの前記メモリセルの各々を示す識別情報及び前記メモリセルが正常である場合に前記半導体メモリから出力されると期待される期待値データとを発生するパターン発生器と、前記試験パターン信号の波形を整形する波形整形器と、前記整形された前記試験パターン信号が前記半導体メモリに与えられたときに当該半導体メモリから出力される出力データと、前記期待値データとが一致するか否かを検出する論理比較器と、前記論理比較器により前記出力データと前記期待値データとが一致しないと検出された場合に、前記識別情報を不良セル識別情報として入力する入力部と、前記不良セル識別情報が示す前記メモリセルを特定する不良セル特定情報を記憶するメモリと、前記不良セル識別情報が示す前記不良メモリセルの属する前記救済機能付ブロックを示すブロック特定情報を記憶するブロック情報メモリと、前記不良セル識別情報が示す前記不良メモリセルの属する前記救済機能付ブロック内のサブブロックを示すサブブロック識別情報を出力するサブブロック識別情報選択部と、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出する取り込み検出部と、前記取り込み検出部により前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属すると検出された場合に、前記サブブロック識別情報が示す前記サブブロックを示すサブブロック特定情報を記憶するサブブロック情報メモリとを備える。この構成でも、前記不良メモリセルが前記メインセル部に属さない場合、前記サブブロック特定情報がサブブロック情報メモリに格納されない。
【0023】
以上の任意の装置において、サブブロック情報メモリは、前記出力されたサブブロック識別情報に対応するアドレスのビットを用いてサブブロック特定情報を記憶してもよく、前記サブブロック識別情報選択部は前記不良セル識別情報の中の所定ビットを前記サブブロック識別情報として選択してもよい。前記取り込み検出部は、例えば前記不良セル識別情報中の所定のビットに基づいて、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出してもよい。
【0024】
前記取り込み検出部はまた、前記不良セル識別情報中の所定ビットの値と、所定の論理値との論理積演算を行う論理積回路を有してもよい。その場合、論理積回路の演算結果により、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出してもよい。前記所定のビットは、前記メインセル部に属する領域のアドレス、またはそれ以外のアドレスに対して固有の値をとるビットであってもよい。
【0025】
本発明の不良セル識別情報取込方法のある形態は、不良メモリセルを示す不良セル識別情報を取得するステップと、前記不良セル識別情報が示す前記不良メモリセルを特定する情報を記憶するステップと、前記不良セル識別情報が示す前記不良メモリセルの属する前記救済機能付ブロックを示す情報を記憶するステップと、前記不良セル識別情報が示す前記不良メモリセルの属する、前記救済機能付ブロック内のサブブロックを示すサブブロック識別情報を取得するステップと、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出するステップと、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属すると検出された場合、前記サブブロック識別情報が示す前記サブブロックを特定する情報を記憶するステップとを含む。
【0026】
本発明の半導体メモリ解析方法のある形態は、前述の不良セル識別情報取込方法を利用可能である。この方法は、予め記憶した不良メモリセルが属する前記救済機能付ブロックを示すブロック特定情報を読み出すステップと、予め記憶した不良メモリセルを示す不良メモリセル識別情報に基づいて、前記ブロック特定情報に対応する前記救済機能付ブロック内の前記予備メモリセルについて解析するステップと、予め記憶した前記救済機能付ブロック内の前記メインセル部の前記不良メモリセルが属するサブブロックを示すサブブロック特定情報のうち、前記ブロック特定情報に対応する前記救済機能付ブロック内の前記メインセル部内に前記不良メモリセルがある前記サブブロックを示すサブブロック特定情報を読み出すステップと、前記不良メモリセル識別情報に基づいて、読み出された前記サブブロック特定情報に対応する前記サブブロック内の前記メインセル部の前記不良メモリセルを解析するステップとを有する。
【0027】
またこの方法は、前記予備セル部の前記予備メモリセルについての解析結果と、前記メインセル部の前記不良メモリセルについての解析結果とに基づいて、前記メインセル部の前記不良メモリセルと置き換えるべき前記予備セル部の前記予備メモリセルを検出するステップをさらに有してもよい。また一般に、以上述べた方法のステップは、先に述べた装置の任意の動作または機能に対応し、それらを実現するものであってもよい。
なお、上記発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これら特徴群のサブコンビネーションもまた発明となる。
【0028】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施の形態は請求項に係る発明を限定するものではなく、また、実施の形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。
図8は、本発明の1実施形態に係る半導体メモリ試験装置100の基本構成を示すブロック図である。半導体メモリ試験装置100は、図1に示した動作試験対象の半導体メモリ40を試験する装置であり、タイミング発生器10と、パターン発生器20と、波形整形器30と、論理比較器50と、フェイル情報取り込み装置60と、救済解析器70とを備える。
【0029】
タイミング発生器10は、動作試験用の試験パターン信号を半導体メモリ40に与える際の基準となる基準クロックを生成してパターン発生器20に出力する。パターン発生器20は、試験パターン信号及び期待値データを作成する。ここで、試験パターン信号は、半導体メモリ40のメモリセルを試験するために半導体メモリ40に入力される信号であり、例えば、テストデータ信号、制御信号及びアドレス信号等を含む。また、期待値データは、試験パターン信号が半導体メモリ40に入力された場合に、正常な半導体メモリ40であれば出力すると予定されている期待値を含む。また、パターン発生器20は、タイミング発生器10から入力された基準クロックに同期して、試験パターン信号を波形整形器30に出力し、期待値データを論理比較器50に出力し、試験パターン信号に含まれているアドレスデータをフェイル情報取り込み装置60へ出力する。
【0030】
波形整形器30は、パターン発生器20から入力された試験パターン信号を整形して半導体メモリ40へ出力する。論理比較器50は、論理素子(例えば、コンパレータ)を備えており、半導体メモリ40から出力された出力データと、パターン発生器20から入力された期待値データとが一致するか否かを検出することにより、半導体メモリ40のメモリセルが正常か否かを判定する。また、論理比較器50は、期待値データと出力データとが一致しないときには、フェイル信号をフェイル情報取り込み装置60へ出力する。
【0031】
フェイル情報取り込み装置60は、論理比較器50からフェイル信号が入力されると、パターン発生器20から入力されるアドレスデータに基づいてフェイル情報の取り込み処理を行う。
【0032】
救済解析器70は、フェイル情報取り込み装置60に取り込まれたフェイル情報に基づいて、置き換えを行うメインセル部120内のメモリセルのラインと予備セル部110のメモリセルのラインとを解析する。例えば、救済解析器70は、救済ブロック140単位でロウアドレスに存在する不良セルの数を記憶するRFCM70Aと、救済ブロック単位140でカラムアドレスに存在する不良セルの数を記憶するCFCM70Cと、救済ブロック140単位で全ての不良セルの数を記憶するTFCM70Bと、フェイル情報取り込み装置60に取り込まれたフェイル情報に基づいて不良セル数を計数してRFCM70A、TFCM70B及びCFCM70Cに記憶させると共に、RFCM70A、TFCM70B及びCFCM70Cに記憶させたフェイル数に基づいて、置き換えを行うメインセル部120内のラインと予備セル部110のラインとを解析する解析部70Dとを備える。救済解析器70の解析結果により、不良メモリセルを予備メモリセルで置き換える救済処理を行うことができる。
【0033】
図9は、本発明の1実施形態に係るフェイル情報取り込み装置60の構成を示す図である。フェイル情報取り込み装置60は、アドレス選択部602と、メモリコントロール部604と、メモリ606と、BFM612と、SBFM614と、BFMアドレス選択部608と、SBFMアドレス選択部610と、SBFMフェイル取り込み制御部616と、論理和回路(OR)618とを備える。
【0034】
ここで、特許請求範囲にいう入力部は、主に、アドレス選択部602及びメモリコントロール部604により構成され、特許請求範囲にいうブロック情報メモリは、主に、BFM612により構成され、請求範囲にいうサブブロック識別情報選択部は、主に、SBFMアドレス選択部610により構成され、請求範囲にいう取り込み検出部は、主に、SBFMフェイル取り込み制御部616により構成され、請求範囲にいうサブブロック情報メモリは、主に、SBFM614により構成される。
【0035】
アドレス選択部602は、パターン発生器20から入力されたアドレスから試験対象の半導体メモリ40のメモリセルに対応するAFMアドレスを選択して出力する。メモリコントロール部604は、論理比較部50から半導体メモリ40のメモリセルが不良であることを示すフェイル信号が入力されると、メモリ606を構成する複数のメモリ部材の中のフェイル情報を取り込むメモリ部材を選択し、フェイル取り込み信号/STR(/は負論理)を”L”にして出力する。
【0036】
メモリ606は、所定の記憶容量を有する複数のメモリ部材を有している。メモリ606は、半導体メモリ40の各メモリセルについて不良セルであるか否かを示すフェイル情報を記憶する。本実施形態では、メモリ606は、メモリコントロール部604から端子/CSを介して入力されるフェイル取り込み信号/STRが”L”の時に動作し、アドレス選択部602から端子Anを介して入力されるAFMアドレスに対応する自己の領域に、端子Dnを介して入力される論理値”H”をフェイル情報として格納する。
【0037】
BFMアドレス選択部608は、アドレス選択部602から入力されるAFMアドレスに基づいて当該AFMアドレスの示すメモリセルが属する救済ブロック140のアドレス(救済ブロックアドレス)を選択する。BFM612は、半導体メモリ40の各救済ブロック140について不良セルが存在するか否かを示すフェイル情報を記憶する。本実施形態では、BFM612は、メモリコントロール部604から端子/CSを介して入力されるフェイル取り込み信号/STRが”L”の時、すなわち、救済ブロック140内に不良セルがある時に動作し、BFMアドレス選択部608から端子Anを介して入力される救済ブロックアドレスに対応する自己の領域に、端子Dnを介して入力される論理値”H”をフェイル情報として格納する。
【0038】
SBFMアドレス選択部610は、アドレス選択部602から入力されるAFMアドレスから当該AFMアドレスの示すメモリセルが属する救済ブロック140のサブブロックのアドレス(サブブロックアドレス)を選択する。SBFMフェイル取り込み制御部616は、アドレス選択部602から入力されるAFMアドレスに基づいて、当該AFMアドレスに対応するメモリセルが予備セル部110に属するか否かを検出し、メモリセルが予備セル部110に属すると検出した場合には、信号INHを”H”にして出力する。
【0039】
OR618は、SBFMフェイル取り込み制御部616によりメモリセルが予備セル部110に属すると検出された場合に、SBFM614への当該メモリセルの属するサブブロックのフェイル情報の格納を禁止する信号を出力する。本実施形態では、OR618は、メモリコントロール部604から入力されるフェイル取り込み信号/STRと、SBFMフェイル取り込み制御部616から入力される信号INHとの論理和演算を行って、演算結果を信号として出力する。すなわち、OR618は、入力されるフェイル取り込み信号/STRが”L”であり、且つ入力される信号INHが”L”である時、すなわち、メインセル部120のメモリセルが不良である時に、SBFM614を動作させる論理値”L”の信号を出力し、それ以外の時には、SBFM614の動作を禁止させる論理値”H”の信号を出力する。
【0040】
SBFM614は、半導体メモリ40の救済ブロックのメインセル部120に属するサブブロックに不良セルがあるか否かを示すフェイル情報を記憶する。本実施形態では、SBFM614は、OR618から端子/CSを介して入力される信号が”L”の時、すなわち、メインセル部120のメモリセルが不良である時に動作し、SBFMアドレス選択部610から端子Anを介して入力されるサブブロックアドレスに対応する自己の領域に、端子Dnを介して入力される論理値”H”をフェイル情報として格納する。
【0041】
図10は、本発明の1実施形態に係るSBFMフェイル取り込み制御部616の構成図である。SBFMフェイル情報取り込み制御部616は、レジスタ(INHREG)620と、複数の論理積回路(AND)622(622A〜622N)と、論理和回路(OR)624とを備える。
【0042】
INHREG620は、予備セル部に属するメモリセルである場合にのみ”1”となるAFMアドレスのビットが入力されるAND622(622A〜622Nのいずれか)に論理値”H”を出力し、その他のAFMアドレスのビットが入力されるAND622に論理値”L”を出力する。AND622(622A〜622N)は、アドレス選択部602から入力されるAFMアドレスの各ビットの値と、INHREG620から入力される論理値との論理積演算を行って、演算結果を出力する。予備セル部110に属するメモリセルである場合にのみ”1”となるAFMアドレスのビットが入力される1又は複数のAND622の少なくともいずれか1つは、入力されるAFMアドレスが予備セル部110に属するメモリセルを示す場合に論理値”H”を出力する。
【0043】
OR624は、AND622(622A〜622N)から入力される複数の演算結果に対して論理和演算を行い、演算結果を信号INHとしてOR618に出力する。OR624によると、AND622(622A〜622N)のいずれかから論理値”H”が入力された場合、すなわち、アドレス選択部602から入力されるAFMアドレスが予備セル部110に属するメモリセルを示す場合には、論理値”H”の信号INHをOR618に出力する。
【0044】
図11は、本発明の1実施形態に係るSBFM614へのフェイル情報の取り込みを説明する図である。図11(a)は、半導体メモリ40の救済ブロック140内におけるサブブロックのアドレスを示している。救済ブロック140内において、メインセル部120に属するサブブロックにはアドレス#0〜#Fが割り当てられ、スペアカラム110Aに属するサブブロックにはアドレス#10、#14、#1B、#1Cが割り当てられ、スペアロウ110Bに属するサブブロックにはアドレス#20、#21、#22、#23が割り当てられている。
【0045】
このようにサブブロックにアドレスが割り当てられている場合、メインセル部120以外の領域に属するサブブロックを検出すべく、INHREG620は、それらのサブブロックに特徴的なアドレスビットに着目する。すなわちINHREG620は、AFMアドレスの中の上記救済ブロック140内におけるサブブロックのアドレスが入力される複数のAND622に対して、”#30”の各ビットを出力し、他の各々のAND622に”L”を出力する。これにより、スペアカラム110Aに属するサブブロックのアドレス”#10”、またはスペアロウ110Bに属するサブブロックのアドレス”#20”のいずれかが現れたとき、それらを検出することができる。
【0046】
例えば、アドレス選択部602から入力されるAFMアドレス中の救済ブロック140内におけるサブブロックのアドレスが#10、#14、#1B、#1C、#20、#21、#22、#23の場合、すなわち、サブブロックが予備セル部110に属する場合には、いずれかのAND622が論理値”H”を出力する。この結果、OR624が”H”の信号INHをOR618に出力する。これにより、OR618は、入力されるフェイル取り込み信号/STRが”L”であっても論理値”H”の信号を出力するので、SBFM614はフェイル情報の取り込み動作を行わない。したがって、予備セル部110に属するサブブロックについてのフェイル情報はSBFM614に記憶されない。すなわち、図11(a)のアドレス#10、#14、#1B、#1C、#20、#21、#22、#23の部分は、説明上示されるだけであって、現実にはSBMF614内部には存在しない。
【0047】
一方、救済ブロック140内におけるサブブロックのアドレスが#0〜#Fの場合、すなわち、メインセル部120に属するサブブロックの場合には、全てのANDが論理値”L”を出力する。この結果、OR624が”L”の信号INHをOR618に出力する。これにより、OR618は、入力されるフェイル取り込み信号/STRが”L”である場合には、論理値”L”の信号を出力するので、SBFM614は動作し、SBFMアドレス選択部610から端子Anを介して入力されるサブブロックアドレスに対応する領域に、端子Dnを介して入力される論理値”H”をフェイル情報として格納する。したがって、メインセル部120に属するサブブロックについてのフェイル情報はSBFM614に記憶される。
【0048】
図11(b)は、SBFM614にフェイル情報が取り込まれたサブブロックを説明する図であり、図中の斜線部分はSBFM614にフェイル情報が取り込まれていないサブブロックを示し、その他の部分はSBFM614にフェイル情報が取り込まれているサブブロックを示している。同図に示すように、予備セル部110に属するサブブロックについてのフェイル情報はSBFM614に記憶されず、メインセル部120に属するサブブロックについてのフェイル情報はSBFM614に記憶される。
【0049】
図12は、本発明の1実施形態に係るフェイル情報取り込み動作を説明する概念図である。図12(a)は、半導体メモリ40の救済ブロック140における不良メモリセルの存在状況を示している。同図中各救済ブロック140に記載されている#0、#1、…、#1Fは各救済ブロック140のアドレスを示し、記号○は該当する救済ブロック140に各不良セルが存在しないことを示し、記号×は該当する救済ブロック140に不良セルが存在することを示している。図12(b)は救済ブロックの1つ(同図ではアドレス#19の救済ブロック140)を拡大して示したものであり、救済ブロック140のメインセル部120内の複数のサブブロックにおける不良メモリセルの存在状況を示している。同図中各サブブロックに記載されている#0、#1、…、#Fは救済ブロック140内のサブブロックのアドレスを示し、記号○は該当するサブブロックに不良セルが存在しないことを示し、記号×は該当するサブブロックに不良セルが存在することを示している。
【0050】
半導体メモリ40が図12(a)、(b)に示す状態である場合には、BFM612は、図12(c)に示すように救済ブロック140のフェイル情報を取り込む。すなわち、不良セルを有する救済ブロック140のアドレス(例えば、#1、#5、#6、#7…)に対応するビットに#1が設定され、その他の救済ブロックのアドレス(#0、#2、#3、#4…)に対応するビットに#0が設定される。
【0051】
半導体メモリ40が図12(a)、(b)に示す状態である場合には、SBFM614は、図12(d)に示すようにサブブロックのフェイル情報を取り込む。すなわち、不良セルを有するメインセル部120のサブブロックのアドレス(例えば、#1、#5、#9、#D)に対応するビットに#1が設定され、その他のメインセル部120のサブブロックのアドレス(#0、#2、#3、#4…)に対応するビットに#0が設定される。
【0052】
図13は、図12に示すようにBFM612及びSBFM614にフェイル情報が取り込まれた場合における、本発明の1実施形態に係る救済解析器70による半導体メモリ40の救済解析動作を説明する概念図である。
救済解析器70の解析部70Dは、BFM612の先頭アドレスからビットの内容を取り出す。そして、BFM612から取り出したビットの内容が不良セルがあるというフェイル情報(本実施の形態では”#1”)ではない場合には、BFM612の次のアドレスからビットの内容を取り出す(図13(a)のSkip動作)。一方、BFM612から取り出したビットの内容が不良セルがあるというフェイル情報である場合には、解析部70Dはメモリ606から当該アドレスに対応する救済ブロック140に属する予備セル部110の各メモリセルのフェイル情報を取り出して、不良メモリセルの数を計数し、RFCM70A、TFCM70B及びCFCM70Cに記憶させる(図13(a)のSCAN動作の一部)。
【0053】
また、BFM612から取り出したビットの内容が不良セルがあるというフェイル情報である場合には、解析部70Dは、SBFM614の当該アドレスに対応する救済ブロック140のサブブロックの先頭のアドレスからビットの内容を順次取り出す。そして、SBFM614から取り出したビットの内容が不良セルがあるというフェイル情報(本実施の形態では”#1”)ではない場合には、SBFM614の次のアドレスからビットの内容を取り出す(図13(a)のSCAN動作の一部に含まれる図13(b)のskip動作)。
【0054】
一方、SBFM614から取り出したビットの内容が不良セルがあるというフェイル情報である場合には、解析部70Dはメモリ606から当該アドレスに対応するサブブロックに属する各メモリセルについてのフェイル情報を取り出して、不良メモリセルの数を計数して、RFCM70A、TFCM70B及びCFCM70Cに記憶させる(図13(a)のSCAN動作の一部に含まれる図13(b)のSCAN動作)。次いで、解析部70Dは、このような処理によってRFCM70A、TFCM70B及びCFCM70Cに記憶させたフェイル数に基づいて、置き換えを行うメインセル部120内のメモリセルのラインと予備セル部110のメモリセルのラインとを解析する。
【0055】
以上説明したように、本発明の1実施形態に係るフェイル情報取り込み装置では、SBFM614に予備セル部110のサブブロックのフェイル情報が格納されない。したがって、SBFM614のメモリ容量を抑えることができる。更に、SBFM614に予備セル部110のサブブロックのフェイル情報が取り込まれないようにしたので、救済ブロック140のメインセル部120内に1つも不良セルが存在しないという救済処理を行う必要がない場合には、解析処理においてメモリ606からメインセル部120の各メモリセルについてフェイル情報の読出しを行わずにすみ、SCAN動作に要する時間を短縮することができる。なお、BFM612においてフェイル情報が設定されている場合には、常に、予備セル部110の各メモリセルについてフェイル情報を読み出すことになるが、予備セル部110のメモリセル数はメインセル部120のメモリセル数に比して非常に少ないので、これによるSCAN動作に要する時間への影響はほとんどない。
【0056】
本発明は上記の実施形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施形態では、サブブロックのアドレスに対応するSBFM614の領域に”H”を取り込むことによってサブブロックのフェイル情報を取り込んでいたが、本発明はこれに限られず、サブブロックのアドレスそのものをSBFM614の領域に取り込むようにしてもよい。
【0057】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態の記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。
【0058】
ひとつの変形例として、実施の形態では、メインセル部120以外の領域に属するサブブロックを検出し、それらのサブブロックに関するフェイル情報の格納を禁止したが、この部分の論理は逆であってもよい。すなわち、メインセル部120に属するサブブロックを検出し、それらのサブブロックに関するフェイル情報を積極的に格納する構成としてもよい。
その他、いろいろな変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが特許請求の範囲の記載から理解される。
【0059】
【発明の効果】
本発明のフェイル情報取り込み装置、半導体メモリ試験装置及び半導体メモリ解析装置によれば、必要なメモリ量を抑えるとともに、半導体メモリの救済解析処理に要する時間を短縮することができる。
【図面の簡単な説明】
【図1】半導体メモリの構成を示す図である。
【図2】不良メモリセルを有する半導体メモリの救済処理を説明する図である。
【図3】不良メモリセルを有する半導体メモリの救済処理を説明する他の図である。
【図4】不良メモリセルを検索する処理を説明する概念図である。
【図5】従来のフェイル情報取り込み装置の構成を示す図である。
【図6】半導体メモリの救済ブロックにおける不良メモリセルの一例を示す図である。
【図7】従来のSBFMのデータの管理を説明する図である。
【図8】本発明の1実施形態に係るメモリ試験装置の構成を示す図である。
【図9】本発明の1実施形態に係るフェイル情報取り込み装置の構成を示す図である。
【図10】本発明の1実施形態に係るSBFMフェイル取り込み制御部の構成を示す図である。
【図11】本発明の1実施形態に係るSBFMのフェイル情報の取り込みを説明する図である。
【図12】本発明の1実施形態に係るフェイル情報取り込み動作を説明する概念図である。
【図13】本発明の1実施形態に係る半導体メモリの救済解析動作を説明する概念図である。
【符号の説明】
10 タイミング発生器
20 パターン発生器
30 波形整形器
40 半導体メモリ
50 論理比較器
60 フェイル情報取り込み装置
70 救済解析器
100 半導体メモリ試験装置
602 アドレス選択部
604 メモリコントロール部
606 メモリ
608 BFMアドレス選択部
610 SBFMアドレス選択部
612 BFM
614 SBFM
616 SBFMフェイル取り込み制御部
618、624 論理和回路
620 レジスタ
622、622A〜622N 論理積回路
Claims (7)
- データを格納する複数のメモリセルを含むメインセル部と、前記メモリセルが不良である場合に、当該不良のメモリセルを救済するための複数の予備メモリセルを含む予備セル部とを有する救済機能付ブロックを複数有する半導体メモリにおける、不良メモリセルを示す不良セル識別情報を取り込むフェイル情報取り込み装置であって、
前記不良セル識別情報を入力する入力部と、
前記不良セル識別情報が示す前記不良メモリセルを特定する不良セル特定情報を記憶するメモリと、
前記不良セル識別情報が示す前記不良メモリセルの属する前記救済機能付ブロックを示すブロック特定情報を記憶するブロック情報メモリと、
前記不良セル識別情報が示す前記不良メモリセルの属する、前記救済機能付ブロック内のサブブロックを示すサブブロック識別情報を出力するサブブロック識別情報選択部と、
前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出する取り込み検出部と、
前記取り込み検出部により前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属すると検出された場合に、前記サブブロック識別情報が示す前記サブブロックを特定するサブブロック特定情報を記憶し、前記取り込み検出部により前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属さないと検出された場合に、前記サブブロック識別情報が示す前記サブブロックを示すサブブロック特定情報を記憶しないサブブロック情報メモリと、
を備えたことを特徴とするフェイル情報取り込み装置。 - 前記サブブロック情報メモリは、前記出力されたサブブロック識別情報に対応するアドレスのビットを用いてサブブロック特定情報を記憶することを特徴とする請求項1に記載のフェイル情報取り込み装置。
- 前記サブブロック識別情報選択部は、前記不良セル識別情報の中の所定ビットを前記サブブロック識別情報として選択することを特徴とする請求項1又は2に記載のフェイル情報取り込み装置。
- 前記取り込み検出部は、前記不良セル識別情報中の所定のビットに基づいて、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出することを特徴とする請求項1から3のいずれかに記載のフェイル情報取り込み装置。
- 前記取り込み検出部は、前記不良セル識別情報中の所定ビットの値と、所定の論理値との論理積演算を行う論理積回路を有し、
前記論理積回路の演算結果により、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出することを特徴とする請求項4に記載のフェイル情報取り込み装置。 - データを格納する複数のメモリセルを含むメインセル部と、前記メモリセルが不良である場合に、当該不良のメモリセルを救済するための複数の予備メモリセルを含む予備セル部とを有する救済機能付ブロックを複数有する半導体メモリに対して動作試験を行う半導体メモリ試験装置であって、
前記半導体メモリに与える試験パターン信号、前記半導体メモリの前記メモリセルの各々を示す識別情報及び前記メモリセルが正常である場合に前記半導体メモリから出力されると期待される期待値データとを発生するパターン発生器と、
前記試験パターン信号の波形を整形する波形整形器と、前記整形された前記試験パターン信号が前記半導体メモリに与えられたときに当該半導体メモリから出力される出力データと、前記期待値データとが一致するか否かを検出する論理比較器と、
前記論理比較器により前記出力データと前記期待値データとが一致しないと検出された場合に、前記識別情報を不良セル識別情報として入力する入力部と、
前記不良セル識別情報が示す前記メモリセルを特定する不良セル特定情報を記憶するメモリと、
前記不良セル識別情報が示す前記不良メモリセルの属する前記救済機能付ブロックを示すブロック特定情報を記憶するブロック情報メモリと、
前記不良セル識別情報が示す前記不良メモリセルの属する前記救済機能付ブロック内のサブブロックを示すサブブロック識別情報を出力するサブブロック識別情報選択部と、
前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出する取り込み検出部と、
前記取り込み検出部により前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属すると検出された場合に、前記サブブロック識別情報が示す前記サブブロックを示すサブブロック特定情報を記憶し、前記取り込み検出部により前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属さないと検出された場合に、前記サブブロック識別情報が示す前記サブブロックを示すサブブロック特定情報を記憶しないサブブロック情報メモリと、
を備えたことを特徴とする半導体メモリ試験装置。 - データを格納する複数のメモリセルを含むメインセル部と、前記メモリセルが不良である場合に当該不良のメモリセルを救済するための複数の予備メモリセルを含む予備セル部とを有する救済機能付ブロックを複数有する半導体メモリに対して、前記メインセル部の前記不良メモリセルを救済するための前記予備メモリセルを解析する方法であって、
予め記憶した不良メモリセルが属する前記救済機能付ブロックを示すブロック特定情報を読み出すステップと、
予め記憶した不良メモリセルを示す不良メモリセル識別情報に基づいて、前記ブロック特定情報に対応する前記救済機能付ブロック内の前記予備メモリセルについて解析するステップと、
予め記憶した前記救済機能付ブロック内の前記メインセル部の前記不良メモリセルが属するサブブロックを示すサブブロック特定情報のうち、前記ブロック特定情報に対応する前記救済機能付ブロック内の前記メインセル部内に前記不良メモリセルがある前記サブブロックを示すサブブロック特定情報を読み出すステップと、
前記不良メモリセル識別情報に基づいて、読み出された前記サブブロック特定情報に対応する前記サブブロック内の前記メインセル部の前記不良メモリセルを解析するステップと、
を有することを特徴とする半導体メモリ解析方法。
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